JPS61172376A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61172376A JPS61172376A JP1302985A JP1302985A JPS61172376A JP S61172376 A JPS61172376 A JP S61172376A JP 1302985 A JP1302985 A JP 1302985A JP 1302985 A JP1302985 A JP 1302985A JP S61172376 A JPS61172376 A JP S61172376A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 5
- 239000006185 dispersion Substances 0.000 abstract 2
- 239000000969 carrier Substances 0.000 abstract 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 10
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
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- 238000005468 ion implantation Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
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- General Physics & Mathematics (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高利得の横型電界効果トランジスタに関するも
のである。
のである。
従来この種の装置として、第3図に示すものがあった。
第4図は第3図に示す装置のrV−IV線断面図である
。第3図および第4図において、1は電界効果トランジ
スタ(以下rFETJと略称する)、2は半絶縁性基板
、3は半絶縁性基板2にイオン注入法等で形成された動
作層、4および5はFETIの第1の主面に形成された
ソース電極およびドレイン電極、6はショットキー接触
するように形成されたゲート電極、7.8および9は外
部回路と接続するためのソース、ドレインおよびゲート
のリード線である。
。第3図および第4図において、1は電界効果トランジ
スタ(以下rFETJと略称する)、2は半絶縁性基板
、3は半絶縁性基板2にイオン注入法等で形成された動
作層、4および5はFETIの第1の主面に形成された
ソース電極およびドレイン電極、6はショットキー接触
するように形成されたゲート電極、7.8および9は外
部回路と接続するためのソース、ドレインおよびゲート
のリード線である。
このように構成されたFETIがnチャネルFETの場
合、ソース電極4はリード線7を介して接地される。一
般には、FETIが半田付けされるキャリアが接地端子
となる場合が多く、FET1の第2の主面としての裏面
と同電位に保たれる。
合、ソース電極4はリード線7を介して接地される。一
般には、FETIが半田付けされるキャリアが接地端子
となる場合が多く、FET1の第2の主面としての裏面
と同電位に保たれる。
ゲート電極6は、高周波信号の入力側としてリード線9
を介して外部回路に接続され、直流バイアスとして負電
圧が印加される。ドレイン電極5は、高周波信号の出力
側としてリード線8を介して外部回路に接続され、直流
バイアスとして正電圧が印加される。このように、ゲー
ト電極6に高周波信号を入力し、ドレイン電極5から増
幅された高周波信号を出力する、いわゆる、高周波増幅
器としてFETが用いられる場合が多い。
を介して外部回路に接続され、直流バイアスとして負電
圧が印加される。ドレイン電極5は、高周波信号の出力
側としてリード線8を介して外部回路に接続され、直流
バイアスとして正電圧が印加される。このように、ゲー
ト電極6に高周波信号を入力し、ドレイン電極5から増
幅された高周波信号を出力する、いわゆる、高周波増幅
器としてFETが用いられる場合が多い。
FETIの各電極4,5.6に付加されているリード線
7,8.9は高周波信号の減衰要因であるとともに増幅
器の利得、すなわち、出力電力/入力電力の比を悪化さ
せる最大要因の一つである。
7,8.9は高周波信号の減衰要因であるとともに増幅
器の利得、すなわち、出力電力/入力電力の比を悪化さ
せる最大要因の一つである。
とくにソース電極からのリード線7は大きな悪化要因と
なっている。このため、リード線7を有するFETを用
いた増幅器は利得を高くすることが困難という問題があ
った。
なっている。このため、リード線7を有するFETを用
いた増幅器は利得を高くすることが困難という問題があ
った。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高利得が実現できる半導体装置
を提供することにある。
の目的とするところは、高利得が実現できる半導体装置
を提供することにある。
このような問題点を解決するために本発明は、島状のソ
ース電極を半導体装置の第2の主面に形成された裏面電
極に電気的に接続する貫通孔を備えるようにしたもので
ある。
ース電極を半導体装置の第2の主面に形成された裏面電
極に電気的に接続する貫通孔を備えるようにしたもので
ある。
本発明においては、半導体装置の第2の主面に形成され
た裏面電極が貫通孔によりソース電極と電気的に接続さ
れてソース端子となるので、ソース電極はリード線を不
要とし、半導体装置がキャリアに半田付けされるだけで
ソース電極の接地が行なわれるので、ソースインダクタ
ンス、ソース抵抗が低減される。
た裏面電極が貫通孔によりソース電極と電気的に接続さ
れてソース端子となるので、ソース電極はリード線を不
要とし、半導体装置がキャリアに半田付けされるだけで
ソース電極の接地が行なわれるので、ソースインダクタ
ンス、ソース抵抗が低減される。
本発明に係わる半導体装置の一実施例を第1図に示す。
第2図は第1図に示す装置のn−n線断面図である。第
1図および第2図において、10は島状のソース電極4
とFETIの第2の主面とを電気的に接続するために半
絶縁性基板2に形成された貫通孔、11はFETIの第
2の主面に形成された裏面電極、12はソース電極4を
第1の主面側で電気的に接続するブリッジ電極である。
1図および第2図において、10は島状のソース電極4
とFETIの第2の主面とを電気的に接続するために半
絶縁性基板2に形成された貫通孔、11はFETIの第
2の主面に形成された裏面電極、12はソース電極4を
第1の主面側で電気的に接続するブリッジ電極である。
第1図、第2図において第3図、第4図と同一部分又は
相当部分には同一符号が付しである。
相当部分には同一符号が付しである。
このように構成されたFETIは、キャリアに半田付け
(ダイボンド)されることによりソース電極4の接地が
行なわれ、第3図に示す従来装置のようなリード線7を
必要としない。そのため、ソースインダクタンス、ソー
ス抵抗が低減でき、たとえば、高周波増幅器に用いられ
た場合、高い利得を得ることができる。さらに、ダイポ
ンドが不十分でチップ内に熱的または電気的バラツキが
生じても、ブリッジ電極12により、そのバラツキを緩
和することができるので、高い信顛性を得ることができ
る。
(ダイボンド)されることによりソース電極4の接地が
行なわれ、第3図に示す従来装置のようなリード線7を
必要としない。そのため、ソースインダクタンス、ソー
ス抵抗が低減でき、たとえば、高周波増幅器に用いられ
た場合、高い利得を得ることができる。さらに、ダイポ
ンドが不十分でチップ内に熱的または電気的バラツキが
生じても、ブリッジ電極12により、そのバラツキを緩
和することができるので、高い信顛性を得ることができ
る。
なお、本実施例においては、島状のソース電極が2個の
場合について説明したが、電力用FETのように複数の
島状のソース電極が配置されていても、本実施例の構造
を適用することができる。
場合について説明したが、電力用FETのように複数の
島状のソース電極が配置されていても、本実施例の構造
を適用することができる。
また、電力用FETの場合には、FETの裏面電極11
を厚メッキで形成することにより放熱効果も期待できる
。
を厚メッキで形成することにより放熱効果も期待できる
。
以上説明したように本発明は、島状のソース電極を半導
体装置の第2の主面に形成された裏面電極に電気的に接
続する貫通孔を備えることにより、ソース電極からのリ
ード線を不要にし、ソースインダクタンス、ソース抵抗
を低減せしめたので、高周波において高利得を得ること
ができる効果がある。
体装置の第2の主面に形成された裏面電極に電気的に接
続する貫通孔を備えることにより、ソース電極からのリ
ード線を不要にし、ソースインダクタンス、ソース抵抗
を低減せしめたので、高周波において高利得を得ること
ができる効果がある。
第1図は本発明に係わる半導体装置の一実施例を示す平
面図、第2図はその■−■線断面図、第3図は従来の半
導体装置を示す平面図、第4図はそのIV−IV線断面
図である。 1・・・・電界効果トランジスタ、2・・・・半絶縁性
基板、3・・・・動作層、4・・・・ソース電極、5・
・・・ドレイン電極、6・・・・ゲート電極、8,9・
・・・リード線、10・・・・貫通孔、11・・・・裏
面電極、12・・・・ブリッジ電極。
面図、第2図はその■−■線断面図、第3図は従来の半
導体装置を示す平面図、第4図はそのIV−IV線断面
図である。 1・・・・電界効果トランジスタ、2・・・・半絶縁性
基板、3・・・・動作層、4・・・・ソース電極、5・
・・・ドレイン電極、6・・・・ゲート電極、8,9・
・・・リード線、10・・・・貫通孔、11・・・・裏
面電極、12・・・・ブリッジ電極。
Claims (1)
- 第1の主面上にドレイン電極、ゲート電極および島状
のソース電極を有する半導体装置において、前記島状の
ソース電極を第2の主面に形成された裏面電極に電気的
に接続する貫通孔を備えたことを特徴とする半導体装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1302985A JPS61172376A (ja) | 1985-01-25 | 1985-01-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1302985A JPS61172376A (ja) | 1985-01-25 | 1985-01-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61172376A true JPS61172376A (ja) | 1986-08-04 |
Family
ID=11821711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1302985A Pending JPS61172376A (ja) | 1985-01-25 | 1985-01-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61172376A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6450470A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Field-effect transistor |
US5057882A (en) * | 1989-06-30 | 1991-10-15 | Texas Instruments Incorporated | Thermally optimized interdigitated transistor |
US5210596A (en) * | 1989-06-30 | 1993-05-11 | Texas Instruments Incorporated | Thermally optimized interdigitated transistor |
-
1985
- 1985-01-25 JP JP1302985A patent/JPS61172376A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6450470A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Field-effect transistor |
US5057882A (en) * | 1989-06-30 | 1991-10-15 | Texas Instruments Incorporated | Thermally optimized interdigitated transistor |
US5210596A (en) * | 1989-06-30 | 1993-05-11 | Texas Instruments Incorporated | Thermally optimized interdigitated transistor |
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