JP2005026327A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005026327A JP2005026327A JP2003187884A JP2003187884A JP2005026327A JP 2005026327 A JP2005026327 A JP 2005026327A JP 2003187884 A JP2003187884 A JP 2003187884A JP 2003187884 A JP2003187884 A JP 2003187884A JP 2005026327 A JP2005026327 A JP 2005026327A
- Authority
- JP
- Japan
- Prior art keywords
- ground
- semiconductor device
- effect transistor
- semiconductor substrate
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
【課題】接地電極や接地端子と接地との距離のばらつきを小さくした半導体装置を提供すること。
【解決手段】裏面に接地導体層が形成された半導体基板１０と、接地される複数のソース電極Ｓを有し、半導体基板１０表面に形成された電界効果トランジスタとを具備した半導体装置において、ソース電極Ｓが形成されている領域の一方の端部から他方の端部にわたって、半導体基板１０の表面から裏面に貫通するバイアホール１６を形成し、ソース電極Ｓをバイアホール１６と電気的に接続している。
【選択図】 図１
【解決手段】裏面に接地導体層が形成された半導体基板１０と、接地される複数のソース電極Ｓを有し、半導体基板１０表面に形成された電界効果トランジスタとを具備した半導体装置において、ソース電極Ｓが形成されている領域の一方の端部から他方の端部にわたって、半導体基板１０の表面から裏面に貫通するバイアホール１６を形成し、ソース電極Ｓをバイアホール１６と電気的に接続している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ミリ波帯などの超高周波に用いられる半導体装置に関する。
【０００２】
【従来の技術】
従来、超高周波の半導体装置として、ＭＭＩＣ（モノリシックマイクロ波集積回路）などが使用されている。
【０００３】
ここで、従来の半導体装置について、ＭＭＩＣ電界効果トランジスタを例にとり図２を参照して説明する。半導体基板２０はＧａＡｓなどから構成され、図ではその一部が示されている。半導体基板２０の表面、たとえば符号Ｐで示した領域に能動層２１が形成され、半導体基板２０の裏面に接地導体層が形成されている。そして、半導体基板２０表面の能動層２１領域に電界効果トランジスタ２２が形成されている。
【０００４】
電界効果トランジスタ２２は、所定間隔に設けられた複数のソース電極Ｓおよびそれぞれがソース電極Ｓ間に挟まれて所定間隔に設けられた複数のドレイン電極Ｄ、それぞれがソース電極Ｓとドレイン電極Ｄとの間に設けられた複数のゲート電極Ｇなどから構成されている。
【０００５】
上記した電界効果トランジスタ２２の場合、１つのゲート電極Ｇとこの１つのゲート電極Ｇを挟んだソース電極Ｓおよびドレイン電極Ｄとで１単位の電界効果トランジスタ（以下単位ＦＥＴという）が構成され、電界効果トランジスタ２２は複数の単位ＦＥＴが並列に接続された構造になっている。
【０００６】
単位ＦＥＴを構成するゲート電極Ｇは、それぞれ接続用パッドｇに接続され、各接続用パッドｇは入力伝送線路２３に接続されている。それぞれのドレイン電極Ｄは出力伝送線路２４に接続されている。ソース電極Ｓどうしはエアブリッジ配線２５によって互いに接続され、エアブリッジ配線２５は、電界効果トランジスタ２２の両側に設けられたバイアパッド２６に接続されている。
【０００７】
バイアパッド２６は、半導体基板２１の表面と裏面とを貫通する導電性貫通孔、すなわちバイアホール２７を介して、半導体基板２１裏面に形成された接地導体層に接続し接地されている。符号Ｑはソース電極Ｓとエアブリッジ配線２５との接続箇所を示している。
【０００８】
上記した従来の半導体装置は特許文献１などに記載されている。
【０００９】
【特許文献１】
特開平１１−２３８８７０号公報
【００１０】
【発明が解決しようとする課題】
従来の半導体装置、たとえば高出力のＭＭＩＣ電界効果トランジスタは、並列接続した多数の単位ＦＥＴから構成され、単位ＦＥＴのソース電極は接地されている。そして、ＭＭＩＣ電界効果トランジスタには、特性の安定化のために、ソースインダクタンスの低減が求められている。
【００１１】
そのため、従来の電界効果トランジスタでは、上記したように半導体基板２１を貫通するバイアホール２７を設け、バイアホール２７を介してソース電極Ｓを接地している。この構成によれば、各単位ＦＥＴのソース電極Ｓから接地までの距離が短くなり、ソースインダクタンスを小さくできる。
【００１２】
しかし、バイアホール２７は、通常、入力伝送線路２３と出力伝送線路２４とを結ぶ領域、たとえば信号の伝送領域を挟んでその両側に設けられる。そのため、中央部に位置する単位ＦＥＴと端部に位置する単位ＦＥＴとで、ソース電極Ｓからバイアホール２７までの距離が相違し、単位ＦＥＴの動作が不均一になる。その結果、利得や効率、出力電力などが低下し、所望の性能が得られなくなる。
【００１３】
本発明は、上記した欠点を解決し、接地電極や接地端子と接地との距離のばらつきを小さくした半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、裏面に接地導体層が形成された半導体基板と、複数の接地電極または接地端子を有し、前記半導体基板表面に形成された回路部品とを具備した半導体装置において、前記複数の接地電極または接地端子が形成されている領域のその配列方向における一方の端部から他方の端部にわたって、前記半導体基板の表面から裏面に貫通する導電性貫通孔を形成し、前記回路部品を構成する前記複数の接地電極または接地端子を前記導電性貫通孔と電気的に接続したこと特徴とする。
【００１５】
【発明の実施の形態】
本発明の実施形態について、ＭＭＩＣ電界効果トランジスタを例にとり図１を参照して説明する。
【００１６】
半導体基板１０はＧａＡｓなどから形成され、図ではその一部だけが示されている。半導体基板１０表面の一部、たとえば符号Ｐで示した領域に能動層１１が形成され、裏面には接地面を形成する接地導体層（図示せず）が形成されている。そして、能動層１１領域に電界効果トランジスタ１２が形成されている。
【００１７】
電界効果トランジスタ１２は所定間隔に設けられた複数のソース電極Ｓ（Ｓ１、Ｓ２、…）およびそれぞれがソース電極Ｓ間に挟まれて所定間隔に設けられた複数のドレイン電極Ｄ（Ｄ１、Ｄ２、…）、そして、ソース電極Ｓおよびドレイン電極Ｄ間に設けられた複数のゲート電極Ｇ（Ｇ１、Ｇ２、…）などから構成されている。この場合、１つのゲート電極Ｇとこの１つのゲート電極Ｇを挟んだソース電極Ｓおよびドレイン電極Ｄとで１つの単位ＦＥＴが構成され、電界効果トランジスタ１２は複数の単位ＦＥＴが並列に接続された構造になっている。
【００１８】
電界効果トランジスタ１２の図示下方、すなわちゲート電極Ｇ側に入力伝送線路１３が形成され、その図示上方、すなわちドレイン電極Ｄ側に出力伝送線路１４が形成されている。また、電界効果トランジスタ１２、たとえばゲート電極Ｇやソース電極Ｓ、ドレイン電極Ｄを囲んでその外周部分にバイアパッド１５が形成されている。
【００１９】
バイアパッド１５は、たとえば矩形状に形成された第１部分１５１〜第４部分１５４から形成されている。第１部分１５１は、複数のソース電極Ｓが形成されている領域のその配列方向における一方の端部から他方の端部にわたって設けられ、入力伝送線路１３側に位置している。第２部分１５２は、複数のソース電極Ｓが形成されている領域のその配列方向における一方の端部から他方の端部にわたって設けられ、出力伝送線路１４側に位置している。第３部分１５３および第４部分１５４は、複数のソース電極Ｓが形成されている領域のその左側および右側に位置している。また、バイアパッド１５下方に、半導体基板１０の表面から裏面に貫通する導電性貫通孔、たとえばバイアホール１６が矩形状に形成され、バイアホール１６は半導体基板１０裏面の接地導体層に接続されている。
【００２０】
各単位ＦＥＴのゲート電極Ｇは、たとえば隣接する組どうしが共通のゲートパッドｇ（ｇ１、ｇ２、…）に接続され、各ゲートパッドｇはバイアパッド１５の第１部分１５１を跨ぐ第１エアブリッジ配線１７（１７１、１７２、…）を介して入力伝送線路１３に接続されている。各単位ＦＥＴのドレイン電極Ｄは、バイアパッド１５の第２部分１５２を跨ぐ第２エアブリッジ配線１８（１８１、１８２、…）を介して出力伝送線路１４に接続されている。各ソース電極Ｓはバイアパッド１５に接続され、さらにバイアホール１６を介して接地導体層に接続され、接地されている。
【００２１】
たとえば、中間に位置するソース電極Ｓはその長手方向の両端がバイアパッド１５の第１部分１５１および第２部分１５２に接続している。左端部に位置するソース電極Ｓはその長手方向の両端がバイアパッド１５の第１部分１５１および第２部分１５２に接続し、同時に、第３部分１５３にも接続している。右端部に位置するソース電極Ｓはその長手方向の両端がバイアパッド１５の第１部分および第２部分１５１、１５２に接続し、同時に、第４部分１５４にも接続している。
【００２２】
上記した構成によれば、複数の接地電極、たとえば複数のソース電極Ｓが形成された領域におけるその配列方向の一方の端部から他方の端部にわたって、バイアパッド１５およびバイアホール１６を形成し、複数のソース電極Ｓをバイアパッド１５を介してその下方に設けられたバイアホール１６と電気的に接続している。したがって、各単位ＦＥＴのソース電極Ｓと接地間の距離が短くなり、かつ、距離のばらつきも小さくなる。その結果、ソースインダクタンスが低減し、また各単位ＦＥＴの動作が均一化し、良好な特性の電界効果トランジスタが実現される。
【００２３】
上記の実施形態は、接地電極を接地するためのバイアパッド１５およびバイアホール１６を電界効果トランジスタ１２を囲んで矩形状に形成している。しかし、バイアパッド１５およびバイアホール１６は、必ずしも矩形状に形成する必要がなく、たとえば複数のソース電極の配列方向におけるその一方の端部から他方の端部にわたって形成されている第１部分と第２部分だけを設ける構造、あるいは、第１部分および第２部分のいずれか一方だけを設ける構造にすることもできる。この場合も、各単位ＦＥＴのソース電極と接地間の距離のばらつきが小さくなり、各単位ＦＥＴの動作が均一化する。
【００２４】
しかし、第１部分および第２部分を設け、各ソース電極の両端を接地する構成にすると、ソース電極の一端だけを接地する場合に比べ、ソースインダクタンスが小さくなり、良好な特性が得られる。
【００２５】
上記の実施形態は、半導体基板１１上に形成される回路部品がＭＭＩＣ電界効果トランジスタの場合で説明している。しかし、この発明は、電界効果トランジスタ以外の回路部品、たとえばヘテロ接合バイポーラトランジスタ（ＨＢＴ）の接地電極を接地する場合にも適用できる。また、複数のダイオードやコンデンサの接地端子などを接地する場合にも適用できる。
【００２６】
上記した構成によれば、回路部品の接地電極あるいは接地端子と接地との距離が均一化し、また、接地インダクタンスが低減し、半導体装置の特性が改善される。
【００２７】
【発明の効果】
本発明によれば、特性を改善した半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための概略構成図である。
【図２】従来例を説明するための概略構成図である。
【符号の説明】
１０…半導体基板
１１…能動層
１２…電界効果トランジスタ
１３…入力伝送線路
１４…出力伝送線路
１５…バイアパッド
１６…バイアホール
１７１、１７２…第１エアブリッジ配線
１８１、１８２…第２エアブリッジ配線
Ｇ…ゲート電極
Ｄ…ドレイン電極
Ｓ…ソース電極
【発明の属する技術分野】
本発明は、ミリ波帯などの超高周波に用いられる半導体装置に関する。
【０００２】
【従来の技術】
従来、超高周波の半導体装置として、ＭＭＩＣ（モノリシックマイクロ波集積回路）などが使用されている。
【０００３】
ここで、従来の半導体装置について、ＭＭＩＣ電界効果トランジスタを例にとり図２を参照して説明する。半導体基板２０はＧａＡｓなどから構成され、図ではその一部が示されている。半導体基板２０の表面、たとえば符号Ｐで示した領域に能動層２１が形成され、半導体基板２０の裏面に接地導体層が形成されている。そして、半導体基板２０表面の能動層２１領域に電界効果トランジスタ２２が形成されている。
【０００４】
電界効果トランジスタ２２は、所定間隔に設けられた複数のソース電極Ｓおよびそれぞれがソース電極Ｓ間に挟まれて所定間隔に設けられた複数のドレイン電極Ｄ、それぞれがソース電極Ｓとドレイン電極Ｄとの間に設けられた複数のゲート電極Ｇなどから構成されている。
【０００５】
上記した電界効果トランジスタ２２の場合、１つのゲート電極Ｇとこの１つのゲート電極Ｇを挟んだソース電極Ｓおよびドレイン電極Ｄとで１単位の電界効果トランジスタ（以下単位ＦＥＴという）が構成され、電界効果トランジスタ２２は複数の単位ＦＥＴが並列に接続された構造になっている。
【０００６】
単位ＦＥＴを構成するゲート電極Ｇは、それぞれ接続用パッドｇに接続され、各接続用パッドｇは入力伝送線路２３に接続されている。それぞれのドレイン電極Ｄは出力伝送線路２４に接続されている。ソース電極Ｓどうしはエアブリッジ配線２５によって互いに接続され、エアブリッジ配線２５は、電界効果トランジスタ２２の両側に設けられたバイアパッド２６に接続されている。
【０００７】
バイアパッド２６は、半導体基板２１の表面と裏面とを貫通する導電性貫通孔、すなわちバイアホール２７を介して、半導体基板２１裏面に形成された接地導体層に接続し接地されている。符号Ｑはソース電極Ｓとエアブリッジ配線２５との接続箇所を示している。
【０００８】
上記した従来の半導体装置は特許文献１などに記載されている。
【０００９】
【特許文献１】
特開平１１−２３８８７０号公報
【００１０】
【発明が解決しようとする課題】
従来の半導体装置、たとえば高出力のＭＭＩＣ電界効果トランジスタは、並列接続した多数の単位ＦＥＴから構成され、単位ＦＥＴのソース電極は接地されている。そして、ＭＭＩＣ電界効果トランジスタには、特性の安定化のために、ソースインダクタンスの低減が求められている。
【００１１】
そのため、従来の電界効果トランジスタでは、上記したように半導体基板２１を貫通するバイアホール２７を設け、バイアホール２７を介してソース電極Ｓを接地している。この構成によれば、各単位ＦＥＴのソース電極Ｓから接地までの距離が短くなり、ソースインダクタンスを小さくできる。
【００１２】
しかし、バイアホール２７は、通常、入力伝送線路２３と出力伝送線路２４とを結ぶ領域、たとえば信号の伝送領域を挟んでその両側に設けられる。そのため、中央部に位置する単位ＦＥＴと端部に位置する単位ＦＥＴとで、ソース電極Ｓからバイアホール２７までの距離が相違し、単位ＦＥＴの動作が不均一になる。その結果、利得や効率、出力電力などが低下し、所望の性能が得られなくなる。
【００１３】
本発明は、上記した欠点を解決し、接地電極や接地端子と接地との距離のばらつきを小さくした半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、裏面に接地導体層が形成された半導体基板と、複数の接地電極または接地端子を有し、前記半導体基板表面に形成された回路部品とを具備した半導体装置において、前記複数の接地電極または接地端子が形成されている領域のその配列方向における一方の端部から他方の端部にわたって、前記半導体基板の表面から裏面に貫通する導電性貫通孔を形成し、前記回路部品を構成する前記複数の接地電極または接地端子を前記導電性貫通孔と電気的に接続したこと特徴とする。
【００１５】
【発明の実施の形態】
本発明の実施形態について、ＭＭＩＣ電界効果トランジスタを例にとり図１を参照して説明する。
【００１６】
半導体基板１０はＧａＡｓなどから形成され、図ではその一部だけが示されている。半導体基板１０表面の一部、たとえば符号Ｐで示した領域に能動層１１が形成され、裏面には接地面を形成する接地導体層（図示せず）が形成されている。そして、能動層１１領域に電界効果トランジスタ１２が形成されている。
【００１７】
電界効果トランジスタ１２は所定間隔に設けられた複数のソース電極Ｓ（Ｓ１、Ｓ２、…）およびそれぞれがソース電極Ｓ間に挟まれて所定間隔に設けられた複数のドレイン電極Ｄ（Ｄ１、Ｄ２、…）、そして、ソース電極Ｓおよびドレイン電極Ｄ間に設けられた複数のゲート電極Ｇ（Ｇ１、Ｇ２、…）などから構成されている。この場合、１つのゲート電極Ｇとこの１つのゲート電極Ｇを挟んだソース電極Ｓおよびドレイン電極Ｄとで１つの単位ＦＥＴが構成され、電界効果トランジスタ１２は複数の単位ＦＥＴが並列に接続された構造になっている。
【００１８】
電界効果トランジスタ１２の図示下方、すなわちゲート電極Ｇ側に入力伝送線路１３が形成され、その図示上方、すなわちドレイン電極Ｄ側に出力伝送線路１４が形成されている。また、電界効果トランジスタ１２、たとえばゲート電極Ｇやソース電極Ｓ、ドレイン電極Ｄを囲んでその外周部分にバイアパッド１５が形成されている。
【００１９】
バイアパッド１５は、たとえば矩形状に形成された第１部分１５１〜第４部分１５４から形成されている。第１部分１５１は、複数のソース電極Ｓが形成されている領域のその配列方向における一方の端部から他方の端部にわたって設けられ、入力伝送線路１３側に位置している。第２部分１５２は、複数のソース電極Ｓが形成されている領域のその配列方向における一方の端部から他方の端部にわたって設けられ、出力伝送線路１４側に位置している。第３部分１５３および第４部分１５４は、複数のソース電極Ｓが形成されている領域のその左側および右側に位置している。また、バイアパッド１５下方に、半導体基板１０の表面から裏面に貫通する導電性貫通孔、たとえばバイアホール１６が矩形状に形成され、バイアホール１６は半導体基板１０裏面の接地導体層に接続されている。
【００２０】
各単位ＦＥＴのゲート電極Ｇは、たとえば隣接する組どうしが共通のゲートパッドｇ（ｇ１、ｇ２、…）に接続され、各ゲートパッドｇはバイアパッド１５の第１部分１５１を跨ぐ第１エアブリッジ配線１７（１７１、１７２、…）を介して入力伝送線路１３に接続されている。各単位ＦＥＴのドレイン電極Ｄは、バイアパッド１５の第２部分１５２を跨ぐ第２エアブリッジ配線１８（１８１、１８２、…）を介して出力伝送線路１４に接続されている。各ソース電極Ｓはバイアパッド１５に接続され、さらにバイアホール１６を介して接地導体層に接続され、接地されている。
【００２１】
たとえば、中間に位置するソース電極Ｓはその長手方向の両端がバイアパッド１５の第１部分１５１および第２部分１５２に接続している。左端部に位置するソース電極Ｓはその長手方向の両端がバイアパッド１５の第１部分１５１および第２部分１５２に接続し、同時に、第３部分１５３にも接続している。右端部に位置するソース電極Ｓはその長手方向の両端がバイアパッド１５の第１部分および第２部分１５１、１５２に接続し、同時に、第４部分１５４にも接続している。
【００２２】
上記した構成によれば、複数の接地電極、たとえば複数のソース電極Ｓが形成された領域におけるその配列方向の一方の端部から他方の端部にわたって、バイアパッド１５およびバイアホール１６を形成し、複数のソース電極Ｓをバイアパッド１５を介してその下方に設けられたバイアホール１６と電気的に接続している。したがって、各単位ＦＥＴのソース電極Ｓと接地間の距離が短くなり、かつ、距離のばらつきも小さくなる。その結果、ソースインダクタンスが低減し、また各単位ＦＥＴの動作が均一化し、良好な特性の電界効果トランジスタが実現される。
【００２３】
上記の実施形態は、接地電極を接地するためのバイアパッド１５およびバイアホール１６を電界効果トランジスタ１２を囲んで矩形状に形成している。しかし、バイアパッド１５およびバイアホール１６は、必ずしも矩形状に形成する必要がなく、たとえば複数のソース電極の配列方向におけるその一方の端部から他方の端部にわたって形成されている第１部分と第２部分だけを設ける構造、あるいは、第１部分および第２部分のいずれか一方だけを設ける構造にすることもできる。この場合も、各単位ＦＥＴのソース電極と接地間の距離のばらつきが小さくなり、各単位ＦＥＴの動作が均一化する。
【００２４】
しかし、第１部分および第２部分を設け、各ソース電極の両端を接地する構成にすると、ソース電極の一端だけを接地する場合に比べ、ソースインダクタンスが小さくなり、良好な特性が得られる。
【００２５】
上記の実施形態は、半導体基板１１上に形成される回路部品がＭＭＩＣ電界効果トランジスタの場合で説明している。しかし、この発明は、電界効果トランジスタ以外の回路部品、たとえばヘテロ接合バイポーラトランジスタ（ＨＢＴ）の接地電極を接地する場合にも適用できる。また、複数のダイオードやコンデンサの接地端子などを接地する場合にも適用できる。
【００２６】
上記した構成によれば、回路部品の接地電極あるいは接地端子と接地との距離が均一化し、また、接地インダクタンスが低減し、半導体装置の特性が改善される。
【００２７】
【発明の効果】
本発明によれば、特性を改善した半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための概略構成図である。
【図２】従来例を説明するための概略構成図である。
【符号の説明】
１０…半導体基板
１１…能動層
１２…電界効果トランジスタ
１３…入力伝送線路
１４…出力伝送線路
１５…バイアパッド
１６…バイアホール
１７１、１７２…第１エアブリッジ配線
１８１、１８２…第２エアブリッジ配線
Ｇ…ゲート電極
Ｄ…ドレイン電極
Ｓ…ソース電極
Claims (3)
- 裏面に接地導体層が形成された半導体基板と、複数の接地電極または接地端子を有し、前記半導体基板表面に形成された回路部品とを具備した半導体装置において、前記複数の接地電極または接地端子が形成されている領域のその配列方向における一方の端部から他方の端部にわたって、前記半導体基板の表面から裏面に貫通する導電性貫通孔を形成し、前記回路部品を構成する前記複数の接地電極または接地端子を前記導電性貫通孔と電気的に接続したこと特徴とする半導体装置。
- 導電性貫通孔を、複数の接地電極または接地端子が形成されている領域を挟んでその両側に設けた請求項１記載の半導体装置。
- 導電性貫通孔を、複数の接地電極または接地端子が形成されている領域を囲むように設けた請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003187884A JP2005026327A (ja) | 2003-06-30 | 2003-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003187884A JP2005026327A (ja) | 2003-06-30 | 2003-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005026327A true JP2005026327A (ja) | 2005-01-27 |
Family
ID=34186589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003187884A Pending JP2005026327A (ja) | 2003-06-30 | 2003-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005026327A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013004786A (ja) * | 2011-06-17 | 2013-01-07 | Toshiba Corp | 半導体電力増幅器 |
-
2003
- 2003-06-30 JP JP2003187884A patent/JP2005026327A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013004786A (ja) * | 2011-06-17 | 2013-01-07 | Toshiba Corp | 半導体電力増幅器 |
| US8710928B2 (en) | 2011-06-17 | 2014-04-29 | Kabushiki Kaisha Toshiba | Semiconductor power amplifier |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101388812B1 (ko) | 반도체 장치 | |
| JP2002094054A5 (ja) | ||
| JP2004228989A (ja) | 半導体装置 | |
| JPH10233404A (ja) | 半導体装置 | |
| US9503030B2 (en) | Radio frequency power amplifier | |
| JP2001028425A (ja) | 半導体装置及びその製造方法 | |
| JPH0345563B2 (ja) | ||
| JP2004039657A (ja) | 半導体装置 | |
| JP6615414B1 (ja) | 高周波増幅器および高周波増幅器モジュール | |
| JP4361313B2 (ja) | 高周波電力増幅器 | |
| JP2005026327A (ja) | 半導体装置 | |
| KR100267816B1 (ko) | 고주파반도체장치 | |
| US6706967B2 (en) | Lead-less semiconductor device with improved electrode pattern structure | |
| JP2003258001A (ja) | 高周波半導体装置 | |
| JPH07226489A (ja) | マイクロ波半導体装置 | |
| JP3631428B2 (ja) | フリップチップ実装構造を持つ半導体装置 | |
| JP2007129078A (ja) | 半導体装置、電子機器及び実装方法 | |
| JP3509849B2 (ja) | 高出力用半導体装置 | |
| JPS61172376A (ja) | 半導体装置 | |
| JP2689957B2 (ja) | 半導体装置 | |
| JPH10256268A (ja) | 高出力用半導体装置 | |
| JP3392744B2 (ja) | モジュール型集積回路装置 | |
| JPH07120906B2 (ja) | マイクロ波ミリ波高出力トランジスタ | |
| JPS6211018Y2 (ja) | ||
| JPH1098152A (ja) | マイクロ波集積回路装置 |