JP4361313B2 - 高周波電力増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電界効果トランジスタやバイポーラトランジスタ等の増幅素子を使用した高周波電力増幅器に関し、特に、移動体通信や衛星通信用などのマイクロ波やミリ波帯域等の高い周波数帯域での信号を処理する通信機器用の高周波電力増幅器に関するものである。
【０００２】
【従来の技術】
近年、マイクロ波帯域等の高い周波数を増幅できる高電子移動度トランジスタ（ＨＥＭＴ）やヘテロジャンクションバイポーラトランジスタ（ＨＢＴ）等の高性能の増幅素子が種々提案されている。このようなマイクロ波増幅器は携帯電話器等の各種通信機器に搭載され、受信された微小信号はこれら増幅器により所望の電力に増幅される。これらの高性能トランジスタをマイクロ波増幅器に用いた場合、例えば、電界効果トランジスタ（以後、ＦＥＴと呼ぶ）のソースに接続された負帰還回路を使用していると、増幅を目的とする周波数よりも数倍高い周波数で寄生発振を起こし、通常のトランジスタを用いた場合でも寄生発振を起こす可能性がある。このような寄生発振周波数の存在は増幅器にとって致命的となり、寄生発振の発生を防止する工夫が必要である。
【０００３】
例えば、非特許文献１では、櫛型電極構造の高出力電力増幅器用トランジスタを多数結合した高周波電力増幅器が開示されている。図９はその要部構成を示し、図１０はその等価回路図を示す。高出力化のために多数のトランジスタ（例えば、ＦＥＴ）が並列に結合された図９及び図１０に示す従来構成において、１０は１フィンガーのトランジスタ（例えば、ＦＥＴ）、１１はゲートフィード部、１２はゲートＲＦパッド、１３はドレインパッド、１４はゲートフィンガー（ゲート電極）、１５はドレイン電極、１６はソース電極、１７はゲート引出し電極、２１はソース（接地用）パッドである。
【０００４】
このような並列に接続配置された櫛型電極構造を有する多数のトランジスタ１０を結合した従来構成では、ゲートフィード部１１により各ゲートフィンガー１４を直接的に結線して並列結合しているため、並列に結合されたトランジスタ間に形成される多数の閉ループによる寄生発振が問題となる。即ち、図示の構成のままではトランジスタフィンガー間に形成される閉ループ発振に関しては、その抑制対策が未考慮である。従って、寄生発振が発生した場合のための対策として、増幅器の外部に抵抗等の外部回路（不図示）を付加して寄生発振を抑制することが必要であった。
【０００５】
【非特許文献１】
"High-Power GaAs FET Amplifiers" John L. B. Walker, Editor, 1993, Artech House, Inc. (Figure 2.16 Typical pattern layout of an interdigital FET and key dimensions）
【０００６】
【発明が解決しようとする課題】
図９に示すような従来の櫛型電極構造の高出力電力増幅器用トランジスタでは、多数のトランジスタを並列に結合する際に、ゲートフィード部１１によりゲートフィンガー１４を直接的に結線して並列結合する構成である。このため、トランジスタのゲートフィンガー間に形成される多数の閉ループにより寄生発振（閉ループ発振）が起こり、このような閉ループ発振に対しては、その発振を抑制するための手段が何ら設けられていない。従って、閉ループ発振が発生した場合を考慮して、各ゲートフィンガー間に、並列に接続したアイソレーション（素子分離）用の抵抗素子として、トランジスタ形成チップの外部に安定化用の外部回路（不図示）を付加して発振を抑制することが必要であった。
【０００７】
また、トランジスタと同一チップ上に抵抗素子等の安定化回路を形成する場合でも、抵抗素子形成のための工程が別途必要であり、また、抵抗素子等を付加するためのスペースが必要であり、チップ面積が大きくなってしまうという問題があった。
【０００８】
本発明は、上記課題を解決するためになされたもので、トランジスタチップ内に上述のような閉ループ発振を抑制する並列抵抗回路を付加することにより、従来の外部回路としての発振抑制回路を設けることを不要とすることを目的とし、さらに、トランジスタ結合体のゲートフィード部の構成を改良し、ゲートフィンガー（ゲート電極）と同一の材質、かつ、同一の形成工程を用いて抵抗回路を形成することにより、多数のトランジスタを設けるチップサイズを拡大することなく、簡便にトランジスタの閉ループ発振を抑制できる高周波電力増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明による高周波電力増幅器は、複数のトランジスタを並列に連結し、各ゲート電極とドレイン電極とソース電極を交互に櫛型状に並列配置したトランジスタセルを複数個備える高周波電力増幅器において、各トランジスタセルは、所定数の櫛型状ゲート電極と、前記所定数の櫛型状ゲート電極を電気的に並列に連結したゲート電極連結部と、前記ゲート電極連結部にゲート信号を供給するゲート電力供給部とを有し、前記ゲート電力供給部は、ゲートＲＦパッドと、該ゲートＲＦパッドと前記ゲート電極連結部間に接続されたゲート引出し電極線とからなる。上記構成において、前記複数のトランジスタセルの隣り合うゲート電力供給部間、又は、前記複数のトランジスタセルの隣り合う前記ゲート電極連結部間は、前記ゲート電極と同一材質で形成されたゲート間配線で結線され、該ゲート間配線は、インダクタンス成分と抵抗成分を含み、各トランジスタセル間に介在するゲート間配線は、前記複数のトランジスタを形成したチップと同一チップ上に形成されたことを特徴とする。このように、トランジスタの各所定数のゲート電極部をひとまとめとしたトランジスタセル単体ごとに、ゲート電極と同一材質で、インダクタンス成分（Ｌ）と抵抗成分（Ｒ）を含むゲート間配線で結線されたことにより、並列動作する複数のトランジスタ間の奇モード発振を抑制することができる。
【００１０】
【発明の実施の形態】
以下、図１乃至図８を用いて本発明の実施の形態について、ＩＣチップに搭載した櫛型電極構造の高出力電力増幅器用トランジスタを多数結合した高周波電力増幅器について説明する。ここでは、増幅用能動素子としては電界効果トランジスタ（ＦＥＴ）を用いた場合を例示しているが、本発明はこれに限定されるものではなく、増幅用能動素子としては、ＦＥＴに代えてバイポーラトランジスタを用いた場合にも同様に適用可能である。なお、各実施の形態を示す図において共通する要素には同一の符号を付し、重複する説明については省略している。
【００１１】
（実施の形態１）
本発明の実施の形態１について図１及び図２を用いて説明する。図１は本発明の実施の形態１に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）を多数結合した高周波電力増幅器の要部構成を示す図、図２は図１に示すトランジスタ結合体構成の等価回路図である。
【００１２】
図１及び図２に示す構成において、１０はフィンガー１本分のトランジスタ（ＦＥＴ）、１１はゲートフィード部、１２はゲートＲＦパッド、１３はドレインＲＦパッド、１４はゲートフィンガー（ゲート電極）、１５はドレイン電極、１６はソース電極である。１７はゲートＲＦパッド１２からのゲート引出し電極部を示し、ゲートフィード部１１とゲートＲＦパッド１２間に介在、結線している。１８はゲートフィード部１１を一定の長さごとに分割した分断箇所（スペース部）、１９は抵抗線を示し、ゲート引出し電極部１７と結線されている。この抵抗線１９はゲートフィンガー１４と同一の材質でかつ同一の形成工程により形成される。２０は所定数のゲートフィンガーをひとまとめとしてたトランジスタセル、２１は活性層領域外に配置されたソース（接地用）パッドであり、各ソース（接地用）パッド内にはバイアホール２２が形成され、所定本数のソース電極をまとめて接地している。
【００１３】
このように本実施の形態では、ゲートフィード部１１は一定の長さごとに分割されて複数個のゲートフィード部分１１ａを形成し、各分割されたゲートフィード部分１１ａは所定数のゲートフィンガー１４をひとまとめとして櫛型並列に接続した構成である。各ゲートフィード部分１１ａは、その中央上部位置のゲート引出し電極線１７を介してゲートＲＦパッド１２に結線されている。
【００１４】
ここで、抵抗線１９は、各ゲートフィード部分１１ａごとに所定数のゲートフィンガーをひとまとめとしてトランジスタセル２０間に介在して接続し、各ゲートフィード部分１１ａごとに素子分離するためのアイソレーション抵抗回路として設けられている。本実施の形態では、素子分離抵抗回路１９ａは、トランジスタのゲート引出し電極線１７間に架設されている。このように、抵抗線１９を素子分離用の抵抗回路として形成したことにより、ゲートフィード部１１を介して並列接続された多数のトランジスタフィンガー間に形成される閉ループ発振を抑制することができる。
【００１５】
即ち、分割された各ゲートフィード部分１１ａは所定数のゲートフィンガー１４を含むトランジスタセル単体２０を構成し、抵抗線１９の抵抗素子(R, L)は、トランジスタセル単体２０ごとにその間に介在して隣接トランジスタセル単体間を結線する素子分離抵抗回路１９ａを構成している。各抵抗回路１９ａは、等価回路的には２個のインダクタンスＬと１個の抵抗Ｒで表すことができる。ここで、ゲートフィード部１１は、従来の構造を改良して、抵抗素子を増幅器内部のトランジスタ形成チップと同一チップ上の安定化回路として付加した構造としている。これにより、本実施の形態に係る安定化回路付加型の増幅器のチップサイズは、従来のトランジスタ結合体と等しい大きさに抑えることができる。
【００１６】
このように、本実施の形態における高周波増幅器１のトランジスタ結合体では、所定数のトランジスタのゲートフィンガー単位ごとに、その間に並列抵抗回路１９ａが介在し、並列動作する複数のトランジスタ間の奇モード発振を抑制する効果が得られる。
【００１７】
図３は、図９に示す従来構造のトランジスタ結合体と図１に示す本実施の形態１のトランジスタ結合体との奇モード発振の有無の違いについて、ナイキスト判別法を用いたシミュレーションにより比較した結果を示す。このときの計算は、それぞれ図２と図１０に示す等価回路に基いて計算したものである。ナイキスト判別法では、トランジスタの還送差を極座標上にプロットし、負の実軸と交わるか否かで発振の有無を判別している。図３において、細線３１は従来のトランジスタ結合体の還送差、太線３２は本実施の形態によるトランジスタ結合体の還送差を示す。
【００１８】
従来構造のトランジスタが周波数ｆ＝３．６５ ＧＨｚで発振条件を満たしているのに対して、本実施の形態によるトランジスタの還送差は、負の実軸と交点をもたず、発振しないことが計算結果から確認された。
【００１９】
このように、本実施の形態によれば、トランジスタチップ内に外部回路としての発振抑制回路を設けることなく、増幅器内部に閉ループ発振を抑制する抵抗回路を付加するとともに、トランジスタ結合体内のゲートフィード部分間を結線するように抵抗回路を介在させ、ゲート電極と同一の材質、かつ、同一の形成工程を用いて抵抗回路を形成したことにより、チップサイズを拡大することなく、簡便にトランジスタ結合体の閉ループ発振を抑制することができる。
【００２０】
（実施の形態２）
本発明の実施の形態２について図４を用いて説明する。図４は本実施の形態２に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）結合体１の概略構成を示し、その基本構成は図１に示す実施の形態１と同様である。実施の形態１との相違点は、抵抗線１９の代わりに、本実施の形態２の構成では抵抗線４３を設け、分割されたゲートフィード部分１１ａ間を抵抗線４３を介して結線したことである。
【００２１】
図４に示すように、ゲートフィード部１１を一定の長さごとに分割した各分断箇所１８のスペース部の半導体領域内に、一対の抵抗線４３を各ゲートフィンガー１４と並列状に配置し、各抵抗線４３の下端部１４ａを結線し、各抵抗線４３の上部先端を隣接ゲートフィード部分１１ａの対向両端部と結線している。これにより、抵抗線４３を介して各隣接ゲートフィード部分１１ａ間が結線され、各抵抗線４３は素子分離抵抗として機能している。
【００２２】
なお、図４において、対向する一対の抵抗線４３間のスペース部にドレイン電極（またはソース電極）を配置した場合は、抵抗線４３の底部先端部１４ａを結線することにより、抵抗線４３は素子分離抵抗としての機能とともにゲート電極（フィンガー）としての機能も兼ねることができる。
【００２３】
また、抵抗線４３の長さを変えることにより、抵抗値を容易に変更することができる。ここで、抵抗線４３は、ゲートフィンガー（即ち、ゲート電極）１４と同一の材質、かつ、同一の形成工程を用いて形成したことは、実施の形態１で述べた抵抗線１９と同様である。
【００２４】
このように、本実施の形態におけるトランジスタ結合体１では、各ゲートフィンガーと並列に配置された抵抗線４３は、分離されたゲートフィード部分１１ａ間の素子分離抵抗として形成され、並列接続した多数のトランジスタフィンガー間に形成される閉ループ発振を抑制し、並列動作する複数のトランジスタ間の奇モード発振を抑制できる。また、抵抗線を増幅器内部の回路素子として付加した構造としているため、チップサイズが大きくなることはない。
【００２５】
（実施の形態３）
本発明の実施の形態３について図５及び図６を用いて説明する。図５は本実施の形態３に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）結合体１の概略構成、図６はその要部断面構造を示す。本実施の形態の基本構成は図４に示す実施の形態２と同様であり、実施の形態２との相違点は、本実施の形態３の構成では、並列抵抗線４３間の半導体領域をイオン注入絶縁領域４４として形成したことである。
【００２６】
即ち、図５に示すように、分割されたゲートフィード部分１１ａ間の各分割部１８のスペースに設けた並列抵抗線４３間の狭い能動層（活性層）領域に、例えば、水素（Ｈ）、ヘリウム（Ｈｅ）、ホウ素（Ｂ）等のイオン注入により、絶縁領域４４を形成し、素子分離高抵抗領域としている。このイオン注入による素子分離高抵抗領域の形成状態の一例を図６に示す。これにより、絶縁領域４４は高抵抗化して能動層（活性層）であるゲートフィード部分１１ａ間の半導体領域を素子分離してリーク電流が流れることを防止し、並列抵抗線４３による抵抗値制御の精度を高めることができる。
【００２７】
（実施の形態４）
本発明の実施の形態４について図７を用いて説明する。図７は本実施の形態４に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）結合体１の概略構成を示し、その基本構成は図１に示す実施の形態１と同様である。実施の形態１との相違点は、本実施の形態４の構成では、分割されたゲートフィード部分１１ａ間を再度結線する抵抗線４５を設けたことである。
【００２８】
即ち、図７に示すように、トランジスタ結合体において、素子分離抵抗回路としてゲートフィード線（１１）を延長した線路４５を用いて分割されたゲートフィード部分１１ａ間を再度結線したことを特徴としている。
【００２９】
ゲートフィード部１１を一定の長さごとに分断した各分割部１８の上部を跨るように、素子分離抵抗回路としてゲートフィード線１１を延長した抵抗線４５をゲートフィード部上に配置し、各抵抗線４５の先端を隣接ゲートフィード部分１１ａの対向両端部と結線することにより、隣接ゲートフィード部分１１ａ間を抵抗線４５を介して再度結線する。
【００３０】
これにより、各抵抗線４５は素子分離抵抗として機能し、抵抗線４５の幅と長さを変えることにより、抵抗値を最適値に容易に変更することができる。ここで、トランジスタチップ内のゲートフィード部を延長した抵抗線４５は、ゲートフィンガー（即ち、ゲート電極）１４と同一の材質、かつ、同一の形成工程を用いて形成したことは、実施の形態１の抵抗線１９の場合と同様である。
【００３１】
このように、本実施の形態におけるトランジスタ結合体１では、各ゲートフィード部と平行面に配置された抵抗線４５は、分割されたゲートフィード部分１１ａ間を再度結線した素子分離抵抗として形成され、並列接続した多数のトランジスタフィンガー間に形成される閉ループ発振を抑制する機能を有する。よって、並列動作する複数のトランジスタ間の奇モード発振を抑制できるとともに、抵抗線の抵抗値を最適値に変更できる。また、実施の形態１〜３と同様に、抵抗線を増幅器内部の回路素子として付加した構造としているため、チップサイズが大きくなることはない。
【００３２】
（実施の形態５）
本発明の実施の形態５について図８を用いて説明する。図８は本実施の形態５に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）結合体１の概略構成を示し、その基本構成は図１に示す実施の形態１と同様である。実施の形態１との相違点は、本実施の形態５の構成では、分割されたゲートフィード部分１１ａ間を間接的に結線する抵抗線４６を設け、抵抗線４６を介して各ゲートＲＦパッド１２間を接続したことである。
【００３３】
図８において、抵抗線４６を、ゲートフィード部１１を一定の長さごとに分断した各分割部１８の上方に位置するソースパッド２１を跨るように架設し、抵抗線４６の先端を各ゲートＲＦパッド１２の上端部と結線している。これにより、各隣接ゲートフィード部分１１ａ間が抵抗線４６及びゲートＲＦパッド１２を介して間接的に結線され、各抵抗線４６は素子分離抵抗として機能する。
【００３４】
ここで、抵抗線４６の形成は、ゲートフィンガー（即ち、ゲート電極）１４と同一の材質、かつ、同一の形成工程を用いて形成したことは、実施の形態１の抵抗線１９の場合と同様である。このとき、抵抗線４６の幅と長さを変えることにより、抵抗値を容易に変更することができるとともに、抵抗値の可変に自由度を持たせることができる。また、隣り合うゲートＲＦパッド間だけでなく、離間したゲートＲＦパッド間でも自由に抵抗を挿入することができる。
【００３５】
このように、本実施の形態におけるトランジスタ結合体１では、各ゲートＲＦパッド間に接続された抵抗線４６は、分割されたゲートフィード部分１１ａ間を各ゲートＲＦパッド１２を介して間接的に結線した素子分離抵抗として機能し、並列接続した多数のトランジスタフィンガー間に形成される閉ループ発振を抑制する。よって、実施の形態１〜４と同様の効果が得られるとともに、挿入した抵抗線の可変抵抗値に自由度を持たせることができる。
【００３６】
【発明の効果】
以上のように、本発明によれば、トランジスタチップ内に閉ループ発振を抑制する安定化抵抗回路を付加して、外部回路としての発振抑制回路を設けることを不要とし、さらに、トランジスタチップ内のゲートフィード部において、ゲート電極と同一の材質、かつ、同一の形成工程を用いて抵抗回路を形成することにより、チップサイズを拡大することなく、簡便にトランジスタの閉ループ発振を抑制できる高周波電力増幅器を得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図２】 図１に示す要部構成の等価回路図。
【図３】 本発明の第２の実施の形態に係る半導体装置のブートストラップ回路要部の断面図。
【図４】 本発明の第２の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
半導体装置のブートストラップ回路要部の断面図。
【図５】 本発明の第３の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図６】 図５の要部断面構造を示す図。
【図７】 本発明の第４の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図８】 本発明の第５の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図９】 従来の櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図１０】 図９に示す要部構成の等価回路図。
【符号の説明】
１ 高周波増幅器、 １０ トランジスタ、 １１ ゲートフィード部、 １１ａ 分割されたゲートフィード部分、 １２ ゲートＲＦパッド、 １３ ドレインパッド、 １４ ゲートフィンガー、 １４ａ ゲートフィンガー端部、 １５ ドレイン電極、 １６ ソース電極、 １７ ゲート引出し電極、 １８ ゲートフィード分離部、 １９，４３，４５，４６抵抗線、 １９ａ 並列抵抗回路、 ２０ トランジスタセル、 ２１ソースパッド、 ４４ イオン注入絶縁領域
【発明の属する技術分野】
本発明は電界効果トランジスタやバイポーラトランジスタ等の増幅素子を使用した高周波電力増幅器に関し、特に、移動体通信や衛星通信用などのマイクロ波やミリ波帯域等の高い周波数帯域での信号を処理する通信機器用の高周波電力増幅器に関するものである。
【０００２】
【従来の技術】
近年、マイクロ波帯域等の高い周波数を増幅できる高電子移動度トランジスタ（ＨＥＭＴ）やヘテロジャンクションバイポーラトランジスタ（ＨＢＴ）等の高性能の増幅素子が種々提案されている。このようなマイクロ波増幅器は携帯電話器等の各種通信機器に搭載され、受信された微小信号はこれら増幅器により所望の電力に増幅される。これらの高性能トランジスタをマイクロ波増幅器に用いた場合、例えば、電界効果トランジスタ（以後、ＦＥＴと呼ぶ）のソースに接続された負帰還回路を使用していると、増幅を目的とする周波数よりも数倍高い周波数で寄生発振を起こし、通常のトランジスタを用いた場合でも寄生発振を起こす可能性がある。このような寄生発振周波数の存在は増幅器にとって致命的となり、寄生発振の発生を防止する工夫が必要である。
【０００３】
例えば、非特許文献１では、櫛型電極構造の高出力電力増幅器用トランジスタを多数結合した高周波電力増幅器が開示されている。図９はその要部構成を示し、図１０はその等価回路図を示す。高出力化のために多数のトランジスタ（例えば、ＦＥＴ）が並列に結合された図９及び図１０に示す従来構成において、１０は１フィンガーのトランジスタ（例えば、ＦＥＴ）、１１はゲートフィード部、１２はゲートＲＦパッド、１３はドレインパッド、１４はゲートフィンガー（ゲート電極）、１５はドレイン電極、１６はソース電極、１７はゲート引出し電極、２１はソース（接地用）パッドである。
【０００４】
このような並列に接続配置された櫛型電極構造を有する多数のトランジスタ１０を結合した従来構成では、ゲートフィード部１１により各ゲートフィンガー１４を直接的に結線して並列結合しているため、並列に結合されたトランジスタ間に形成される多数の閉ループによる寄生発振が問題となる。即ち、図示の構成のままではトランジスタフィンガー間に形成される閉ループ発振に関しては、その抑制対策が未考慮である。従って、寄生発振が発生した場合のための対策として、増幅器の外部に抵抗等の外部回路（不図示）を付加して寄生発振を抑制することが必要であった。
【０００５】
【非特許文献１】
"High-Power GaAs FET Amplifiers" John L. B. Walker, Editor, 1993, Artech House, Inc. (Figure 2.16 Typical pattern layout of an interdigital FET and key dimensions）
【０００６】
【発明が解決しようとする課題】
図９に示すような従来の櫛型電極構造の高出力電力増幅器用トランジスタでは、多数のトランジスタを並列に結合する際に、ゲートフィード部１１によりゲートフィンガー１４を直接的に結線して並列結合する構成である。このため、トランジスタのゲートフィンガー間に形成される多数の閉ループにより寄生発振（閉ループ発振）が起こり、このような閉ループ発振に対しては、その発振を抑制するための手段が何ら設けられていない。従って、閉ループ発振が発生した場合を考慮して、各ゲートフィンガー間に、並列に接続したアイソレーション（素子分離）用の抵抗素子として、トランジスタ形成チップの外部に安定化用の外部回路（不図示）を付加して発振を抑制することが必要であった。
【０００７】
また、トランジスタと同一チップ上に抵抗素子等の安定化回路を形成する場合でも、抵抗素子形成のための工程が別途必要であり、また、抵抗素子等を付加するためのスペースが必要であり、チップ面積が大きくなってしまうという問題があった。
【０００８】
本発明は、上記課題を解決するためになされたもので、トランジスタチップ内に上述のような閉ループ発振を抑制する並列抵抗回路を付加することにより、従来の外部回路としての発振抑制回路を設けることを不要とすることを目的とし、さらに、トランジスタ結合体のゲートフィード部の構成を改良し、ゲートフィンガー（ゲート電極）と同一の材質、かつ、同一の形成工程を用いて抵抗回路を形成することにより、多数のトランジスタを設けるチップサイズを拡大することなく、簡便にトランジスタの閉ループ発振を抑制できる高周波電力増幅器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明による高周波電力増幅器は、複数のトランジスタを並列に連結し、各ゲート電極とドレイン電極とソース電極を交互に櫛型状に並列配置したトランジスタセルを複数個備える高周波電力増幅器において、各トランジスタセルは、所定数の櫛型状ゲート電極と、前記所定数の櫛型状ゲート電極を電気的に並列に連結したゲート電極連結部と、前記ゲート電極連結部にゲート信号を供給するゲート電力供給部とを有し、前記ゲート電力供給部は、ゲートＲＦパッドと、該ゲートＲＦパッドと前記ゲート電極連結部間に接続されたゲート引出し電極線とからなる。上記構成において、前記複数のトランジスタセルの隣り合うゲート電力供給部間、又は、前記複数のトランジスタセルの隣り合う前記ゲート電極連結部間は、前記ゲート電極と同一材質で形成されたゲート間配線で結線され、該ゲート間配線は、インダクタンス成分と抵抗成分を含み、各トランジスタセル間に介在するゲート間配線は、前記複数のトランジスタを形成したチップと同一チップ上に形成されたことを特徴とする。このように、トランジスタの各所定数のゲート電極部をひとまとめとしたトランジスタセル単体ごとに、ゲート電極と同一材質で、インダクタンス成分（Ｌ）と抵抗成分（Ｒ）を含むゲート間配線で結線されたことにより、並列動作する複数のトランジスタ間の奇モード発振を抑制することができる。
【００１０】
【発明の実施の形態】
以下、図１乃至図８を用いて本発明の実施の形態について、ＩＣチップに搭載した櫛型電極構造の高出力電力増幅器用トランジスタを多数結合した高周波電力増幅器について説明する。ここでは、増幅用能動素子としては電界効果トランジスタ（ＦＥＴ）を用いた場合を例示しているが、本発明はこれに限定されるものではなく、増幅用能動素子としては、ＦＥＴに代えてバイポーラトランジスタを用いた場合にも同様に適用可能である。なお、各実施の形態を示す図において共通する要素には同一の符号を付し、重複する説明については省略している。
【００１１】
（実施の形態１）
本発明の実施の形態１について図１及び図２を用いて説明する。図１は本発明の実施の形態１に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）を多数結合した高周波電力増幅器の要部構成を示す図、図２は図１に示すトランジスタ結合体構成の等価回路図である。
【００１２】
図１及び図２に示す構成において、１０はフィンガー１本分のトランジスタ（ＦＥＴ）、１１はゲートフィード部、１２はゲートＲＦパッド、１３はドレインＲＦパッド、１４はゲートフィンガー（ゲート電極）、１５はドレイン電極、１６はソース電極である。１７はゲートＲＦパッド１２からのゲート引出し電極部を示し、ゲートフィード部１１とゲートＲＦパッド１２間に介在、結線している。１８はゲートフィード部１１を一定の長さごとに分割した分断箇所（スペース部）、１９は抵抗線を示し、ゲート引出し電極部１７と結線されている。この抵抗線１９はゲートフィンガー１４と同一の材質でかつ同一の形成工程により形成される。２０は所定数のゲートフィンガーをひとまとめとしてたトランジスタセル、２１は活性層領域外に配置されたソース（接地用）パッドであり、各ソース（接地用）パッド内にはバイアホール２２が形成され、所定本数のソース電極をまとめて接地している。
【００１３】
このように本実施の形態では、ゲートフィード部１１は一定の長さごとに分割されて複数個のゲートフィード部分１１ａを形成し、各分割されたゲートフィード部分１１ａは所定数のゲートフィンガー１４をひとまとめとして櫛型並列に接続した構成である。各ゲートフィード部分１１ａは、その中央上部位置のゲート引出し電極線１７を介してゲートＲＦパッド１２に結線されている。
【００１４】
ここで、抵抗線１９は、各ゲートフィード部分１１ａごとに所定数のゲートフィンガーをひとまとめとしてトランジスタセル２０間に介在して接続し、各ゲートフィード部分１１ａごとに素子分離するためのアイソレーション抵抗回路として設けられている。本実施の形態では、素子分離抵抗回路１９ａは、トランジスタのゲート引出し電極線１７間に架設されている。このように、抵抗線１９を素子分離用の抵抗回路として形成したことにより、ゲートフィード部１１を介して並列接続された多数のトランジスタフィンガー間に形成される閉ループ発振を抑制することができる。
【００１５】
即ち、分割された各ゲートフィード部分１１ａは所定数のゲートフィンガー１４を含むトランジスタセル単体２０を構成し、抵抗線１９の抵抗素子(R, L)は、トランジスタセル単体２０ごとにその間に介在して隣接トランジスタセル単体間を結線する素子分離抵抗回路１９ａを構成している。各抵抗回路１９ａは、等価回路的には２個のインダクタンスＬと１個の抵抗Ｒで表すことができる。ここで、ゲートフィード部１１は、従来の構造を改良して、抵抗素子を増幅器内部のトランジスタ形成チップと同一チップ上の安定化回路として付加した構造としている。これにより、本実施の形態に係る安定化回路付加型の増幅器のチップサイズは、従来のトランジスタ結合体と等しい大きさに抑えることができる。
【００１６】
このように、本実施の形態における高周波増幅器１のトランジスタ結合体では、所定数のトランジスタのゲートフィンガー単位ごとに、その間に並列抵抗回路１９ａが介在し、並列動作する複数のトランジスタ間の奇モード発振を抑制する効果が得られる。
【００１７】
図３は、図９に示す従来構造のトランジスタ結合体と図１に示す本実施の形態１のトランジスタ結合体との奇モード発振の有無の違いについて、ナイキスト判別法を用いたシミュレーションにより比較した結果を示す。このときの計算は、それぞれ図２と図１０に示す等価回路に基いて計算したものである。ナイキスト判別法では、トランジスタの還送差を極座標上にプロットし、負の実軸と交わるか否かで発振の有無を判別している。図３において、細線３１は従来のトランジスタ結合体の還送差、太線３２は本実施の形態によるトランジスタ結合体の還送差を示す。
【００１８】
従来構造のトランジスタが周波数ｆ＝３．６５ ＧＨｚで発振条件を満たしているのに対して、本実施の形態によるトランジスタの還送差は、負の実軸と交点をもたず、発振しないことが計算結果から確認された。
【００１９】
このように、本実施の形態によれば、トランジスタチップ内に外部回路としての発振抑制回路を設けることなく、増幅器内部に閉ループ発振を抑制する抵抗回路を付加するとともに、トランジスタ結合体内のゲートフィード部分間を結線するように抵抗回路を介在させ、ゲート電極と同一の材質、かつ、同一の形成工程を用いて抵抗回路を形成したことにより、チップサイズを拡大することなく、簡便にトランジスタ結合体の閉ループ発振を抑制することができる。
【００２０】
（実施の形態２）
本発明の実施の形態２について図４を用いて説明する。図４は本実施の形態２に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）結合体１の概略構成を示し、その基本構成は図１に示す実施の形態１と同様である。実施の形態１との相違点は、抵抗線１９の代わりに、本実施の形態２の構成では抵抗線４３を設け、分割されたゲートフィード部分１１ａ間を抵抗線４３を介して結線したことである。
【００２１】
図４に示すように、ゲートフィード部１１を一定の長さごとに分割した各分断箇所１８のスペース部の半導体領域内に、一対の抵抗線４３を各ゲートフィンガー１４と並列状に配置し、各抵抗線４３の下端部１４ａを結線し、各抵抗線４３の上部先端を隣接ゲートフィード部分１１ａの対向両端部と結線している。これにより、抵抗線４３を介して各隣接ゲートフィード部分１１ａ間が結線され、各抵抗線４３は素子分離抵抗として機能している。
【００２２】
なお、図４において、対向する一対の抵抗線４３間のスペース部にドレイン電極（またはソース電極）を配置した場合は、抵抗線４３の底部先端部１４ａを結線することにより、抵抗線４３は素子分離抵抗としての機能とともにゲート電極（フィンガー）としての機能も兼ねることができる。
【００２３】
また、抵抗線４３の長さを変えることにより、抵抗値を容易に変更することができる。ここで、抵抗線４３は、ゲートフィンガー（即ち、ゲート電極）１４と同一の材質、かつ、同一の形成工程を用いて形成したことは、実施の形態１で述べた抵抗線１９と同様である。
【００２４】
このように、本実施の形態におけるトランジスタ結合体１では、各ゲートフィンガーと並列に配置された抵抗線４３は、分離されたゲートフィード部分１１ａ間の素子分離抵抗として形成され、並列接続した多数のトランジスタフィンガー間に形成される閉ループ発振を抑制し、並列動作する複数のトランジスタ間の奇モード発振を抑制できる。また、抵抗線を増幅器内部の回路素子として付加した構造としているため、チップサイズが大きくなることはない。
【００２５】
（実施の形態３）
本発明の実施の形態３について図５及び図６を用いて説明する。図５は本実施の形態３に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）結合体１の概略構成、図６はその要部断面構造を示す。本実施の形態の基本構成は図４に示す実施の形態２と同様であり、実施の形態２との相違点は、本実施の形態３の構成では、並列抵抗線４３間の半導体領域をイオン注入絶縁領域４４として形成したことである。
【００２６】
即ち、図５に示すように、分割されたゲートフィード部分１１ａ間の各分割部１８のスペースに設けた並列抵抗線４３間の狭い能動層（活性層）領域に、例えば、水素（Ｈ）、ヘリウム（Ｈｅ）、ホウ素（Ｂ）等のイオン注入により、絶縁領域４４を形成し、素子分離高抵抗領域としている。このイオン注入による素子分離高抵抗領域の形成状態の一例を図６に示す。これにより、絶縁領域４４は高抵抗化して能動層（活性層）であるゲートフィード部分１１ａ間の半導体領域を素子分離してリーク電流が流れることを防止し、並列抵抗線４３による抵抗値制御の精度を高めることができる。
【００２７】
（実施の形態４）
本発明の実施の形態４について図７を用いて説明する。図７は本実施の形態４に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）結合体１の概略構成を示し、その基本構成は図１に示す実施の形態１と同様である。実施の形態１との相違点は、本実施の形態４の構成では、分割されたゲートフィード部分１１ａ間を再度結線する抵抗線４５を設けたことである。
【００２８】
即ち、図７に示すように、トランジスタ結合体において、素子分離抵抗回路としてゲートフィード線（１１）を延長した線路４５を用いて分割されたゲートフィード部分１１ａ間を再度結線したことを特徴としている。
【００２９】
ゲートフィード部１１を一定の長さごとに分断した各分割部１８の上部を跨るように、素子分離抵抗回路としてゲートフィード線１１を延長した抵抗線４５をゲートフィード部上に配置し、各抵抗線４５の先端を隣接ゲートフィード部分１１ａの対向両端部と結線することにより、隣接ゲートフィード部分１１ａ間を抵抗線４５を介して再度結線する。
【００３０】
これにより、各抵抗線４５は素子分離抵抗として機能し、抵抗線４５の幅と長さを変えることにより、抵抗値を最適値に容易に変更することができる。ここで、トランジスタチップ内のゲートフィード部を延長した抵抗線４５は、ゲートフィンガー（即ち、ゲート電極）１４と同一の材質、かつ、同一の形成工程を用いて形成したことは、実施の形態１の抵抗線１９の場合と同様である。
【００３１】
このように、本実施の形態におけるトランジスタ結合体１では、各ゲートフィード部と平行面に配置された抵抗線４５は、分割されたゲートフィード部分１１ａ間を再度結線した素子分離抵抗として形成され、並列接続した多数のトランジスタフィンガー間に形成される閉ループ発振を抑制する機能を有する。よって、並列動作する複数のトランジスタ間の奇モード発振を抑制できるとともに、抵抗線の抵抗値を最適値に変更できる。また、実施の形態１〜３と同様に、抵抗線を増幅器内部の回路素子として付加した構造としているため、チップサイズが大きくなることはない。
【００３２】
（実施の形態５）
本発明の実施の形態５について図８を用いて説明する。図８は本実施の形態５に係る櫛型電極構造の電界効果トランジスタ（ＦＥＴ）結合体１の概略構成を示し、その基本構成は図１に示す実施の形態１と同様である。実施の形態１との相違点は、本実施の形態５の構成では、分割されたゲートフィード部分１１ａ間を間接的に結線する抵抗線４６を設け、抵抗線４６を介して各ゲートＲＦパッド１２間を接続したことである。
【００３３】
図８において、抵抗線４６を、ゲートフィード部１１を一定の長さごとに分断した各分割部１８の上方に位置するソースパッド２１を跨るように架設し、抵抗線４６の先端を各ゲートＲＦパッド１２の上端部と結線している。これにより、各隣接ゲートフィード部分１１ａ間が抵抗線４６及びゲートＲＦパッド１２を介して間接的に結線され、各抵抗線４６は素子分離抵抗として機能する。
【００３４】
ここで、抵抗線４６の形成は、ゲートフィンガー（即ち、ゲート電極）１４と同一の材質、かつ、同一の形成工程を用いて形成したことは、実施の形態１の抵抗線１９の場合と同様である。このとき、抵抗線４６の幅と長さを変えることにより、抵抗値を容易に変更することができるとともに、抵抗値の可変に自由度を持たせることができる。また、隣り合うゲートＲＦパッド間だけでなく、離間したゲートＲＦパッド間でも自由に抵抗を挿入することができる。
【００３５】
このように、本実施の形態におけるトランジスタ結合体１では、各ゲートＲＦパッド間に接続された抵抗線４６は、分割されたゲートフィード部分１１ａ間を各ゲートＲＦパッド１２を介して間接的に結線した素子分離抵抗として機能し、並列接続した多数のトランジスタフィンガー間に形成される閉ループ発振を抑制する。よって、実施の形態１〜４と同様の効果が得られるとともに、挿入した抵抗線の可変抵抗値に自由度を持たせることができる。
【００３６】
【発明の効果】
以上のように、本発明によれば、トランジスタチップ内に閉ループ発振を抑制する安定化抵抗回路を付加して、外部回路としての発振抑制回路を設けることを不要とし、さらに、トランジスタチップ内のゲートフィード部において、ゲート電極と同一の材質、かつ、同一の形成工程を用いて抵抗回路を形成することにより、チップサイズを拡大することなく、簡便にトランジスタの閉ループ発振を抑制できる高周波電力増幅器を得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図２】 図１に示す要部構成の等価回路図。
【図３】 本発明の第２の実施の形態に係る半導体装置のブートストラップ回路要部の断面図。
【図４】 本発明の第２の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
半導体装置のブートストラップ回路要部の断面図。
【図５】 本発明の第３の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図６】 図５の要部断面構造を示す図。
【図７】 本発明の第４の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図８】 本発明の第５の実施の形態に係る櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図９】 従来の櫛型電極構造のトランジスタ結合体を有する高周波増幅器の要部構成を示す図。
【図１０】 図９に示す要部構成の等価回路図。
【符号の説明】
１ 高周波増幅器、 １０ トランジスタ、 １１ ゲートフィード部、 １１ａ 分割されたゲートフィード部分、 １２ ゲートＲＦパッド、 １３ ドレインパッド、 １４ ゲートフィンガー、 １４ａ ゲートフィンガー端部、 １５ ドレイン電極、 １６ ソース電極、 １７ ゲート引出し電極、 １８ ゲートフィード分離部、 １９，４３，４５，４６抵抗線、 １９ａ 並列抵抗回路、 ２０ トランジスタセル、 ２１ソースパッド、 ４４ イオン注入絶縁領域
Claims (11)
- 複数のトランジスタを並列に連結し、各ゲート電極とドレイン電極とソース電極を交互に櫛型状に並列配置したトランジスタセルを複数個備える高周波電力増幅器において、
各トランジスタセルは、所定数の櫛型状ゲート電極と、前記所定数の櫛型状ゲート電極を電気的に並列に連結したゲート電極連結部と、前記ゲート電極連結部にゲート信号を供給するゲート電力供給部とを有し、
前記ゲート電力供給部は、ゲートＲＦパッドと、該ゲートＲＦパッドと前記ゲート電極連結部間に接続されたゲート引出し電極線とからなり、
前記複数のトランジスタセルの隣り合うゲート電力供給部間は、前記ゲート電極と同一材質で形成されたゲート間配線で結線され、
前記ゲート間配線は、インダクタンス成分と抵抗成分を含み、
前記各トランジスタセル間に介在する前記ゲート間配線は、前記複数のトランジスタを形成したチップと同一チップ上に形成されたことを特徴とする高周波電力増幅器。 - 前記ゲート間配線は、隣り合う前記各トランジスタセルの前記各ゲート引出し電極線間に結線されたことを特徴とする請求項１記載の高周波電力増幅器。
- 前記ゲート間配線は、隣り合う前記各トランジスタセルの前記各ゲートＲＦパッド間を結線したことを特徴とする請求項１記載の高周波電力増幅器。
- 複数のトランジスタを並列に連結し、各ゲート電極とドレイン電極とソース電極を交互に櫛型状に並列配置したトランジスタセルを複数個備える高周波電力増幅器において、
各トランジスタセルは、所定数の櫛型状ゲート電極と、前記所定数の櫛型状ゲート電極を電気的に並列に連結したゲート電極連結部と、前記ゲート電極連結部にゲート信号を供給するゲート電力供給部とを有し、
前記ゲート電力供給部は、ゲートＲＦパッドと、該ゲートＲＦパッドと前記ゲート電極連結部間に接続されたゲート引出し電極線とからなり、
前記複数のトランジスタセルの隣り合う前記ゲート電極連結部間は、前記ゲート電極と同一材質で形成されたゲート間配線で結線され、
前記ゲート間配線は、インダクタンス成分と抵抗成分を含み、
前記各トランジスタセル間に介在する前記ゲート間配線は、前記複数のトランジスタを形成したチップと同一チップ上に形成されたことを特徴とする高周波電力増幅器。 - 前記ゲート電極連結部間を結線する前記ゲート間配線は、互いに隣接する前記電極連結部の対向端部間に介在し、前記ゲート電極と並列状に配置され、前記隣接ゲート電極連結部の対向両端部間を結線したことを特徴とする請求項４記載の高周波電力増幅器。
- 前記ゲート電極連結部間を結線する前記ゲート間配線は、互いに隣接する前記ゲート電極連結部の対向端部間に並列配置された一対の前記ゲート電極兼用の配線であり、該一対の隣接対向する前記ゲート電極間が結線された請求項４記載の高周波電力増幅器。
- 前記一対の隣接対向する前記ゲート電極の先端部間が結線されたことを特徴とする請求項６記載の高周波電力増幅器。
- 前記ゲート間配線は、前記ゲート電極連結部を延長した線路で構成され、該延長線路を介して前記隣り合うゲート電極連結部間が結線されたことを特徴とする請求項４記載の高周波電力増幅器。
- 互いに隣接する前記ゲート電極連結部の対向端部間に設けられた前記ゲート間配線間に挟まれる半導体領域をイオン注入絶縁高抵抗部とした請求項５〜７のいずれか一項に記載の高周波電力増幅器。
- 前記ゲート間配線は、前記ゲート電極と同一の工程で形成されたことを特徴とする請求項１〜９のいずれか一項に記載の高周波電力増幅器。
- 前記各トランジスタセル間に介在する前記ゲート間配線は、前記複数のトランジスタの前記ソース電極とソースパッドとを結ぶ配線と交差していることを特徴とする請求項１〜３，８のいずれか一項に記載の高周波電力増幅器。
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