JPH10233404A - 半導体装置 - Google Patents
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- JPH10233404A JPH10233404A JP9037544A JP3754497A JPH10233404A JP H10233404 A JPH10233404 A JP H10233404A JP 9037544 A JP9037544 A JP 9037544A JP 3754497 A JP3754497 A JP 3754497A JP H10233404 A JPH10233404 A JP H10233404A
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- 239000004065 semiconductor Substances 0.000 title claims description 53
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 14
- 238000007747 plating Methods 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
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Abstract
(57)【要約】
【課題】 ソースパッドおよびゲートパッドの大きさを
変更することなく、単位バイアホールに接続されるソー
ス電極数を減らし、Ｌｓを低減した高利得の高出力用Ｆ
ＥＴを形成する。 【解決手段】 ソースパッドを、ドレインパッド側にも
形成することにより、ソースパッドおよびゲートパッド
の大きさを変更せずにバイアホールを形成したソースパ
ッド数を増やし、単位バイアホール当たりに接続される
ソース電極数を減らす。
変更することなく、単位バイアホールに接続されるソー
ス電極数を減らし、Ｌｓを低減した高利得の高出力用Ｆ
ＥＴを形成する。 【解決手段】 ソースパッドを、ドレインパッド側にも
形成することにより、ソースパッドおよびゲートパッド
の大きさを変更せずにバイアホールを形成したソースパ
ッド数を増やし、単位バイアホール当たりに接続される
ソース電極数を減らす。
Description
【０００１】
【発明の属する技術分野】本発明は、高出力用半導体装
置に関し、特にソースインダクタンスを低減した高出力
用ＦＥＴに関する。
置に関し、特にソースインダクタンスを低減した高出力
用ＦＥＴに関する。
【０００２】
【従来の技術】図９は、バイアホール８を形成して接地
された裏面ヒートシンクメッキ１２に接続されたソース
パッド６を、ゲートパッド４の間に設けた従来構造の高
出力ＦＥＴの平面図であり、図１０は、図９のＡ−Ａ’
における断面図である。図中、１はゲートフィンガー
（ゲート電極）、２はドレイン電極、３はソース電極、
４はゲートパッド、５はドレインパッド、６はソースパ
ッド、７はソースエアブリッジ配線、８はバイアホー
ル、９はゲートフィーダ部、１０はドレインフィーダ
部、１１は半絶縁性ＧａＡｓ基板、１２は裏面ヒートシ
ンクメッキ、１３はオーミックメタル（ソース）、１４
は配線メタル、１５はソースパッド部配線メタル、１８
はドレインパッド部配線メタルであり、通常、ソースパ
ッド６とゲートパッド４は、ゲート電極１、ドレイン電
極２、ソース電極３等を形成した活性層領域の同方向
（図９では上側）に配置される構造となる。
された裏面ヒートシンクメッキ１２に接続されたソース
パッド６を、ゲートパッド４の間に設けた従来構造の高
出力ＦＥＴの平面図であり、図１０は、図９のＡ−Ａ’
における断面図である。図中、１はゲートフィンガー
（ゲート電極）、２はドレイン電極、３はソース電極、
４はゲートパッド、５はドレインパッド、６はソースパ
ッド、７はソースエアブリッジ配線、８はバイアホー
ル、９はゲートフィーダ部、１０はドレインフィーダ
部、１１は半絶縁性ＧａＡｓ基板、１２は裏面ヒートシ
ンクメッキ、１３はオーミックメタル（ソース）、１４
は配線メタル、１５はソースパッド部配線メタル、１８
はドレインパッド部配線メタルであり、通常、ソースパ
ッド６とゲートパッド４は、ゲート電極１、ドレイン電
極２、ソース電極３等を形成した活性層領域の同方向
（図９では上側）に配置される構造となる。
【０００３】かかる構造の高出力ＦＥＴにおいて高利得
（Ｇａmax）化を図るためには、Ｌｓ（ソースインダク
タンス）の低減が重要であり、一般には、図９に示すよ
うに、バイアホール８が接続されたソースパッド６を複
数設けて、単位バイアホールに接続されるソース電極３
の数を低減する構造が用いられている。即ち、図９は、
１４本のゲートフィンガー２に対応するソース電極３が
接続されたソースパッド６をゲートパッド４間に設け、
それぞれバイアホール８に接続して接地する構造であ
り、各ソース電極３とバイアホール８を形成したソース
パッド６の接続は、図１０の断面図に示すように、エア
ブリッジ配線７によりゲートフィーダ部９をまたいで行
われる。
（Ｇａmax）化を図るためには、Ｌｓ（ソースインダク
タンス）の低減が重要であり、一般には、図９に示すよ
うに、バイアホール８が接続されたソースパッド６を複
数設けて、単位バイアホールに接続されるソース電極３
の数を低減する構造が用いられている。即ち、図９は、
１４本のゲートフィンガー２に対応するソース電極３が
接続されたソースパッド６をゲートパッド４間に設け、
それぞれバイアホール８に接続して接地する構造であ
り、各ソース電極３とバイアホール８を形成したソース
パッド６の接続は、図１０の断面図に示すように、エア
ブリッジ配線７によりゲートフィーダ部９をまたいで行
われる。
【０００４】
【発明が解決しようとする課題】かかる高出力ＦＥＴを
高周波帯域で使用する場合には、一般の周波数帯域で使
用する場合に比べて更に単位バイアホール８に接続され
るソース電極３の数を減らして（単位ゲート幅当たりの
バイアホール８数を増やして）、Ｌｓを低減することが
必要となるが、ゲートパッド１の大きさはアセンブリ
時、ソースパッド６の大きさはバイアホール形成時のプ
ロセス上の制約でそれぞれの最小寸法が決まっているた
め、ゲートパッド１、ソースパッド６を小型化してソー
スパッド６の数およびソースパッドに接続されたバイア
ホール８の数を増加するには一定の限界がある。そこ
で、本発明はソースパッドおよびゲートパッドの大きさ
を変更することなく、単位バイアホールに接続されるソ
ース電極数を減らし、Ｌｓを低減した高利得の高出力用
ＦＥＴを形成することを目的とする。
高周波帯域で使用する場合には、一般の周波数帯域で使
用する場合に比べて更に単位バイアホール８に接続され
るソース電極３の数を減らして（単位ゲート幅当たりの
バイアホール８数を増やして）、Ｌｓを低減することが
必要となるが、ゲートパッド１の大きさはアセンブリ
時、ソースパッド６の大きさはバイアホール形成時のプ
ロセス上の制約でそれぞれの最小寸法が決まっているた
め、ゲートパッド１、ソースパッド６を小型化してソー
スパッド６の数およびソースパッドに接続されたバイア
ホール８の数を増加するには一定の限界がある。そこ
で、本発明はソースパッドおよびゲートパッドの大きさ
を変更することなく、単位バイアホールに接続されるソ
ース電極数を減らし、Ｌｓを低減した高利得の高出力用
ＦＥＴを形成することを目的とする。
【０００５】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、ソースパッドを、ドレインパッド側にも形
成することにより、ソースパッドおよびゲートパッドの
寸法を変更せずにバイアホールを形成したソースパッド
数を増やすことができ、単位バイアホール当たりに接続
されるソース電極数を減らしＬｓを低減できることを見
出し、本発明を完成した。
研究の結果、ソースパッドを、ドレインパッド側にも形
成することにより、ソースパッドおよびゲートパッドの
寸法を変更せずにバイアホールを形成したソースパッド
数を増やすことができ、単位バイアホール当たりに接続
されるソース電極数を減らしＬｓを低減できることを見
出し、本発明を完成した。
【０００６】即ち、本発明は、ＧａＡｓ基板上に、複数
のゲートフィンガ電極と、該各フィンガゲート電極を挟
むように並列形成された複数のソース電極および複数の
ドレイン電極とからなるマルチフィンガパターンを有す
る活性層領域と、上記活性層領域の第１の外部領域に上
記活性層領域に沿って間隔をおいて配設され、上記各ゲ
ートフィンガ電極に接続された複数のゲートパッドと、
上記活性層領域を挟んで上記第１の外部領域と対向する
第２の外部領域に上記活性層領域に沿って間隔をおいて
配設され、上記各ドレイン電極に接続された複数のドレ
インパッドと、上記第１の外部領域および第２の外部領
域に上記活性層領域に沿って間隔をおいて配設され、上
記各ソース電極に接続された複数の接地されたソースパ
ッドとを有することを特徴とする半導体装置である。こ
のように、ドレイン電極に接続される配線をエアブリッ
ジ構造で越えて、活性層領域のドレインパッド側にもソ
ースパッドを形成することにより、半導体装置に形成さ
れるソースパッドの数を増やすことが可能となり、結果
的に各ソースパッドに設けられている、裏面接地電極に
接続されるバイアホールの数を増やすことが可能とな
り、Ｌｓを低減し、半導体装置の最大有能電力利得（Ｇ
ａmax）を大きくすることが可能となる。
のゲートフィンガ電極と、該各フィンガゲート電極を挟
むように並列形成された複数のソース電極および複数の
ドレイン電極とからなるマルチフィンガパターンを有す
る活性層領域と、上記活性層領域の第１の外部領域に上
記活性層領域に沿って間隔をおいて配設され、上記各ゲ
ートフィンガ電極に接続された複数のゲートパッドと、
上記活性層領域を挟んで上記第１の外部領域と対向する
第２の外部領域に上記活性層領域に沿って間隔をおいて
配設され、上記各ドレイン電極に接続された複数のドレ
インパッドと、上記第１の外部領域および第２の外部領
域に上記活性層領域に沿って間隔をおいて配設され、上
記各ソース電極に接続された複数の接地されたソースパ
ッドとを有することを特徴とする半導体装置である。こ
のように、ドレイン電極に接続される配線をエアブリッ
ジ構造で越えて、活性層領域のドレインパッド側にもソ
ースパッドを形成することにより、半導体装置に形成さ
れるソースパッドの数を増やすことが可能となり、結果
的に各ソースパッドに設けられている、裏面接地電極に
接続されるバイアホールの数を増やすことが可能とな
り、Ｌｓを低減し、半導体装置の最大有能電力利得（Ｇ
ａmax）を大きくすることが可能となる。
【０００７】上記複数のゲートパッドは、上記複数のソ
ースパッドに沿って該ソースパッドの外方に設けられ、
更に上記複数のソースパッド間にそれぞれ設けられた第
１の配線により上記複数のゲートフィンガ電極に接続さ
れ、上記複数のドレインパッドが、上記複数のソースパ
ッドに沿って該ソースパッドの外方に設けられ、更に上
記複数のソースパッド間にそれぞれ設けられた第２の配
線により上記複数のドレイン電極に接続されることが好
ましい。かかる構造を用いることにより、ソースパッド
相互間の間隔を狭くし、ソースパッドを密に形成するこ
とが可能となり、結果的に半導体装置に形成するソース
パッドの数を増加することが可能となり、Ｌｓの低減を
図り最大有能電力利得（Ｇａmax）を大きくすることが
可能となる。
ースパッドに沿って該ソースパッドの外方に設けられ、
更に上記複数のソースパッド間にそれぞれ設けられた第
１の配線により上記複数のゲートフィンガ電極に接続さ
れ、上記複数のドレインパッドが、上記複数のソースパ
ッドに沿って該ソースパッドの外方に設けられ、更に上
記複数のソースパッド間にそれぞれ設けられた第２の配
線により上記複数のドレイン電極に接続されることが好
ましい。かかる構造を用いることにより、ソースパッド
相互間の間隔を狭くし、ソースパッドを密に形成するこ
とが可能となり、結果的に半導体装置に形成するソース
パッドの数を増加することが可能となり、Ｌｓの低減を
図り最大有能電力利得（Ｇａmax）を大きくすることが
可能となる。
【０００８】また、本発明は、上記複数のゲートパッド
に代えて、少なくとも複数の上記第１の配線に接続さ
れ、上記複数のソースパッドに沿って延在して設けられ
た１または２以上の共有型のゲートパッドを有し、およ
び／または、上記複数のドレインパッドに代えて、少な
くとも複数の上記第２の配線に接続され、上記複数のソ
ースパッドに沿って延在して設けられた１または２以上
の共有型のドレインパッドを有することを特徴とする半
導体装置でもある。このように、ゲートパッドおよび／
またはドレインパッドを共有型ゲートパッドおよび／ま
たは共有型ドレインパッドとして形成することにより、
ゲートパッド、ドレインパッドの面積を広くすることが
可能となり、かかる半導体装置と、外部の電極等を接続
するためのワイアボンディングの数を増加することがで
き、ワイアボンディングの寄生インダクタンスの低減が
可能となる。
に代えて、少なくとも複数の上記第１の配線に接続さ
れ、上記複数のソースパッドに沿って延在して設けられ
た１または２以上の共有型のゲートパッドを有し、およ
び／または、上記複数のドレインパッドに代えて、少な
くとも複数の上記第２の配線に接続され、上記複数のソ
ースパッドに沿って延在して設けられた１または２以上
の共有型のドレインパッドを有することを特徴とする半
導体装置でもある。このように、ゲートパッドおよび／
またはドレインパッドを共有型ゲートパッドおよび／ま
たは共有型ドレインパッドとして形成することにより、
ゲートパッド、ドレインパッドの面積を広くすることが
可能となり、かかる半導体装置と、外部の電極等を接続
するためのワイアボンディングの数を増加することがで
き、ワイアボンディングの寄生インダクタンスの低減が
可能となる。
【０００９】上記共有型のゲートパッドは、該ゲートパ
ッドにそれぞれ接続された複数の上記第１の配線を電気
的に分離する抵抗領域を有することが好ましい。ゲート
パッドを共有型にした場合、ゲート入力信号にループ発
振が発生する場合があるため、ゲートパッドに抵抗領域
を設け、ゲートパッドに接続された複数の第１の配線を
電気的に分離することにより、上記ループ発振の発生を
防止することが可能となる。
ッドにそれぞれ接続された複数の上記第１の配線を電気
的に分離する抵抗領域を有することが好ましい。ゲート
パッドを共有型にした場合、ゲート入力信号にループ発
振が発生する場合があるため、ゲートパッドに抵抗領域
を設け、ゲートパッドに接続された複数の第１の配線を
電気的に分離することにより、上記ループ発振の発生を
防止することが可能となる。
【００１０】また、本発明は、上記複数のゲートパッド
が、直線形状の上記複数のソース電極と接続した上記第
１の外部領域の複数のソースパッドの間にそれぞれ設け
られ、上記複数のドレインパッドが、上記第１の外部領
域の複数のソースパッドと未接続の直線形状のソース電
極と接続した上記第２の外部領域の上記複数のソースパ
ッドの間にそれぞれ設けられることを特徴とする半導体
装置でもある。従来構造では、必ずしもソース電極の延
長上にソースパッドが形成されるわけではなかったた
め、一部のソース電極は途中で曲げてソースパッドに接
続していたが、本発明の構造を用いることにより、ソー
ス電極を直線状態でソースパッドに接続することができ
るため、各ソース電極の長さの相違によって発生してい
た各ソース電極毎のＬｓのばらつきを均一にすることが
可能となるとともに、ゲートからの入力信号がドレイン
からの出力信号として出力されるまでの電流経路の長さ
がソース電極によっては異ならないため、位相の揃った
ドレイン出力信号を得ることが可能となる。
が、直線形状の上記複数のソース電極と接続した上記第
１の外部領域の複数のソースパッドの間にそれぞれ設け
られ、上記複数のドレインパッドが、上記第１の外部領
域の複数のソースパッドと未接続の直線形状のソース電
極と接続した上記第２の外部領域の上記複数のソースパ
ッドの間にそれぞれ設けられることを特徴とする半導体
装置でもある。従来構造では、必ずしもソース電極の延
長上にソースパッドが形成されるわけではなかったた
め、一部のソース電極は途中で曲げてソースパッドに接
続していたが、本発明の構造を用いることにより、ソー
ス電極を直線状態でソースパッドに接続することができ
るため、各ソース電極の長さの相違によって発生してい
た各ソース電極毎のＬｓのばらつきを均一にすることが
可能となるとともに、ゲートからの入力信号がドレイン
からの出力信号として出力されるまでの電流経路の長さ
がソース電極によっては異ならないため、位相の揃った
ドレイン出力信号を得ることが可能となる。
【００１１】上記各ゲートパッドは、上記複数のゲート
フィンガ電極に接続され上記活性層領域の上記第１の外
部領域に該活性層領域に沿って設けられた配線に、上記
各ゲートパッドからの配線距離が等しくなるような複数
の配線でそれぞれ接続されるものであっても良い。かか
る構造を用いることによっても位相の揃ったドレイン出
力信号を得ることが可能となる。
フィンガ電極に接続され上記活性層領域の上記第１の外
部領域に該活性層領域に沿って設けられた配線に、上記
各ゲートパッドからの配線距離が等しくなるような複数
の配線でそれぞれ接続されるものであっても良い。かか
る構造を用いることによっても位相の揃ったドレイン出
力信号を得ることが可能となる。
【００１２】また、本発明は、ＧａＡｓ基板上に、複数
のゲートフィンガ電極と、該各フィンガゲート電極を挟
むように並列形成された複数のソース電極および複数の
ドレイン電極とからなるマルチフィンガパターンを有す
る活性層領域と、上記活性層領域の第１の外部領域に上
記活性層領域に沿って間隔をおいて配設された複数のゲ
ートパッドと、上記活性層領域を挟んで上記第１の外部
領域と対向する第２の外部領域に上記活性層領域に沿っ
て間隔をおいて配設された複数のドレインパッドと、上
記各ゲートパッドと隣接するゲートパッドとの間の少な
くとも一方に設けられたスタブ調整手段と、上記活性層
領域を挟んで対向して設けられた各ゲートパッド間領域
または各ドレインパッド間領域の少なくとも一方にそれ
ぞれ設けられた複数の接地されたソースパッドとを有す
ることを特徴とする半導体装置でもある。このように、
本発明では、従来ゲートパッドの横に配置されていたソ
ースパッドをドレインパッド側に移すことが可能となる
ため、従来ソースパッドが形成されていた領域にゲート
信号の整合手段を有するスタブ領域を形成することが可
能となる。これにより、従来は半導体装置の外部に別途
設けていたスタブ領域をゲートパッド近傍に配置するこ
とができ、ゲート信号の整合を容易に行うことが可能と
なる。尚、図６ではゲート側のソースパッドに対向する
ドレイン側領域には、ソースパッドを設けていないが、
かかる領域にソースパッドを設ける構成を採ることも可
能である。
のゲートフィンガ電極と、該各フィンガゲート電極を挟
むように並列形成された複数のソース電極および複数の
ドレイン電極とからなるマルチフィンガパターンを有す
る活性層領域と、上記活性層領域の第１の外部領域に上
記活性層領域に沿って間隔をおいて配設された複数のゲ
ートパッドと、上記活性層領域を挟んで上記第１の外部
領域と対向する第２の外部領域に上記活性層領域に沿っ
て間隔をおいて配設された複数のドレインパッドと、上
記各ゲートパッドと隣接するゲートパッドとの間の少な
くとも一方に設けられたスタブ調整手段と、上記活性層
領域を挟んで対向して設けられた各ゲートパッド間領域
または各ドレインパッド間領域の少なくとも一方にそれ
ぞれ設けられた複数の接地されたソースパッドとを有す
ることを特徴とする半導体装置でもある。このように、
本発明では、従来ゲートパッドの横に配置されていたソ
ースパッドをドレインパッド側に移すことが可能となる
ため、従来ソースパッドが形成されていた領域にゲート
信号の整合手段を有するスタブ領域を形成することが可
能となる。これにより、従来は半導体装置の外部に別途
設けていたスタブ領域をゲートパッド近傍に配置するこ
とができ、ゲート信号の整合を容易に行うことが可能と
なる。尚、図６ではゲート側のソースパッドに対向する
ドレイン側領域には、ソースパッドを設けていないが、
かかる領域にソースパッドを設ける構成を採ることも可
能である。
【００１３】
実施の形態１．図１、２に、本発明の実施の形態１にか
かる半導体装置の平面図および断面図を示す。図１は、
Ｌｓの低減を図るためにバイアホール８を形成したソー
スパッド６を、ゲートパッド４間およびドレインパッド
５間の双方に形成することを特徴とした半導体装置の平
面図であり、図２は、図１中のＡ−Ａ’に沿った側面図
である。図中、１はゲートフィンガー（ゲート電極）、
２はドレイン電極、３はソース電極、４はゲートパッ
ド、５はドレインパッド、６はソースパッド、７はソー
スエアブリッジ配線、８はバイアホ−ル、９はゲートフ
ィーダ部、１０はドレインフィーダ部、１１は半絶縁性
ＧａＡｓ基板、１２は裏面ヒートシンクメッキ、１３は
オーミックメタル（ソース）、１４は配線メタル、１５
はソースパッド部配線メタルである。
かる半導体装置の平面図および断面図を示す。図１は、
Ｌｓの低減を図るためにバイアホール８を形成したソー
スパッド６を、ゲートパッド４間およびドレインパッド
５間の双方に形成することを特徴とした半導体装置の平
面図であり、図２は、図１中のＡ−Ａ’に沿った側面図
である。図中、１はゲートフィンガー（ゲート電極）、
２はドレイン電極、３はソース電極、４はゲートパッ
ド、５はドレインパッド、６はソースパッド、７はソー
スエアブリッジ配線、８はバイアホ−ル、９はゲートフ
ィーダ部、１０はドレインフィーダ部、１１は半絶縁性
ＧａＡｓ基板、１２は裏面ヒートシンクメッキ、１３は
オーミックメタル（ソース）、１４は配線メタル、１５
はソースパッド部配線メタルである。
【００１４】図９に示す従来構造のＦＥＴでは、一般
に、最大有能電力利得（Ｇａmax）は等価回路パラメー
タを用いて、以下の式１のように表される。
に、最大有能電力利得（Ｇａmax）は等価回路パラメー
タを用いて、以下の式１のように表される。
【数１】 そこで、本実施の形態では、式中のＬｓ（ソースインダ
クタンス）を低減することにより、最大有能電力利得
（Ｇａmax）を大きくすることを目的とする。即ち、本
実施の形態では、図１に示した平面図の上部のゲートパ
ッド４、ソースパッド６、バイアホール８は、従来の半
導体装置と同様の寸法で配置されているが、更に、図１
の下部のドレインパッド５間にも活性層領域を挾んで対
向するようにソースパッド６およびバイアホール８が形
成されていることを特徴としている。各ソース電極から
ゲートパッド４間に設けられたソースパッド６への接続
は、従来と同様、図２に示すようにエアブリッジ構造の
Ａｕメッキ７により、ゲートフィーダ部９をまたぐ構造
を用いている。また、同様に、ドレインパッド５間に設
けられたソースパッド６への接続も、図２に示すよう
に、エアブリッジ構造のＡｕメッキ７により、ドレイン
フィーダ部１０をまたぐ構造を用いている。
クタンス）を低減することにより、最大有能電力利得
（Ｇａmax）を大きくすることを目的とする。即ち、本
実施の形態では、図１に示した平面図の上部のゲートパ
ッド４、ソースパッド６、バイアホール８は、従来の半
導体装置と同様の寸法で配置されているが、更に、図１
の下部のドレインパッド５間にも活性層領域を挾んで対
向するようにソースパッド６およびバイアホール８が形
成されていることを特徴としている。各ソース電極から
ゲートパッド４間に設けられたソースパッド６への接続
は、従来と同様、図２に示すようにエアブリッジ構造の
Ａｕメッキ７により、ゲートフィーダ部９をまたぐ構造
を用いている。また、同様に、ドレインパッド５間に設
けられたソースパッド６への接続も、図２に示すよう
に、エアブリッジ構造のＡｕメッキ７により、ドレイン
フィーダ部１０をまたぐ構造を用いている。
【００１５】ここで、図９、１０に示す従来構造のＦＥ
Ｔでは、ドレイン電極７およびドレインフィーダ部１０
の抵抗を低減するために、ドレイン電極７およびドレイ
ンフィーダ部１０上にＡｕメッキ層を形成していたが、
本実施の形態では、ソースエアブリッジ７がドレインフ
ィーダ部１０をまたぐため、ドレインフィーダ部１０は
メッキ層を形成せずに配線メタルのみで形成する必要が
ある。従って、ここで注意が必要なのは、Ａｕメッキ層
を有しないドレインフィーダ部１０が、そこを流れる電
流密度に十分耐えうる断面積を有しているかどうかであ
る。即ち、ＭＩＬ−ＳＴＤ（ＭＩＬ−Ｍ−３８５１０
Ｈ）によれば、半導体装置のＡｕ部の電流密度は６×１
０5Ａ／ｃｍ2以下に押さえることが必要であるが、通常
動作時にＦＥＴを流れる電流密度を３００ｍＡ／ｍｍ、
単位ゲート幅を最大３００μｍ、ユニットゲート本数１
４本で見積もると、ドレインフィーダ部１０に最大流れ
る電流は６３０ｍＡとなり、ドレインフィーダ部１０の
Ａｕ配線厚を２μｍ、幅を６０μｍとすることにより電
流密度を６×１０5Ａ／ｃｍ2以下に押さえた構造とする
ことができる。そこで、本実施の形態では、ドレインフ
ィーダ部１０の電流密度が６×１０5Ａ／ｃｍ2以下にな
るようにドレインフィーダ部１０を形成し、これによ
り、従来ドレインフィーダ部１０上に形成していたメッ
キ層の形成を不要とし、ドレインフィーダ部１０をエア
ブリッジ７でまたぐことによりゲートパッド５間にもソ
ースパッド６を形成することを特徴としている。このよ
うな構造を用いることにより、従来の半導体装置に比べ
て、単位バイアホール当たりに接続されるソース電極数
を１／２に低減することができ、Ｌｓを従来の半導体装
置の約１／２に低減することが可能となり、高周波動作
時における高出力ＦＥＴの高利得化（Ｇａmaxの増大）
を実現することができる。
Ｔでは、ドレイン電極７およびドレインフィーダ部１０
の抵抗を低減するために、ドレイン電極７およびドレイ
ンフィーダ部１０上にＡｕメッキ層を形成していたが、
本実施の形態では、ソースエアブリッジ７がドレインフ
ィーダ部１０をまたぐため、ドレインフィーダ部１０は
メッキ層を形成せずに配線メタルのみで形成する必要が
ある。従って、ここで注意が必要なのは、Ａｕメッキ層
を有しないドレインフィーダ部１０が、そこを流れる電
流密度に十分耐えうる断面積を有しているかどうかであ
る。即ち、ＭＩＬ−ＳＴＤ（ＭＩＬ−Ｍ−３８５１０
Ｈ）によれば、半導体装置のＡｕ部の電流密度は６×１
０5Ａ／ｃｍ2以下に押さえることが必要であるが、通常
動作時にＦＥＴを流れる電流密度を３００ｍＡ／ｍｍ、
単位ゲート幅を最大３００μｍ、ユニットゲート本数１
４本で見積もると、ドレインフィーダ部１０に最大流れ
る電流は６３０ｍＡとなり、ドレインフィーダ部１０の
Ａｕ配線厚を２μｍ、幅を６０μｍとすることにより電
流密度を６×１０5Ａ／ｃｍ2以下に押さえた構造とする
ことができる。そこで、本実施の形態では、ドレインフ
ィーダ部１０の電流密度が６×１０5Ａ／ｃｍ2以下にな
るようにドレインフィーダ部１０を形成し、これによ
り、従来ドレインフィーダ部１０上に形成していたメッ
キ層の形成を不要とし、ドレインフィーダ部１０をエア
ブリッジ７でまたぐことによりゲートパッド５間にもソ
ースパッド６を形成することを特徴としている。このよ
うな構造を用いることにより、従来の半導体装置に比べ
て、単位バイアホール当たりに接続されるソース電極数
を１／２に低減することができ、Ｌｓを従来の半導体装
置の約１／２に低減することが可能となり、高周波動作
時における高出力ＦＥＴの高利得化（Ｇａmaxの増大）
を実現することができる。
【００１６】実施の形態２．図３に、本発明の実施の形
態１を更に発展させ、高性能化を図った実施の形態２に
かかる高出力ＦＥＴの平面図を示す。本実施の形態にか
かる半導体装置では、Ｌｓの低減を図るためソースパッ
ド６およびバイアホール８を活性層領域を挟んでゲート
パッド４側およびドレインパッド５側の両方に形成し、
かつゲートパッド４およびドレインパッド５をソースパ
ッドの外側に形成することを特徴とする。図中、図１と
同一符号は、同一または相当部分を示す。
態１を更に発展させ、高性能化を図った実施の形態２に
かかる高出力ＦＥＴの平面図を示す。本実施の形態にか
かる半導体装置では、Ｌｓの低減を図るためソースパッ
ド６およびバイアホール８を活性層領域を挟んでゲート
パッド４側およびドレインパッド５側の両方に形成し、
かつゲートパッド４およびドレインパッド５をソースパ
ッドの外側に形成することを特徴とする。図中、図１と
同一符号は、同一または相当部分を示す。
【００１７】実施の形態１と同様に、ゲートパッド４側
およびドレインパッド５側の双方に、活性層領域を挾ん
で対向するようにソースパッド６、バイアホール８が設
けてられており、ドレインフィーダ部１０はメッキ層を
形成せずに配線メタルのみで形成している。本実施の形
態の特徴は、ゲートパッド４、ドレインパッド５をソー
スパッドの外側に引き出すことにより、ソースパッド間
隔を縮小し、ソースパッド６を密に形成し、これによっ
てソースパッド６およびバイアホール８の数を増やして
単位バイアホール当たりの接続されるソース電極３数を
減少させることである。即ち、ゲートフィーダ９とゲー
トパッド４を接続する配線は、電流密度を考慮してもゲ
ートフィーダ部１０と同等の幅（１００μｍ程度）で十
分であり、また、ドレインフィーダ１０とドレインパッ
ド５を接続する配線は配線メタル上にＡｕメッキにより
厚みを増すことが可能なため、ゲートフィーダ１０部よ
り細く（３０μｍ程度）することが可能であり、これに
より図３に示すようにソースパッド６間の距離を縮小す
ることができ、バイアホール８に接続されたソースパッ
ド６の数を増やすことが可能となる。
およびドレインパッド５側の双方に、活性層領域を挾ん
で対向するようにソースパッド６、バイアホール８が設
けてられており、ドレインフィーダ部１０はメッキ層を
形成せずに配線メタルのみで形成している。本実施の形
態の特徴は、ゲートパッド４、ドレインパッド５をソー
スパッドの外側に引き出すことにより、ソースパッド間
隔を縮小し、ソースパッド６を密に形成し、これによっ
てソースパッド６およびバイアホール８の数を増やして
単位バイアホール当たりの接続されるソース電極３数を
減少させることである。即ち、ゲートフィーダ９とゲー
トパッド４を接続する配線は、電流密度を考慮してもゲ
ートフィーダ部１０と同等の幅（１００μｍ程度）で十
分であり、また、ドレインフィーダ１０とドレインパッ
ド５を接続する配線は配線メタル上にＡｕメッキにより
厚みを増すことが可能なため、ゲートフィーダ１０部よ
り細く（３０μｍ程度）することが可能であり、これに
より図３に示すようにソースパッド６間の距離を縮小す
ることができ、バイアホール８に接続されたソースパッ
ド６の数を増やすことが可能となる。
【００１８】本実施の形態にかかる半導体装置では、実
施の形態１と同様に、ドレイン側にもバイアホ−ル８を
設けることにより従来の半導体装置に比べ、バイアホ−
ル８が接続されたソースパッド６を２倍に増やすことが
できるとともに、ゲートパッド４、ドレインパッド５を
ソースパッド６より外側に引き出すことにより、実施の
形態１よりも更にバイアホ−ル８の接続されたソースパ
ッド６を増加させることが可能となり、Ｌｓを従来の半
導体装置の１／２以下に低減することが可能となり、高
周波動作時における高出力ＦＥＴの高利得化を実現する
ことができる。
施の形態１と同様に、ドレイン側にもバイアホ−ル８を
設けることにより従来の半導体装置に比べ、バイアホ−
ル８が接続されたソースパッド６を２倍に増やすことが
できるとともに、ゲートパッド４、ドレインパッド５を
ソースパッド６より外側に引き出すことにより、実施の
形態１よりも更にバイアホ−ル８の接続されたソースパ
ッド６を増加させることが可能となり、Ｌｓを従来の半
導体装置の１／２以下に低減することが可能となり、高
周波動作時における高出力ＦＥＴの高利得化を実現する
ことができる。
【００１９】実施の形態３．図４に、実施の形態２を更
に発展させ、高性能化を図った実施の形態３にかかる半
導体装置の平面図を示す。図中、図１と同一符号は同一
または相当箇所を示す。本実施の形態３では、Ｌｓ低減
化を図るためソースパッド６およびバイアホ−ル８をゲ
ートパッド側およびドレインパッド側の双方に形成する
とともに、ゲートパッド４およびドレインパッド５をソ
ースパッドの外側に形成し、かつ各ゲートパッド及びド
レインパッドを接続して一体化することを特徴とする。
に発展させ、高性能化を図った実施の形態３にかかる半
導体装置の平面図を示す。図中、図１と同一符号は同一
または相当箇所を示す。本実施の形態３では、Ｌｓ低減
化を図るためソースパッド６およびバイアホ−ル８をゲ
ートパッド側およびドレインパッド側の双方に形成する
とともに、ゲートパッド４およびドレインパッド５をソ
ースパッドの外側に形成し、かつ各ゲートパッド及びド
レインパッドを接続して一体化することを特徴とする。
【００２０】基本構成は実施の形態２と同様であり、そ
れに加えて個々のゲートパッドおよび個々のドレインパ
ッドが一体化されているため、実施の形態２と同様のＬ
ｓの低減効果に加え、従来では各ゲートパッド、ドレイ
ンパッド毎にしか接続できなかった外部と接続するため
のボンディングワイヤを一体化されて面積の広くなった
各パッド部に密に接続することができ、ボンディングワ
イヤ部のインダクタンスの低減を図ることが可能とな
り、この結果、半導体装置全体のインダクタンスが低減
され、最大有能電力利得（Ｇａmax）が向上し、高出力
ＦＥＴの更なる高性能化を実現することができる。
れに加えて個々のゲートパッドおよび個々のドレインパ
ッドが一体化されているため、実施の形態２と同様のＬ
ｓの低減効果に加え、従来では各ゲートパッド、ドレイ
ンパッド毎にしか接続できなかった外部と接続するため
のボンディングワイヤを一体化されて面積の広くなった
各パッド部に密に接続することができ、ボンディングワ
イヤ部のインダクタンスの低減を図ることが可能とな
り、この結果、半導体装置全体のインダクタンスが低減
され、最大有能電力利得（Ｇａmax）が向上し、高出力
ＦＥＴの更なる高性能化を実現することができる。
【００２１】実施の形態４．図５に、実施の形態３を更
に発展させ、高性能化を図った実施の形態４にかかる半
導体装置の平面図を示す。図中、図１と同一符号は、同
一または相当箇所を示す。
に発展させ、高性能化を図った実施の形態４にかかる半
導体装置の平面図を示す。図中、図１と同一符号は、同
一または相当箇所を示す。
【００２２】本実施の形態４にかかる半導体装置の基本
構成は、実施の形態３と同様であり、加えて、実施の形
態３に示した一体化されたゲートパッド部を抵抗１６に
より電気的に分離することを特徴とする。かかる実施の
形態４では、実施の形態３と同様に、ボンディングワイ
ヤの数を増やすことを可能としてボンディングワイヤの
寄生インダクタンスを低減する効果を有するとともに、
各ゲートパッドを電気的に絶縁分離した状態で一体化し
てゲートパッド４が形成されることにより、ゲートから
入力されるＲＦ入力信号において発生するループ発振を
抑制することが可能となる。
構成は、実施の形態３と同様であり、加えて、実施の形
態３に示した一体化されたゲートパッド部を抵抗１６に
より電気的に分離することを特徴とする。かかる実施の
形態４では、実施の形態３と同様に、ボンディングワイ
ヤの数を増やすことを可能としてボンディングワイヤの
寄生インダクタンスを低減する効果を有するとともに、
各ゲートパッドを電気的に絶縁分離した状態で一体化し
てゲートパッド４が形成されることにより、ゲートから
入力されるＲＦ入力信号において発生するループ発振を
抑制することが可能となる。
【００２３】実施の形態５．図６に、実施の形態１を発
展させ、更に高性能化を図った実施の形態４にかかる半
導体装置の平面図を示す。図中、図１と同一符号は、同
一または相当箇所を、また１７はスタブ調整領域を示
す。
展させ、更に高性能化を図った実施の形態４にかかる半
導体装置の平面図を示す。図中、図１と同一符号は、同
一または相当箇所を、また１７はスタブ調整領域を示
す。
【００２４】実施の形態１では、ゲートパッド４間およ
びドレインパッド５間に、活性層領域を挾んで対向する
ようにバイアホール８が接続されたソースパッド６を設
けていたが、本実施の形態５では、ゲート側、ドレイン
側のソースパッドをそれぞれ図６のように互い違いにな
るように配置することを特徴としている。かかる構造を
採ることにより、ゲートパッド４間には、一つ置きにソ
ースパッド６の無い領域を確保することができ、その領
域をスタブ調整領域１７として使用することが可能とな
る。即ち、使用周波数帯域が２０ＧＨｚを越えるような
ミリ波領域の場合、従来、半導体装置の外部に別途設け
られていたゲート信号整合用のスタブ（図示せず）を、
ゲート１から距離を離さずにゲート１近傍に形成してゲ
ート信号の整合をとった方が、正確かつ容易にスタブの
調整をすることができる。従って、図６に示すように、
ソースパッド６の数を減少することなく、ゲートパッド
４の間にスタブ調整領域１７を形成することが可能とな
り、即ちＬｓを大きくせずに、スタブ調整領域１７をゲ
ートパッド４横に形成することが可能となり、入力信号
の整合をゲート近傍にて効果的に行うことが可能とな
る。
びドレインパッド５間に、活性層領域を挾んで対向する
ようにバイアホール８が接続されたソースパッド６を設
けていたが、本実施の形態５では、ゲート側、ドレイン
側のソースパッドをそれぞれ図６のように互い違いにな
るように配置することを特徴としている。かかる構造を
採ることにより、ゲートパッド４間には、一つ置きにソ
ースパッド６の無い領域を確保することができ、その領
域をスタブ調整領域１７として使用することが可能とな
る。即ち、使用周波数帯域が２０ＧＨｚを越えるような
ミリ波領域の場合、従来、半導体装置の外部に別途設け
られていたゲート信号整合用のスタブ（図示せず）を、
ゲート１から距離を離さずにゲート１近傍に形成してゲ
ート信号の整合をとった方が、正確かつ容易にスタブの
調整をすることができる。従って、図６に示すように、
ソースパッド６の数を減少することなく、ゲートパッド
４の間にスタブ調整領域１７を形成することが可能とな
り、即ちＬｓを大きくせずに、スタブ調整領域１７をゲ
ートパッド４横に形成することが可能となり、入力信号
の整合をゲート近傍にて効果的に行うことが可能とな
る。
【００２５】実施の形態６．図７に、実施の形態１を発
展させ、更に高性能化を図った実施の形態６にかかる半
導体装置の平面図を示す。図中、図１と同一符号は、同
一または相当箇所を示す。
展させ、更に高性能化を図った実施の形態６にかかる半
導体装置の平面図を示す。図中、図１と同一符号は、同
一または相当箇所を示す。
【００２６】本実施の形態では、実施の形態１におい
て、ゲートパッド４間およびドレインパッド５間に、活
性層領域を挾んで対向するように設けていたソースパッ
ド６を、図７に示すように交互に形成し、ゲートパッド
４とドレイン側のソースパッド６、ドレインパッド５と
ゲート側のソースパッド６が夫々対向するように配置し
ている。かかる構造では、図９の従来構造では平行にで
きなかったソースエアブリッジ７をすべて平行に配置し
て、ソース電極３とソースパッド６を接続することが可
能となり、各ソース電極３の長さの相違によって発生し
ていた、各ソース電極３毎のＬｓのばらつきを均一にす
ることが可能となる。また、ゲートパッド３とゲートパ
ッド３の間のソースパッド６に対向する位置にドレイン
パッド５が設けられているため、ゲートパッド４に入力
された入力信号が、ドレインパッド５から出力されるま
での経路長が、いずれのゲート電極１においても一定と
なり、出力側の位相をすべて揃えることが可能となる。
て、ゲートパッド４間およびドレインパッド５間に、活
性層領域を挾んで対向するように設けていたソースパッ
ド６を、図７に示すように交互に形成し、ゲートパッド
４とドレイン側のソースパッド６、ドレインパッド５と
ゲート側のソースパッド６が夫々対向するように配置し
ている。かかる構造では、図９の従来構造では平行にで
きなかったソースエアブリッジ７をすべて平行に配置し
て、ソース電極３とソースパッド６を接続することが可
能となり、各ソース電極３の長さの相違によって発生し
ていた、各ソース電極３毎のＬｓのばらつきを均一にす
ることが可能となる。また、ゲートパッド３とゲートパ
ッド３の間のソースパッド６に対向する位置にドレイン
パッド５が設けられているため、ゲートパッド４に入力
された入力信号が、ドレインパッド５から出力されるま
での経路長が、いずれのゲート電極１においても一定と
なり、出力側の位相をすべて揃えることが可能となる。
【００２７】従って本実施の形態では、実施の形態１で
示したようなＬｓの低減効果を有するのに加え、各ソー
スに発生するＬｓが均一でかつドレイン出力側の位相が
すべて揃えた半導体装置を実現することができる。
示したようなＬｓの低減効果を有するのに加え、各ソー
スに発生するＬｓが均一でかつドレイン出力側の位相が
すべて揃えた半導体装置を実現することができる。
【００２８】実施の形態７．図８に、実施の形態６と同
様に、実施の形態１を発展させ、更に高性能化を図った
実施の形態７にかかる半導体装置の平面図を示す。図
中、図１と同一符号は、同一または相当箇所を示す。本
実施の形態では、図８に示すように、ゲートパッド４か
らの入力信号を二つに分割してゲートフィーダへ分配す
る構造となっている。かかる構造をとることによって
も、実施の形態６と同様に、ゲートパッド４に入力され
た入力信号が、ドレインパッド５から出力されるまでの
経路長が、いずれのゲート電極１においても一定とな
り、出力側の位相をすべて揃えることが可能となる。
様に、実施の形態１を発展させ、更に高性能化を図った
実施の形態７にかかる半導体装置の平面図を示す。図
中、図１と同一符号は、同一または相当箇所を示す。本
実施の形態では、図８に示すように、ゲートパッド４か
らの入力信号を二つに分割してゲートフィーダへ分配す
る構造となっている。かかる構造をとることによって
も、実施の形態６と同様に、ゲートパッド４に入力され
た入力信号が、ドレインパッド５から出力されるまでの
経路長が、いずれのゲート電極１においても一定とな
り、出力側の位相をすべて揃えることが可能となる。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
では、ドレイン電極に接続される配線をエアブリッジ構
造で越えて、ドレイン電極側にもソースパッドを形成す
ることにより、半導体装置に形成するソースパッドの数
を増やすことが可能となり、結果的に、各ソースパッド
に設けられている裏面接地電極に接続されたバイアホー
ルの数を増やすことが可能となり、ソースインダクタン
ス（Ｌｓ）を低減し、半導体装置の最大有能電力利得
（Ｇａmax）を大きくすることが可能となる。
では、ドレイン電極に接続される配線をエアブリッジ構
造で越えて、ドレイン電極側にもソースパッドを形成す
ることにより、半導体装置に形成するソースパッドの数
を増やすことが可能となり、結果的に、各ソースパッド
に設けられている裏面接地電極に接続されたバイアホー
ルの数を増やすことが可能となり、ソースインダクタン
ス（Ｌｓ）を低減し、半導体装置の最大有能電力利得
（Ｇａmax）を大きくすることが可能となる。
【００３０】特に、ゲートパッド、ドレインパッドをソ
ースパッドより外側に引き出すことにより、更にバイア
ホ−ルの接続されたソースパッドを増加させることがで
き、高周波動作時における高出力ＦＥＴの高利得化を実
現することが可能となる。
ースパッドより外側に引き出すことにより、更にバイア
ホ−ルの接続されたソースパッドを増加させることがで
き、高周波動作時における高出力ＦＥＴの高利得化を実
現することが可能となる。
【００３１】また、ゲートパッド、ドレインパッドをそ
れぞれ一体化し、外部と接続するためのボンディングワ
イヤを密に接続することにより、ボンディングワイヤ部
のインダクタンスの低減を図ることができ、半導体装置
全体のインダクタンスが低減され、最大有能電力利得が
向上し、高出力ＦＥＴの高性能化を実現することが可能
となる。
れぞれ一体化し、外部と接続するためのボンディングワ
イヤを密に接続することにより、ボンディングワイヤ部
のインダクタンスの低減を図ることができ、半導体装置
全体のインダクタンスが低減され、最大有能電力利得が
向上し、高出力ＦＥＴの高性能化を実現することが可能
となる。
【００３２】特に、上記一体化したゲートパッド構造で
は、各ゲートパッドを電気的に絶縁分離した状態で一体
化することにより、ゲートから入力されるＲＦ入力信号
において発生するループ発振を抑制することが可能とな
る。
は、各ゲートパッドを電気的に絶縁分離した状態で一体
化することにより、ゲートから入力されるＲＦ入力信号
において発生するループ発振を抑制することが可能とな
る。
【００３３】また、本発明では、直線形状のソース電極
を採用することができ、各ソースに発生するＬｓが均一
で、ドレイン出力側の位相が揃った半導体装置を実現す
ることが可能となる。
を採用することができ、各ソースに発生するＬｓが均一
で、ドレイン出力側の位相が揃った半導体装置を実現す
ることが可能となる。
【００３４】また、ゲートパッドからの入力信号を二つ
に分割してゲートフィーダへ分配することにより、ゲー
トパッドに入力された入力信号の伝達経路長がいずれの
ゲート電極においても一定となり、出力側の位相を揃え
ることが可能となる。
に分割してゲートフィーダへ分配することにより、ゲー
トパッドに入力された入力信号の伝達経路長がいずれの
ゲート電極においても一定となり、出力側の位相を揃え
ることが可能となる。
【００３５】また、本発明では、ゲートパッド間に一つ
置きにソースパッドの無い領域を確保することができる
ため、その領域をスタブ調整領域として使用することが
でき、入力信号の整合をゲート近傍で効果的に行うこと
が可能となる。
置きにソースパッドの無い領域を確保することができる
ため、その領域をスタブ調整領域として使用することが
でき、入力信号の整合をゲート近傍で効果的に行うこと
が可能となる。
【図１】 本発明の実施の形態１にかかる半導体装置の
平面図である。
平面図である。
【図２】 本発明の実施の形態１にかかる半導体装置の
断面側面図である。
断面側面図である。
【図３】 本発明の実施の形態２にかかる半導体装置の
平面図である。
平面図である。
【図４】 本発明の実施の形態３にかかる半導体装置の
平面図である。
平面図である。
【図５】 本発明の実施の形態４にかかる半導体装置の
平面図である。
平面図である。
【図６】 本発明の実施の形態５にかかる半導体装置の
平面図である。
平面図である。
【図７】 本発明の実施の形態６にかかる半導体装置の
平面図である。
平面図である。
【図８】 本発明の実施の形態７にかかる半導体装置の
平面図である。
平面図である。
【図９】 従来の半導体装置の平面図である。
【図１０】 従来の半導体装置の断面側面図である。
１ ゲートフィンガー（ゲート電極）、２ ドレイン電
極、３ ソース電極、４ ゲートパッド、５ ドレイン
パッド、６ ソースパッド、７ ソースエアブリッジ配
線、８ バイアホール、９ ゲートフィーダ部、１０
ドレインフィーダ部、１１ 半絶縁性ＧａＡｓ基板、１
２ 裏面ヒートシンクメッキ、１３ オーミックメタル
（ソース）、１４ 配線メタル、１５ ソースパッド部
配線メタル、１６ 抵抗、１７ スタブ形成領域、１８
ドレインパッド部配線メタル。
極、３ ソース電極、４ ゲートパッド、５ ドレイン
パッド、６ ソースパッド、７ ソースエアブリッジ配
線、８ バイアホール、９ ゲートフィーダ部、１０
ドレインフィーダ部、１１ 半絶縁性ＧａＡｓ基板、１
２ 裏面ヒートシンクメッキ、１３ オーミックメタル
（ソース）、１４ 配線メタル、１５ ソースパッド部
配線メタル、１６ 抵抗、１７ スタブ形成領域、１８
ドレインパッド部配線メタル。
Claims (7)
- 【請求項１】 ＧａＡｓ基板上に、 複数のゲートフィンガ電極と、該各フィンガゲート電極
を挟むように並列形成された複数のソース電極および複
数のドレイン電極とからなるマルチフィンガパターンを
有する活性層領域と、 上記活性層領域の第１の外部領域に上記活性層領域に沿
って間隔をおいて配設され、上記各ゲートフィンガ電極
に接続された複数のゲートパッドと、 上記活性層領域を挟んで上記第１の外部領域と対向する
第２の外部領域に上記活性層領域に沿って間隔をおいて
配設され、上記各ドレイン電極に接続された複数のドレ
インパッドと、 上記第１の外部領域および第２の外部領域に上記活性層
領域に沿って間隔をおいて配設され、上記各ソース電極
に接続された複数の接地されたソースパッドとを有する
ことを特徴とする半導体装置。 - 【請求項２】 上記複数のゲートパッドが、上記複数の
ソースパッドに沿って該ソースパッドの外方に設けら
れ、更に上記複数のソースパッド間にそれぞれ設けられ
た第１の配線により上記複数のゲートフィンガ電極に接
続され、 上記複数のドレインパッドが、上記複数のソースパッド
に沿って該ソースパッドの外方に設けられ、更に上記複
数のソースパッド間にそれぞれ設けられた第２の配線に
より上記複数のドレイン電極に接続されることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 上記複数のゲートパッドに代えて、少な
くとも複数の上記第１の配線に接続され、上記複数のソ
ースパッドに沿って延在して設けられた１または２以上
の共有型のゲートパッドを有し、および／または、上記
複数のドレインパッドに代えて、少なくとも複数の上記
第２の配線に接続され、上記複数のソースパッドに沿っ
て延在して設けられた１または２以上の共有型のドレイ
ンパッドを有することを特徴とする請求項２に記載の半
導体装置。 - 【請求項４】 上記共有型のゲートパッドが、該ゲート
パッドにそれぞれ接続された複数の上記第１の配線を電
気的に分離する抵抗領域を有することを特徴とする請求
項３に記載の半導体装置。 - 【請求項５】 上記複数のゲートパッドが、直線形状の
上記複数のソース電極と接続した上記第１の外部領域の
複数のソースパッドの間にそれぞれ設けられ、 上記複数のドレインパッドが、上記第１の外部領域の複
数のソースパッドと未接続の直線形状のソース電極と接
続した上記第２の外部領域の上記複数のソースパッドの
間にそれぞれ設けられることを特徴とする請求項１に記
載の半導体装置。 - 【請求項６】 上記各ゲートパッドが、上記複数のゲー
トフィンガ電極に接続され上記活性層領域の上記第１の
外部領域に該活性層領域に沿って設けられた配線に、上
記各ゲートパッドからの配線距離が等しくなるような複
数の配線でそれぞれ接続されることを特徴とする請求項
５に記載の半導体装置。 - 【請求項７】 ＧａＡｓ基板上に、 複数のゲートフィンガ電極と、該各フィンガゲート電極
を挟むように並列形成された複数のソース電極および複
数のドレイン電極とからなるマルチフィンガパターンを
有する活性層領域と、 上記活性層領域の第１の外部領域に上記活性層領域に沿
って間隔をおいて配設された複数のゲートパッドと、 上記活性層領域を挟んで上記第１の外部領域と対向する
第２の外部領域に上記活性層領域に沿って間隔をおいて
配設された複数のドレインパッドと、 上記各ゲートパッドと隣接するゲートパッドとの間の少
なくとも一方に設けられたスタブ調整手段と、 上記活性層領域を挟んで対向して設けられた各ゲートパ
ッド間領域または各ドレインパッド間領域の少なくとも
一方にそれぞれ設けられた複数の接地されたソースパッ
ドとを有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03754497A JP3499103B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体装置 |
| US08/872,920 US5883407A (en) | 1997-02-21 | 1997-06-11 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03754497A JP3499103B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233404A true JPH10233404A (ja) | 1998-09-02 |
| JP3499103B2 JP3499103B2 (ja) | 2004-02-23 |
Family
ID=12500479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03754497A Expired - Fee Related JP3499103B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5883407A (ja) |
| JP (1) | JP3499103B2 (ja) |
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| JP2008148099A (ja) * | 2006-12-12 | 2008-06-26 | Mitsubishi Electric Corp | 差動増幅器 |
| JP2010183100A (ja) * | 2005-01-06 | 2010-08-19 | Mitsubishi Electric Corp | 半導体増幅器 |
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| WO2018109926A1 (ja) * | 2016-12-16 | 2018-06-21 | 三菱電機株式会社 | 半導体装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3147048B2 (ja) * | 1997-09-12 | 2001-03-19 | 日本電気株式会社 | 半導体装置 |
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| JP5269045B2 (ja) | 2010-11-26 | 2013-08-21 | 株式会社東芝 | 電力増幅装置及び連結電力増幅装置 |
| JP6067151B2 (ja) | 2014-12-16 | 2017-01-25 | 三菱電機株式会社 | マルチフィンガトランジスタ及び半導体装置 |
| WO2018020549A1 (ja) * | 2016-07-25 | 2018-02-01 | 三菱電機株式会社 | 半導体装置 |
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| JP2023122726A (ja) * | 2022-02-24 | 2023-09-05 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
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- 1997-06-11 US US08/872,920 patent/US5883407A/en not_active Expired - Fee Related
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| JP6501986B2 (ja) * | 2016-12-16 | 2019-04-17 | 三菱電機株式会社 | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5883407A (en) | 1999-03-16 |
| JP3499103B2 (ja) | 2004-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 4 |
|
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Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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