JP2009004435A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップとリードとを接続するストラップにおける高周波電流に対する抵抗を低減できる半導体装置を提供する。
【解決手段】表面に電極パッドを有する半導体チップと、リードと、半導体チップの電極パッドに接合されるチップ接合部と、リードに接合されるリード接合部と、チップ接合部及びリード接合部に一体に設けられチップ接合部とリード接合部との間に延在するビーム部とを有し、半導体チップとリードとを電気的に接続するストラップと、を備え、ストラップにおけるチップ接合部、リード接合部およびビーム部に貫通孔が設けられた。
【選択図】図１

Description

本発明は、半導体装置に関し、特に半導体チップとリードとがストラップによって接続された構造を有する半導体装置に関する。
例えばパーソナルコンピュータ等に使用されるＣＰＵは、消費電流を低減するための低電圧化、高速化、高集積化のための大電流化及び高速負荷変動応答の要求が強い。近年では、ＣＰＵの動作電圧は１（Ｖ）前後まで低下しており、また動作電流も５０（Ａ）以上と大電流化の方向に向かっている。また、コンピュータ機器のモバイル化や小型化のために、ＣＰＵの電源はより広い入力電圧範囲とバッテリー駆動の長時間化のための高効率化の要求が高まっている。さらに、ＣＰＵ以外でもシステム全体の消費電流低減を実施するため、より細かに電源制御をすべく電源は低電圧化、多出力化の傾向にあり、これが電源系の増加、機器内で電源装置が占める割合の増大につながっている。このため、電源装置の小型化が大きな要求となっている。
この電源装置としては、一般に同期整流タイプの降圧型ＤＣ−ＤＣコンバータが使用されているが、小型化を実現する１つの方法として動作周波数を上げて、電源回路に組み込まれているコンデンサやコイルを小型化する方法がある。この電源装置の動作周波数が上がった場合、その電源装置に使用されているスイッチング素子（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field Effect Transistor）も高速スイッチング動作が要求されるが、十分に対応できない。
その要因には、チップとリードとを接続するストラップと呼ばれる板状もしくは帯状導体における表皮効果がある。例えば、直径１（ｍｍ）の導体を交流電流が流れる場合を考えてみると、その中心部の電流密度は、交流電流の周波数が１０（ｋＨｚ）で外周部の９８％、１００（ｋＨｚ）で外周部の４１％、１（ＭＨｚ）で外周部の０．４％、１０（ＭＨｚ）では外周部の０．０００００００６％となり、電流の周波数が上がると導体の実効断面積が減少する。これが表皮効果で、交流電流が導体を流れると電磁界が発生するが、電磁界の大きさは導体の中心部分が最も強く表面部分が弱くなるため、周波数が高くなると導体の表面側を主に電流が流れるようになる。
現状、ＤＣ−ＤＣコンバータにおけるスイッチング素子は数百ｋＨｚの動作周波数が一般的だが、この領域前後及びそれ以上の周波数になると表皮効果により上述のストラップの抵抗の低減が望めず、高速スイッチング化が図れない。
特開２０００−１１４４４５号公報
本発明は、半導体チップとリードとを接続するストラップにおける高周波電流に対する抵抗を低減できる半導体装置を提供する。
本発明の一態様によれば、表面に電極パッドを有する半導体チップと、リードと、前記半導体チップの前記電極パッドに接合されるチップ接合部と、前記リードに接合されるリード接合部と、前記チップ接合部及び前記リード接合部に一体に設けられ前記チップ接合部と前記リード接合部との間に延在するビーム部とを有し、前記半導体チップと前記リードとを電気的に接続するストラップと、を備え、前記ストラップにおける前記チップ接合部、前記リード接合部および前記ビーム部に貫通孔が設けられたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、表面に電極パッドを有する半導体チップと、リードと、前記半導体チップの前記電極パッドに接合されるチップ接合部と、前記リードに接合されるリード接合部と、前記チップ接合部及び前記リード接合部に一体に設けられ前記チップ接合部と前記リード接合部との間に延在するビーム部とを有し、前記半導体チップと前記リードとを電気的に接続するストラップと、を備え、前記ストラップにおける前記チップ接合部、前記リード接合部および前記ビーム部の表裏面のうち少なくとも一方の面に凹凸が設けられたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、表面に電極パッドを有する半導体チップと、リードと、前記電極パッド及び前記リードよりも上方に重ねられた複数の導体を有し、前記半導体チップと前記リードとを電気的に接続するストラップと、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、半導体チップとリードとを接続するストラップにおける高周波電流に対する抵抗を低減できる半導体装置が提供される。
以下、図面を参照し、本発明の実施形態について説明する。なお、各図面中、共通する要素には同一の符号を付している。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置における主要構成要素の平面レイアウトを例示する模式図である。
図２は、図１におけるＡ−Ａ線拡大断面図である。
本実施形態に係る半導体装置は、半導体チップ１と、半導体チップ１に形成された電極と外部回路との間の電気的接続を担うリード７〜９、ストラップ１１などを備える。
半導体チップ１には、例えばソース、ドレイン、ゲートを有するトランジスタが集積された集積回路が形成されている。半導体チップ１の表面には、第１の電極パッド３と第２の電極パッド５とが互いに絶縁分離されて形成されている。第１の電極パッド３は、半導体チップ１の表面の大部分を占めて形成され、例えば半導体チップ１に形成された集積回路のソース電極に接続されている。第２の電極パッド５は、例えば半導体チップ１に形成された集積回路のゲート電極に接続されている。半導体チップ１の裏面には、例えば半導体チップ１に形成された集積回路のドレイン電極に接続された第２の電極パッド（図示せず）が形成されている。
リード７は、一体に設けられたチップ搭載部７ａ及び外部リード７ｂを有する。リード９は、一体に設けられた内部リード９ａ及び外部リード９ｂを有する。リード８は、一体に設けられたワイヤボンディング部８ａ及び外部リード８ｂを有する。リード７〜９は、例えば銅（この合金も含む）、アルミニウム（この合金も含む）などからなる。
半導体チップ１の平面サイズはリード７のチップ搭載部７ａの大きさより大きく、半導体チップ１はそのチップ搭載部７ａ上に支持される。半導体チップ１の裏面に形成された第３の電極パッドは、例えばはんだ、銀ペースト等の導電性接合材２２を介してチップ搭載部７ａに接合される。これにより、半導体チップ１の第３の電極パッドはリード７と電気的に接続される。
リード９は、半導体チップ１より外側に位置し、半導体チップ１に重なっていない。リード９と、半導体チップ１の表面に設けられた第１の電極パッド３とは、ストラップ１１によって電気的に接続される。
ストラップ１１は、例えば銅（この合金も含む）、アルミニウム（この合金も含む）などの板状もしくは帯状の導体に、その厚さ方向を貫通する複数の貫通孔１５を設けた構造を有する。図１に示す例では、例えばストライプ状に貫通孔１５が設けられている。
ストラップ１１は、半導体チップ１の第１の電極パッド３に接合されるチップ接合部１２と、リード９に接合されるリード接合部１４と、チップ接合部１２とリード接合部１４との間に延在するビーム部１３とを有し、これらは一体に設けられている。貫通孔１５は、チップ接合部１２、ビーム部１３およびリード接合部１４の各部分すべてに設けられている。
チップ接合部１２は、例えばはんだ、銀ペースト等の導電性接合材２１を介して、半導体チップ１の第１の電極パッド３に接合される。あるいは、超音波接合法により、第１の電極パッド３と、チップ接合部１２とを接合してもよい。リード接合部１４は、例えばはんだ、銀ペースト等の導電性接合材２３を介して、リード９の内部リード９ａに接合される。あるいは、超音波接合法により、内部リード９ａと、リード接合部１４とを接合してもよい。これにより、半導体チップ１の第１の電極パッド３は、ストラップ１１を介してリード９と電気的に接続される。
リード８は、半導体チップ１より外側に位置し、半導体チップ１に重なっていない。リード８のワイヤボンディング部８ａは、導電性（例えば金）のワイヤ１７を介して、半導体チップ１の表面に設けられた第２の電極パッド５と接続されている。これにより、半導体チップ１の第２の電極パッド５は、ワイヤ１７を介してリード８と電気的に接続される。
前述した構造において、各リード７、８、９の外部リード７ｂ、８ｂ、９ｂ以外の部分、すなわち半導体チップ１、ストラップ１１、ワイヤ１７、これらの接合部は封止樹脂１８で覆われる。封止樹脂１８から露出する外部リード７ｂ、８ｂ、９ｂを介して、この半導体装置と外部回路との電気的接続が可能となる。
本実施形態では、半導体チップ１とリード９とを接続するストラップ１１に貫通孔１５を設けることで、ストラップを単に板状もしくは帯状に形成する場合よりも表面積を増大させることができる。この結果、ストラップ１１を流れる電流の周波数が高くなり表皮効果により電流が表面側を主に流れるようになった場合に抵抗を低減できる。
また、ストラップ１１には、はんだ等を介した他部材との接合部であるチップ接合部１２及びリード接合部１４にも貫通孔１５が設けられているため、封止樹脂１８のモールドの際、はんだ等の接合面のボイドを貫通孔１５に排除することができ、ボイドによる接合不良を防いで信頼性の高い接合が得られる。
前述した本実施形態に係る半導体装置は、例えば図３に示す同期整流降圧型のＤＣ−ＤＣコンバータにおけるスイッチング素子Ｑ１、Ｑ２として用いることができる。
このＤＣ−ＤＣコンバータは、入力源２０３から入力電圧Ｖｉｎを加えて、負荷２０２に入力電圧Ｖｉｎよりも低電圧の出力電圧を得るＤＣ−ＤＣコンバータである。入力電圧Ｖｉｎから降圧した出力電圧を、ハイサイド側のスイッチング素子Ｑ１とローサイド側のスイッチング素子Ｑ２とを交互にオン／オフすることで得る。両スイッチング素子Ｑ１、Ｑ２の接続点には方形波が出力され、その方形波がインダクタＬとコンデンサＣとで構成されるフィルタで平滑化される。
スイッチング素子Ｑ１、Ｑ２のそれぞれのゲート電極は制御回路２００に接続されている。ローサイド側のスイッチング素子Ｑ２には、例えばショットキーバリアダイオード２０１が並列に接続されている。スイッチング素子Ｑ１とスイッチング素子Ｑ２との接続点は、インダクタＬを介して負荷２０２に接続されている。インダクタＬとグランドとの間にはコンデンサＣが接続され、インダクタＬおよびコンデンサＣはローパスフィルタを構成する。
スイッチング素子Ｑ１、Ｑ２のオン／オフを制御するため、ドライバ回路２００から、ほぼ反転位相のゲート駆動信号がスイッチング素子Ｑ１、Ｑ２の各ゲート電極に供給される。両スイッチング素子Ｑ１、Ｑ２が同時にオン状態にされると、非常に大きな電流が両スイッチング素子Ｑ１、Ｑ２を介してグランドに流れることになる。これを避けるために、スイッチング素子Ｑ１をオフにしてから短時間経過後にスイッチング素子Ｑ２をオンにする。
スイッチング素子Ｑ１におけるスイッチング（チョッピング）のデューティ比によって、入力電圧Ｖｉｎと出力電圧との電圧比を設定することができる。スイッチング素子Ｑ１がオンの間は、スイッチング素子Ｑ１を経由してインダクタＬに電流が流れ、インダクタＬにエネルギーが蓄積される。スイッチング素子Ｑ１がオフになってからスイッチング素子Ｑ２がオンにされるまでの間は、インダクタＬの蓄積エネルギー（逆起電力）により、グランドからショットキーバリアダイオード２０１を流れる還流電流が流れる。
スイッチング素子Ｑ１、Ｑ２をオン／オフする位相の設定は、厳密には両方ともオフとなる短い期間を設けるように行う。これは、スイッチング素子Ｑ１、Ｑ２が短絡する期間が生じるのを防止するためである。しかし、スイッチング素子Ｑ１、Ｑ２が両方ともオフとなる期間（デッドタイム）の発生により、通常、スイッチング素子Ｑ２ではその構造的に寄生素子としてのビルトインボディダイオードがオンする。このビルトインボディダイオードの順方向電圧降下はスイッチング素子Ｑ２のオン電圧に比べると大きい。
そこで、スイッチング素子Ｑ２は、ソース・ドレイン間に、並列にショットキーバリアダイオード２０１を接続している。これにより、デッドタイムにおけるスイッチング素子Ｑ２のソース・ドレイン間電圧を効果的に低下させることができる。すなわち、デッドタイムにはスイッチング素子Ｑ２のビルトインボディダイオードがオンすることを抑制し、順方向電圧降下のより小さなショットキーバリアダイオード２０１に電流を流すことが可能となる。
このＤＣ−ＤＣコンバータは、例えばパーソナルコンピュータ等の電源装置として使用されるが、この電源装置に対しては、近年、小型化・高効率化の要求が強く、動作周波数が高くなる傾向にある。したがって、スイッチング素子Ｑ１、Ｑ２も高周波化対応が必要となる。
現状、数百ｋＨｚの動作周波数が一般的だが、この領域前後及びそれ以上の周波数になると、現在チップ・リード間接続によく用いられている銅板のような平板ストラップでは表皮効果により表面付近にしか電流が流れず、ワイヤに比べて断面積の大きいストラップを用いているにもかかわらず、低オン抵抗化、配線の寄生容量・寄生インダクタンスの低減、高速スイッチング化を満足させることが難しくなってきている。
これに対して、本実施形態では、ＤＣ−ＤＣコンバータのスイッチング素子として用いられる半導体チップ１とリード９とを接続するストラップ１１に前述したように貫通孔１５を設けることで表面積の増大を図り、高周波領域でも十分に低抵抗化することができる。動作周波数の高速化が可能になれば、ＤＣ−ＤＣコンバータに組み込まれているインダクタＬやコンデンサＣの小型化が図れ、ＤＣ−ＤＣコンバータすなわち電源装置全体としての小型化が図れる。
図１、２には、パッケージングされた半導体装置の周囲４方向のうちの２方向に外部リードが突出する２方向端子型半導体装置を例示したが、本発明は、図４に示すように１方向端子型半導体装置にも適用可能である。
すなわち、半導体チップ１を支持し、その裏面に形成された第３の電極パッドと接合されたリード３７の外部リード３７ｂと、ストラップ３１を介して半導体チップ１の第１の電極パッド３と接続されたリード３９の外部リード３９ｂと、ワイヤ１７を介して半導体チップ１の第２の電極パッド５と接続されたリード３８の外部リード３８ｂとが、同じ方向に突出している。
この半導体装置においても、ストラップ３１は、例えば銅（この合金も含む）、アルミニウム（この合金も含む）などの板状もしくは帯状の導体に、その厚さ方向を貫通する複数の貫通孔３２を設けた構造を有する。図４に示す例では、例えばストライプ状に貫通孔３２が設けられている。貫通孔３２は、ストラップ３１において、半導体チップ１との接合部、リード３９との接合部、およびこれらをつなぐ部分であるビーム部の各部分すべてに設けられている。
本実施形態においても、半導体チップ１とリード３９とを接続するストラップ３１に貫通孔３２を設けることで、ストラップを単に板状もしくは帯状に形成する場合よりも表面積を増大させることができる。この結果、ストラップ３１を流れる電流の周波数が高くなり表皮効果により電流が表面側を主に流れるようになった場合に抵抗を低減できる。
また、本発明は、図５に示すように４方向端子型半導体装置にも適用可能である。図６は、図５におけるＢ−Ｂ線断面図を示す。
この半導体装置は、３つの半導体チップ４１、４７、５３を同じ封止樹脂１８でパッケージングした構造を有する。例えば、半導体チップ５３は図３に示したＤＣ−ＤＣコンバータにおけるハイサイド側のスイッチング素子Ｑ１に対応するものであり、半導体チップ４１はローサイド側のスイッチング素子Ｑ２に対応するものであり、半導体チップ４７は制御回路２００に対応するものである。
半導体チップ５３はリード７５に支持されると共に、その裏面に形成された電極パッド（例えばドレイン電極パッド）が、はんだや銀ペーストなどの導電性接合材８５（図６）を介してリード７５の表面に接合されている。半導体チップ４１はリード７６に支持されると共に、その裏面に形成された電極パッド（例えばドレイン電極パッド）が、はんだや銀ペーストなどの導電性接合材８２（図６）を介してリード７６の表面に接合されている。半導体チップ４７はリード６７上に支持されている。
半導体チップ５３の表面に形成された電極パッド（例えばソース電極パッド）５４と、リード７６とはストラップ７１を介して電気的に接続されている。ストラップ７１の一端部と電極パッド５４とは、図６に示すように、はんだや銀ペーストなどの導電性接合材８６を介して接合されている。ストラップ７１の他端部とリード７６とは、図６に示すように、はんだや銀ペーストなどの導電性接合材８４を介して接合されている。
半導体チップ４１の表面に形成された電極パッド（例えばソース電極パッド）４２と、リード６５とはストラップ６１を介して電気的に接続されている。ストラップ６１の一端部と電極パッド４２とは、図６に示すように、はんだや銀ペーストなどの導電性接合材８３を介して接合されている。ストラップ６１の他端部とリード６５とは、図６に示すように、はんだや銀ペーストなどの導電性接合材８１を介して接合されている。
半導体チップ５３の表面に形成された電極パッド（例えばゲート電極パッド）５２は、ワイヤ５１を介して、半導体チップ４７の表面に形成された電極パッド４９と電気的に接続されている。半導体チップ４１の表面に形成された電極パッド（例えばゲート電極パッド）４３は、ワイヤ４４を介して、半導体チップ４７の表面に形成された電極パッド４５と電気的に接続されている。半導体チップ４７の表面に形成された電極パッド４８は、ワイヤ４６を介して、リード６６と電気的に接続されている。
この半導体装置においても、ストラップ７１は、例えば銅（この合金も含む）、アルミニウム（この合金も含む）などの板状もしくは帯状の導体に、その厚さ方向を貫通する複数の貫通孔７２を設けた構造を有する。図５に示す例では、例えばストライプ状に貫通孔７２が設けられている。貫通孔７２は、ストラップ７１において、半導体チップ５３との接合部、リード７６との接合部、およびこれらをつなぐ部分であるビーム部の各部分すべてに設けられている。
同様に、ストラップ６１は、例えば銅（この合金も含む）、アルミニウム（この合金も含む）などの板状もしくは帯状の導体に、その厚さ方向を貫通する複数の貫通孔６２を設けた構造を有する。図５に示す例では、例えばストライプ状に貫通孔６２が設けられている。貫通孔６２は、ストラップ６１において、半導体チップ４１との接合部、リード６５との接合部、およびこれらをつなぐ部分であるビーム部の各部分すべてに設けられている。
本実施形態においても、半導体チップとリードとを接続するストラップ６１、７１に貫通孔６２、７１を設けることで、ストラップを単に板状もしくは帯状に形成する場合よりも表面積を増大させることができる。この結果、ストラップ６１、７１を流れる電流の周波数が高くなり表皮効果により電流が表面側を主に流れるようになった場合に抵抗を低減できる。
ストラップに設けた貫通孔はストライプ状に限らない。例えば図７（ａ）に示すストラップ９１のように格子状に貫通孔９２を設けてもよい。また、図７（ｂ）に示すストラップ９３のように、複数の円形の貫通孔９４を設けてもよい。あるいは、貫通孔は円形に限らず、長円形、三角形、多角形であってもよい。例えば、図７（ｃ）には複数の六角形の貫通孔９６を設けたストラップ９５を例示する。
［第２の実施形態］
図８は、本発明の第２の実施形態に係る半導体装置における主要構成要素の平面レイアウトを例示する模式図である。
本実施形態において、半導体チップ１の第１の電極パッド３と、リード９とを接続するストラップ１００は、例えば銅（この合金も含む）、アルミニウム（この合金も含む）などの板状もしくは帯状の導体に、その厚さ方向を貫通する複数の貫通孔１０５、１０６を設けた構造を有する。
ストラップ１００は、半導体チップ１の第１の電極パッド３に接合されるチップ接合部１０１と、リード９に接合されるリード接合部１０３と、チップ接合部１０１とリード接合部１０３との間に延在するビーム部１０２とを有し、これらは一体に設けられている。
チップ接合部１０１には、例えば円形の貫通孔１０５が設けられ、ビーム部１０２及びリード接合部１０３には、例えばストライプ状の貫通孔１０６が設けられている。
本実施形態においても、半導体チップ１とリード９とを接続するストラップ１００に貫通孔１０５、１０６を設けることで、ストラップを単に板状もしくは帯状に形成する場合よりも表面積を増大させることができる。この結果、ストラップ１００を流れる電流の周波数が高くなり表皮効果により電流が表面側を主に流れるようになった場合に抵抗を低減できる。
さらに、本実施形態形では、ストラップ１００において半導体チップ１と接合する部分であるチップ接合部１０１には円形の貫通孔１０５を設けている。
例えば図１に示すように、チップ接合部１２の貫通孔１５がストライプ状であると、残された導体部分が一方向（半導体チップ１とリード９とをつなぐ方向）のみに延在し、第１の電極パッド３とチップ接合部１２との間で電流をやりとりする部分の方向が一方向に限定され、それら接合部における抵抗の増大をまねきやすい。
これに対して、本実施形態では、形状に方向性を持たない例えば円形の貫通孔１０５を形成することで、残された導体部分が、電極パッド３上で複数方向に広がり、電極パッド３との間で複数方向からの電流のやりとりが可能となり低抵抗化を図れる。
また、図７（ａ）に例示したような格子状の貫通孔をチップ接合部１０１に設けることでも、半導体チップ１とリード９とを結ぶ方向に対して交わる横方向にも導体部分が存在するので、電極パッド３とチップ接合部１０１との接合部で複数方向の電流経路を確保できその部分の低抵抗化が図れる。チップ接合部１０１に設ける貫通孔は、円形や格子状に限らず、三角形、多角形、その他、残された導体部分が一方向への方向性をもって存在せず、複数方向に電流経路が確保されるような構造であればよい。
また、ストラップ１００のリード接合部１０３にも、複数方向の電流経路が確保されるような貫通孔を設けて、その部分の低抵抗化を図ってもよい。
なお、他の部材に対して接合されず、単に半導体チップ１とリート９とを結ぶ一方向に電流を流す経路としてだけ機能するビーム部１０２には、チップ・リード間の電流経路を最短にして抵抗を低減する観点から、図８に示すように、チップ・リード間を結ぶ方向に延在するストライプ状の貫通孔１０６を設けるのが望ましい。
［第３の実施形態］
本実施形態におけるストラップは、例えば銅（この合金も含む）、アルミニウム（この合金も含む）などの板状もしくは帯状の導体の表裏面に凹凸を設けた構造を有する。
図９は、表裏面に例えば断面凹状の複数の１１１を刻印もしくはエッチングで形成することで、表裏面に凹凸を設けたストラップ１１０を示す。（ａ）はその断面図であり、（ｂ）はその平面図である。
また、図１０は、表裏面に例えば楔形の複数の溝１２１を刻印もしくはエッチングで形成することで、表裏面に凹凸を設けたストラップ１２０を示す。（ａ）はその断面図であり、（ｂ）はその平面図である。
これら具体例のように、ストラップ１１０、１２０の表裏面に凹凸を設けることで、平坦な板状もしくは帯状に形成する場合よりも表面積を増大させることができる。この結果、ストラップを流れる電流の周波数が高くなり表皮効果により電流が表面側を主に流れるようになった場合に抵抗を低減できる。
なお、凹凸は、ストラップの表裏面の両面に設けることに限らず、少なくともどちらか一方の面に設けるだけでも表面積増大による高周波領域での低抵抗化を図れる。また、溝を形成することに限らず、突起を設けることで凹凸が形成されるようにしてもよい。
［第４の実施形態］
図１１は、本発明の第４の実施形態に係る半導体装置における要部断面構造を例示する模式図である。
本実施形態では、半導体チップ１とリード９とを接続するストラップ１３０は、複数の導体を重ねた構造を有する。複数の導体は、第１の導体１３２と、第１の導体１３２の表裏面側にそれぞれ設けられて第１の導体１３２を挟む一対の第２の導体１３１ａ、１３１ｂとを有する。
第２の導体１３１ｂの一端部の裏面は、例えばはんだ、銀ペースト等の導電性接合材２１を介して半導体チップ１の表面に形成された電極パッドに接合され、第２の導体１３１ｂの他端部の裏面は、例えばはんだ、銀ペースト等の導電性接合材２３を介してリード９の内部リード９ａに接合されている。第２の導体１３１ｂの上に第１の導体１３２が重ね合わされ、その第１の導体１３２の上に第２の導体１３１ａが重ね合わされている。第１の導体１３２、第２の導体１３１ａ、１３１ｂは、例えば超音波接合法により互いに接合され電気的に接続される。これら導体１３２、１３１ａ、１３１ｂは、例えば平板状の状態で重ね合わされて接合された後、所望の形状に曲げ加工される。
第１の導体１３２は第２の導体１３１ａ、１３１ｂよりも比抵抗が小さく、第２の導体１３１ａ、１３１ｂは第１の導体１３２よりも表皮深さが大きい。このような条件を満足する材料として、第１の導体１３２には例えば銅（Ｃｕ）を用いることができ、第２の導体１３１ａ、１３１ｂには例えば鉄（Ｆｅ）を用いることができる。
ここで、「表皮深さ」とは、導体内部を流れる電流が表面電流の３７％となる導体表面からの距離のことである。高周波領域では、表皮深さが大きい方が、高周波電流にとって導体抵抗は小さくなる。この表皮深さは、導体の材質により異なり、一般に材質の比抵抗の平方根に比例する。このため、同材料の導体単体をストラップとして用いた場合には、幅広い周波数帯すべてで導体の抵抗を小さくするには限界がある。
本実施形態では、比抵抗の小さい材質の第１の導体１３２を、表皮深さの大きい材質の第２の導体１３１ａ、１３１ｂで挟んだ構造のストラップ１３０を用いているため、直流もしくは比較的低い周波数の電流に対してはより比抵抗の小さい第１の導体１３２が主電流経路として機能し、高周波電流に対してはより表皮深さの大きい第２の導体１３１ａ、１３１ｂが主電流経路として機能することになり、幅広い周波数帯で低抵抗化が図れる。
なお、比抵抗の小さい第１の導体１３２を表皮深さの大きい第２の導体１３１ａ、１３１ｂで挟んだ構造は１組に限らず、複数組重ね合わせてもよい。また、比抵抗の小さい第１の導体１３２の表裏面にそれぞれ表皮深さの大きい材料を例えばめっき法、蒸着法などでコーティングして、比抵抗の小さい導体を表皮深さの大きい導体で挟んだ構造を得るようにしてもよい。
［第５の実施形態］
図１２は、本発明の第５の実施形態に係る半導体装置における要部断面構造を例示する模式図である。
本実施形態でも、半導体チップ１とリード９とを接続するストラップ１４０は、複数の導体を重ねた構造を有する。複数の例えば板状もしくは帯状の導体１４１ａ、１４１ｂは、例えば両端部に介在された導電性のスペーサ１４３によって形成されたギャップを隔てて重ねられ、このギャップには、封止樹脂１８のモールディング時に一部が流れ込んだ樹脂（絶縁体）１８ａが設けられている。
導体１４１ｂの一端部の裏面は、例えばはんだ、銀ペースト等の導電性接合材２１を介して半導体チップ１の表面に形成された電極パッドに接合され、導体１４１ｂの他端部の裏面は、例えばはんだ、銀ペースト等の導電性接合材２３を介してリード９の内部リード９ａに接合されている。導体１４１ｂ、スペーサ１４３、導体１４１ａは、例えば超音波接合法により互いに接合され電気的に接続される。
複数の導体１４１ａ、１４１ｂが、絶縁体である樹脂１８ａを介在させて重ねられているため、１枚の導体を用いる場合よりも表面積を増大させることができる。この結果、ストラップ１４０を流れる電流の周波数が高くなり表皮効果により電流が表面側を主に流れるようになった場合に抵抗を低減できる。
導体に電流が流れると電磁界が発生するが、隣り合った導体は、電磁界を固定し維持するために必要なエネルギーを最小に保とうとするため、互いに近接した領域を電流が流れる（近接効果）。図１３に示すように、近接配置された例えば円形２芯導体１５０のそれぞれに高周波電流が流れる場合、互いに近接した領域１５２での電流密度は高くなり、中心付近１５１での電流密度は低くなる。
本実施形態では、近接した２導体１４１ａ、１４１ｂの間に絶縁体である樹脂１８ａが介在されているため、近接効果も低減され、より高周波領域での導体の低抵抗化が図れる。すなわち、本実施形態によれば、近接効果を抑制しつつ、複数の導体を近接させて重ね合わせることによる表面積増大が図れ、より効果的に高周波領域での低抵抗化が図れる。
なお、導体を３つ以上重ねて、より表面積を増やすこともできる。また、各導体間に介在される絶縁体は、封止樹脂１８の一部１８ａを用いることに限らず、他の樹脂、またはセラミックスなどを介在させてもよい。
前述した実施形態は、可能な限り組み合わせて実施可能である。例えば、図１１に示す第２の導体１３１ａ、１３１ｂ、図１２に示す導体１４１ａ、１４１ｂとして、第１、第２の実施形態のように貫通孔を形成したもの、あるいは第３の実施形態のように表裏面に凹凸を設けたものを用いることで、より表面積を増大させて、高周波電流に対してより低抵抗化を図ることができる。
本発明の第１の実施形態に係る半導体装置における主要構成要素の平面レイアウトを例示する模式図。 図１におけるＡ−Ａ線拡大断面図。 本発明の実施形態に係る半導体装置がスイッチング素子として用いられたＤＣ−ＤＣコンバータの回路図。 本発明を、１方向端子型半導体装置に適用した実施形態を示す模式図。 本発明を、複数の半導体チップを搭載した４方向端子型半導体装置に適用した具体例を示す模式図。 図５におけるＢ−Ｂ線断面図。 本発明の実施形態に係る半導体装置のストラップの貫通孔のパターン例を示す模式図。 本発明の第２の実施形態に係る半導体装置における主要構成要素の平面レイアウトを例示する模式図。 本発明の第３の実施形態に係る半導体装置におけるストラップを示す模式図。 同第３の実施形態に係る半導体装置におけるストラップの他の具体例を示す模式図。 本発明の第４の実施形態に係る半導体装置における要部断面構造を例示する模式図。 本発明の第５の実施形態に係る半導体装置における要部断面構造を例示する模式図。 近接配置された円形２芯導体に交流電流が流れた場合の電流密度分布を示す模式図。
符号の説明
１，４１，５３…半導体チップ、７〜９…リード、１１，３１，６１，７１，９１，９３，９５，１００，１１０，１２０，１３０，１４０…ストラップ、１２，１０１…チップ接合部、１３，１０２…ビーム部、１４，１０３…リード接合部、１５，３２，６２，７２，９２，９４，９６，１０５，１０６…貫通孔、１８…封止樹脂、１３２…第１の導体、１３１ａ，１３１ｂ…第２の導体、１４１ａ，１４１ｂ…導体

Claims (5)

  1. 表面に電極パッドを有する半導体チップと、
    リードと、
    前記半導体チップの前記電極パッドに接合されるチップ接合部と、前記リードに接合されるリード接合部と、前記チップ接合部及び前記リード接合部に一体に設けられ前記チップ接合部と前記リード接合部との間に延在するビーム部とを有し、前記半導体チップと前記リードとを電気的に接続するストラップと、
    を備え、
    前記ストラップにおける前記チップ接合部、前記リード接合部および前記ビーム部に貫通孔が設けられたことを特徴とする半導体装置。
  2. 表面に電極パッドを有する半導体チップと、
    リードと、
    前記半導体チップの前記電極パッドに接合されるチップ接合部と、前記リードに接合されるリード接合部と、前記チップ接合部及び前記リード接合部に一体に設けられ前記チップ接合部と前記リード接合部との間に延在するビーム部とを有し、前記半導体チップと前記リードとを電気的に接続するストラップと、
    を備え、
    前記ストラップにおける前記チップ接合部、前記リード接合部および前記ビーム部の表裏面のうち少なくとも一方の面に凹凸が設けられたことを特徴とする半導体装置。
  3. 表面に電極パッドを有する半導体チップと、
    リードと、
    前記電極パッド及び前記リードよりも上方に重ねられた複数の導体を有し、前記半導体チップと前記リードとを電気的に接続するストラップと、
    を備えたことを特徴とする半導体装置。
  4. 前記複数の導体は、第１の導体と、前記第１の導体の表裏面側にそれぞれ設けられて前記第１の導体を挟む第２の導体とを有し、前記第１の導体は前記第２の導体よりも比抵抗が小さく、前記第２の導体は前記第１の導体よりも表皮深さが大きいことを特徴とする請求項３記載の半導体装置。
  5. 前記複数の導体はギャップを隔てて重ねられ、前記ギャップに絶縁体が設けられたことを特徴とする請求項３記載の半導体装置。
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