JP5412559B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、ＤＣ／ＤＣコンバータに適用して有効な技術に関するものである。
電源回路の一例として広く使用されているＤＣ／ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴは、ＤＣ／ＤＣコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
例えば特開２００１−３２０００９号公報（特許文献１参照）には、スイッチング素子（パワーＭＯＳＦＥＴやＩＧＢＴ）（6）と、それを駆動する制御素子(7)とを同一パッケージ内に収容する構成が開示されている（図１，２等）。制御素子 (7)にはＰＷＭ回路用の素子は含まれていない。
また、例えば特開２００２−８３９２７号公報（特許文献２参照）には、電力スイッチング素子（パワーＭＯＳＦＥＴやＩＧＢＴ）（10）と、その駆動を制御する制御素子(11)とを同一パッケージ内に収容する構成が開示されている（図１，２等）。制御素子 (11)にはＰＷＭ回路用の素子は含まれていない。
また、例えば特開平１１−３１７７５号公報（特許文献３参照）には、パワーＭＯＳＦＥＴ(3)と、制御機能等を備えたＩＣチップ(4)とを同一樹脂封止成型部内に収容する構成が開示されている（図１等）。ここで、ＩＣチップ(4)の内部構成についての具体的記述はない。
また、例えば特開２００５−９３７６２号公報（特許文献４参照）には、パワートランジスタ（3,4）と、そのパワートランジスタの制御端子に入力される制御信号を精製するドライバＩＣ(2)とが同一パッケージに組み込まれた構成が開示されている（図１等）。
特開２００１−３２０００９号公報（図１、図２等） 特開２００２−８３９２７号公報（図１、図２等） 特開平１１−３１７７５号公報（図１等） 特開２００５−９３７６２号公報（図１等）
本発明者は、ＤＣ／ＤＣコンバータ用のパワートランジスタ回路およびパワートランジスタ回路を制御する制御回路（ドライバ回路およびＰＷＭ（Pulse Width Modulation）制御回路）を１つのパッケージ内に収容した半導体装置の開発を行っている。本発明者は、この半導体装置の開発に際し以下の課題があることを見出した。
前記半導体装置に接続される負荷（メモリ、ロジックＩＣ、ＦＰＧＡ等）に応じて、半導体装置に要求される出力電圧、出力電流およびスイッチング周波数等の各種の要素が変わる為、それらに応じて半導体装置の品種展開（ラインアップ）を行う必要がある。その際、各品種毎に半導体装置内のパワートランジスタ回路および制御回路の配置を変更すると、各品種の半導体装置に設けられた外部端子もそれぞれ異なった配置となる。前記半導体装置は配線基板に実装され、電源システム等の電子装置に搭載される。各品種の半導体装置の外部端子の配置に応じて配線基板上の配線パターンをレイアウトする必要があり、配線基板上の配線パターンのレイアウトによっては半導体装置内の制御回路が誤動作する可能性が生じる。
本発明の目的は、半導体装置を実装する配線基板の配線パターンの設計を容易にするような半導体装置を提供することのできる技術を実現することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、パワートランジスタ回路およびパワートランジスタ回路を制御する制御回路を１つのパッケージに収容した半導体装置の品種展開を行う際に、制御回路と電気的に接続された外部端子の配置を各品種で共通にするものである。
すなわち、半導体装置を実装する配線基板の配線パターンの設計を容易にするような半導体装置を提供することができる。
本発明の一実施の形態である半導体装置を有するネットワーク電源システムの一例の説明図である。 図１の半導体装置を有するＰＯＬ電源の一例の回路図である。 図２のＰＯＬ電源の基本動作波形図である。 図２のＰＯＬ電源を構成する半導体装置の上面側の全体平面図である。 図４の半導体装置の裏面側の全体平面図である。 図４のＸ１−Ｘ１線の断面図である。 図４の半導体装置の側面図である。 （ａ）〜（ｃ）は図４の半導体装置の品種展開の一例を示す平面図である。 出力電流が異なる複数の半導体装置を有する電子装置の要部平面図である。 図９の電子装置を図９の下側方向から見た側面図である。 図４の半導体装置のハイサイド用のパワートランジスタが形成された半導体チップの主面の全体平面図である。 図１１の下層の配線層を示す半導体チップの主面の全体平面図である。 図１１および図１２のＹ１−Ｙ１線の断面図である。 図１１の半導体チップのハイサイド用のパワートランジスタの単位トランジスタセルの拡大断面図である。 図４の半導体装置の製造工程のフロー図である。 出力電流が相対的に小さい半導体装置用のリードフレームの単位デバイス領域の拡大平面図である。 出力電流が相対的に大きい半導体装置用のリードフレームの単位デバイス領域の拡大平面図である。 出力電流が相対的に小さい半導体装置用のリードフレームの単位デバイス領域の半導体チップ搭載後の拡大平面図である。 出力電流が相対的に大きい半導体装置用のリードフレームの単位デバイス領域の半導体チップ搭載後の拡大平面図である。 出力電流が相対的に小さい半導体装置用のリードフレームの単位デバイス領域のワイヤボンディング工程後の拡大平面図である。 出力電流が相対的に大きい半導体装置用のリードフレームの単位デバイス領域のワイヤボンディング工程後の拡大平面図である。 本発明の他の実施の形態である半導体装置の上面側の全体平面図である。 図２２のＸ２−Ｘ２線の断面図である。 （ａ）〜（ｃ）は図２２の半導体装置の品種展開の一例を示す平面図である。 本発明のさらに他の実施の形態３である半導体装置のワイヤボンディング工程後の平面図である。 図２５のＸ３−Ｘ３線の断面図である。 図２５の半導体装置の切断工程後の全体平面図である。 図２７のＸ３−Ｘ３線の断面図である。 本発明の他の実施の形態である半導体装置の切断工程後の全体平面図である。 図２９のＸ３−Ｘ３線の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は、本実施の形態１の半導体装置を有するネットワーク電源システム（電子装置）の一例の説明図である。
入力ＩＮは、例えば２２０Ｖの交流電圧とされ、ＡＣ／ＤＣ切換モード整流器Ｐ１を介して降圧され、例えば４８Ｖ（４８Ｖ ＢＵＳ電圧）が出力されるようになっている。この出力は、絶縁型ＤＣ／ＤＣコンバータ（複数のＤＣ／ＤＣコンバータＰ２および複数の４８Ｖ ＢｒｉｃコンバータＰ３）に供給される。
このうち、複数のＤＣ／ＤＣコンバータＰ２に供給された電源電圧は、例えば１２Ｖ程度に降圧され、その後段の非絶縁型ＤＣ／ＤＣコンバータ（複数のＰＯＬ（Point of Load）電源（ＶＲＭ：Voltage Regulator Module）Ｐ４およびＰＰＯＤ(Power Pod)電源Ｐ５）に供給されるようになっている。さらに、複数のＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５に供給された電源電圧は、例えば５．０Ｖ、３．３Ｖ、２．５Ｖ、１．８Ｖ、１．５Ｖおよび１．２Ｖ等のような所望の電圧に降圧され、各種の負荷ＬＤに供給されるようになっている。負荷には、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ）、ロジック、ＣＰＵ（Central Processing Unit）等がある。
この複数のＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５は、同一のプリント配線基板（配線基板）上に搭載されている。各ＰＯＬ電源Ｐ４やＰＰＯＤ電源Ｐ５は、電源供給対象の負荷ＬＤに隣接して配置されている。
一方、上記４８Ｖ ＢｒｉｃｋコンバータＰ３に供給された電源電圧は、例えば３．３Ｖ、１．８Ｖおよび１．２Ｖ等のような所望の電源電圧に降圧され、所望の負荷ＬＤに供給されるようになっている。
次に、図２は本実施の形態１の半導体装置であるＰＯＬ電源Ｐ４の一例の回路図、図３は図２のＰＯＬ電源Ｐ４の基本動作波形図をそれぞれ示している。
ＰＯＬ電源Ｐ４を構成する非絶縁型ＤＣ／ＤＣコンバータ１は、半導体装置ＰＤと、入力コンデンサＣｉｎ、出力コンデンサＣｏｕｔおよびコイルＬ等のような素子を有している。半導体装置ＰＤは、制御回路２、ドライバ回路３および２つのパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１を有している。これら制御回路２、ドライバ回路３およびパワーＭＯＳ・ＦＥＴＱＨ１，ＱＬ１は、１つの同一のパッケージ内に封止（収容）されている。
制御回路２は、パワーＭＯＳＱＨ１，ＨＬ１の動作を制御する回路であり、例えばパルス幅変調（Pulse Width Modulation：ＰＷＭ）回路によって構成されている。このパルス幅変調回路は、指令信号と三角波の振幅とを比較してＰＷＭ信号（制御信号）を出力する。このＰＷＭ信号により、パワーＭＯＳＱＨ１，ＱＬ１（すなわち、非絶縁型ＤＣ／ＤＣコンバータ１）の出力電圧（すなわち、パワーＭＯＳＱＨ１，ＱＬ１の電圧スイッチオンの幅（オン時間））が制御されるようになっている。
この制御回路２の出力は、ドライバ回路３の入力に電気的に接続されている。ドライバ回路３の出力はパワーＭＯＳＱＨ１のゲート端子およびパワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。ドライバ回路３は、制御回路２から供給されたＰＷＭ信号によって、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子の電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。
このような制御回路２およびドライバ回路３は、後述のように、同一の半導体チップ４Ｃに形成されている。なお、ＶＤＩＮはドライバ回路の入力電源、ＧＮＤは基準電位（例えばグランド電位で０Ｖ）を示している。
上記パワーＭＯＳＱＨ１，ＱＬ１は、入力電源ＶＩＮの高電位（第１の電源電位）供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２の電源電位）ＧＮＤ供給用の端子（第２電源端子）との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電源ＶＩＮの高電位供給用の端子ＥＴ１と出力ノード（出力端子）Ｎとの間に直列に接続されている一方、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＮと基準電位ＧＮＤ供給用の端子との間に直列に接続されている。なお、Ｄｐ１はパワーＭＯＳＱＨ１の寄生ダイオード（内部ダイオード）、Ｄｐ２はパワーＭＯＳＱＬ１の寄生ダイオード（内部ダイオード）を示している。また、符合のＤはパワーＭＯＳＱＨ１，ＱＬ１のドレイン、ＳはパワーＭＯＳＱＨ１，ＱＬ１のソースを示している。
パワーＭＯＳ（第１電界効果トランジスタ、パワートランジスタ）ＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬにエネルギーを蓄えるためのスイッチ機能を有している。コイルＬは、非絶縁型ＤＣ／ＤＣコンバータ１の出力（負荷ＬＤの入力）に電力を供給する素子である。このパワーＭＯＳＱＨ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップの厚さ方向に形成されている。この場合、半導体チップの主面に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。このハイサイド用のパワーＭＯＳＱＨ１は、上記半導体チップ４Ｃとは別の半導体チップ４ＰＨに形成されている。
一方、パワーＭＯＳ（第２電界効果トランジスタ、パワートランジスタ）ＱＬ１は、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳＱＬ１は、非絶縁型ＤＣ／ＤＣコンバータ１の整流用のトランジスタである。このパワーＭＯＳＱＬ１は、上記パワーＭＯＳＱＨ１と同様にチャネルが半導体チップの厚さ方向に形成されるｎチャネル型のパワーＭＯＳにより形成されている。チャネルが半導体チップの厚さ方向に形成されるパワーＭＯＳを使用している理由は、図２の非絶縁型ＤＣ／ＤＣコンバータ１の基本動作波形に示すように、ロウサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーＭＯＳＱＬ１をチャネルが半導体チップの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ／ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図２において、Ｔｏｎはハイサイド用のパワーＭＯＳＱＨ１のオン時のパルス幅、Ｔはパルス周期を示している。このロウサイド用のパワーＭＯＳＱＬ１は、上記半導体チップ４Ｃ，４ＰＨとは別の半導体チップ４ＰＬに形成されている。
上記入力コンデンサＣｉｎは、入力電源ＶＩＮから供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを非絶縁型ＤＣ／ＤＣコンバータ１の主回路に供給する電源であり、入力電源ＶＩＮに並列に電気的に接続されている。
非絶縁型ＤＣ／ＤＣコンバータ１のパワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードＮが設けられている。出力ノードＮは、出力配線を介してコイルＬと電気的に接続され、さらに出力配線を介して負荷ＬＤと電気的に接続されている。この出力ノードＮとコイルＬとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に、上記パワーＭＯＳＱＬ１と並列になるように、ショットキーバリアダイオード（Schottky Barrier Diode：以下、ＳＢＤと略す）を電気的に接続しても良い。ＳＢＤは、パワーＭＯＳＱＬ１の寄生ダイオードＤｐ２よりも順方向電圧Ｖｆが低いダイオードである。このＳＢＤは、そのアノードが基準電位ＧＮＤ供給用の端子と電気的に接続され、カソードは、出力ノードＮとパワーＭＯＳＱＬ１のドレインとを結ぶ出力配線に電気的に接続される。このようにＳＢＤを接続することにより、パワーＭＯＳＱＬ１をオフにした時のデットタイムの電圧降下を小さくすることができるので、ダイオードの導通損失を低減でき、また、逆回復時間（ｔｒｒ）の高速化によりダイオードリカバリー損失を低減できる。
上記出力コンデンサＣｏｕｔは、上記コイルＬと負荷ＬＤとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている。符号のＩｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。
このような非絶縁型ＤＣ／ＤＣコンバータ１では、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、端子ＥＴ１からパワーＭＯＳＱＨ１を通じて出力ノードＮに電流（第１電流）Ｉ１が流れる。一方、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬの逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にロウサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。
次に、図４は非絶縁型ＤＣ／ＤＣコンバータ１の上記半導体装置ＰＤの上面側の全体平面図、図５は図４の半導体装置ＰＤの裏面側の全体平面図、図６は図４のＸ１−Ｘ１線の断面図、図７は図４の半導体装置ＰＤの側面図をそれぞれ示している。なお、図４では、説明上、パッケージ５の内部を透かして見せている。また、図５では、図面を見易くするためパッケージ５の表面に梨地のハッチングを付す。また、符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。
本実施の形態１の半導体装置ＰＤは、例えばＱＦＮ（Quad Flat Non leaded package）構成の表面実装型のパッケージ（封止体）５を有している。すなわち、パッケージ５は、その外観が互いに厚さ方向に沿って反対側に位置する四角形状の主面（第１主面）および裏面（第２主面）と、これに交差する四側面とで囲まれた薄板状とされている。パッケージ５の主面および裏面は、第１方向Ｘに沿う２つの第１の辺と、これに直交する第２方向Ｙに沿う２つの第２の辺との四つの辺を有している。このパッケージ５の四辺において、パッケージ５の側面および裏面外周には、複数のリード（第１外部端子）８Ａ（８Ａ１，８Ａ２，８Ａ３，８Ａ４）および複数のリード（第２外部端子）８Ｂ（８Ｂ１，８Ｂ２，８Ｂ３）が、露出されている。ここでは、リード８Ａ，８Ｂがパッケージ５の外方に大きく突出することなく形成されている。
ただし、パッケージ５の構成はＱＦＮ構成に限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）構成やＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としても良い。ＱＦＰ構成の場合は、複数のリード８Ａ，８Ｂが、パッケージ５の四辺（側面および裏面外周）から外方に大きく突出した状態で露出される。ＳＯＰ構成の場合は、複数のリード８Ａ，８Ｂが、パッケージ５の二辺（側面および裏面外周）から外方に大きく突出した状態で露出される。
パッケージ５の材料は、例えばエポキシ系の樹脂からなる。ただし、パッケージ５の材料として、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。
パッケージ５の内部には、３つのダイパッド（タブ、チップ搭載部）８Ｄ１，８Ｄ２，８Ｄ３の一部と、そのダイパッド８Ｄ１〜８Ｄ３の各々の主面（第１主面）上に搭載された上記半導体チップ４Ｃ，４ＰＨ，４ＰＬと、ワイヤＷＡ１，ＷＡ２，ＷＢと、上記複数のリード８Ａ，８Ｂの一部と、リード配線８Ｌとが封止されている。
ダイパッド８Ｄ１〜８Ｄ３は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ここでは、ダイパッド８Ｄ１は、その長手方向（第１方向Ｘ）がパッケージ５の第１の辺（第１方向Ｘに沿う辺）に沿うように配置されている。また、ダイパッド８Ｄ２，８Ｄ３は、その長手方向（第２方向Ｙ）がパッケージ５の第２の辺（第２方向Ｙに沿う辺）に沿うように配置されている。また、この２つのダイパッド８Ｄ２，８Ｄ３は、ダイパッド８Ｄ１の長手方向に沿って並んで配置されている。
ダイパッド８Ｄ１〜８Ｄ３、上記リード８Ａ，８Ｂおよび上記リード配線８Ｌは、配線基板（第１、第２配線基板）を構成する部材であり、例えば４２アロイ等のような金属を主材料として形成されている。ダイパッド８Ｄ１〜８Ｄ３およびリード８Ａ，８Ｂの他の材料として、例えば銅（Ｃｕ）または銅の表面に表面から順にニッケル（Ｎｉ）、パラジウム（Ｐｄ）および金（Ａｕ）をメッキしたものを使用しても良い。
このダイパッド８Ｄ１〜８Ｄ３の裏面（第２主面）の一部は、パッケージ５の裏面から露出されており、半導体チップ４Ｃ，４ＰＨ，４ＰＬの動作時に発生した熱は、主に半導体チップ４Ｃ，４ＰＨ，４ＰＬの裏面（第２主面）からダイパッド８Ｄ１〜８Ｄ３を通じて外部に放熱される。このため、各ダイパッド８Ｄ１〜８Ｄ３は、各半導体チップ４Ｃ，４ＰＨ，４ＰＬの面積よりも大きく形成されている。これにより、放熱性を向上させることができる。
また、このダイパッド８Ｄ１〜８Ｄ３およびリード８Ａ，８Ｂの裏面側の一部は、その厚さが薄くなるようにハーフエッチングされている。このため、パッケージ５の封止材料がダイパッド８Ｄ１〜８Ｄ３およびリード８Ａ，８Ｂの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッド８Ｄ１〜８Ｄ３およびリード８Ａ，８Ｂとパッケージ５の封止材料との密着性を向上させることができるので、ダイパッド８Ｄ１〜８Ｄ３およびリード８Ａ，８Ｂの剥離や変形不良を低減または防止することができる。
ダイパッド８Ｄ１は、第１方向Ｘの長さが第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッド８Ｄ１の四隅に当たる位置には、上記リード８Ａ１が一体的に接続されている。また、上記複数のリード８Ａ２は、ダイパッド８Ｄ１の長辺に沿って並んで配置されている。さらに、上記複数のリード８Ａ３，８Ａ４は、それぞれダイパッド８Ｄ１の長手方向両端の短辺に沿って並んで配置されている。
このダイパッド８Ｄ１の主面（第１主面）上には、上記制御回路用の半導体チップ４Ｃが、その主面（第１主面）を上に向け、かつ、その裏面（第２主面）をダイパッド８Ｄ１に向けた状態で搭載されている。半導体チップ４Ｃの裏面の電極は、導電性の接着層を介してダイパッド８Ｄ１に接合され電気的に接続されている。
半導体チップ４Ｃは、第１方向Ｘの長さが第２方向Ｙの長さよりも長い平面長方形状に形成されている。この半導体チップ４Ｃの主面の外周近傍には、複数のボンディングパッド（以下、単にパッドという）１０Ａ（１０Ａ１，１０Ａ２，１０Ａ３）が配置されている。パッド１０Ａは、半導体チップ４Ｃの長手方向の中心線を境界として左右対称となるように配置されている。このうち、複数のパッド１０Ａ１は、複数本のボンディングワイヤ（以下、単にワイヤという）ＷＡを通じてリード８Ａと電気的に接続されている。また、複数のパッド１０Ａ２は、複数のワイヤＷＡを通じて、後述の半導体チップ４ＰＨ，４ＰＬのゲート電極用のパッド１０ＧＨ，１０ＧＬと電気的に接続されている。さらに、複数のパッド１０Ａ３は、複数のワイヤＷＡを通じて、後述の半導体チップ４ＰＨ，４ＰＬのソース電極用のパッド１０ＳＨ，１０ＳＬと電気的に接続されている。ワイヤＷＡは、例えば金（Ａｕ）によって形成されている。
本実施の形態１では、破線ＲＡで囲んだ領域内の上記複数のリード８Ａ、ダイパッド８Ｄ１、半導体チップ４ＣおよびワイヤＷＡの設計条件（少なくとも複数のリード８Ａの設計条件）が、後に図８で例示するように複数の半導体装置（図８の（ａ）〜（ｃ））で互いに共通（同一）になっている。すなわち、上記複数のリード８Ａ、ダイパッド８Ｄ１、半導体チップ４ＣおよびワイヤＷＡの設計条件が、設計上、変更の無い、常に一定（固定）のものになっている。なお、ここで言う設計条件には、リード８Ａ、ダイパッド８Ｄ１、半導体チップ４ＣおよびワイヤＷＡの配置の仕方、寸法、材料および数等のような物理的な要素と、その他に、信号や電源等のような電気的な要素を含む。
上記ダイパッド８Ｄ２は、パッケージ５の第２の辺に沿う方向（第２方向Ｙ）の長さが、パッケージ５の第１の辺に沿う方向（第１方向Ｘ）の長さよりも長い平面矩形状に形成されている場合が例示されている。ダイパッド８Ｄ２の互いに交差する二辺には、その二辺に沿って上記複数のリード８Ｂ１（８Ｂ）が一体的に接続されている。この複数のリード８Ｂ１には、上記高電位の入力電源ＶＩＮが供給される。
このダイパッド８Ｄ２の主面（第１主面）上には、上記パワートランジスタ用の半導体チップ４ＰＨが、その主面（第１主面）を上に向け、かつ、その裏面（第２主面）をダイパッド８Ｄ２に向けた状態で搭載されている。半導体チップ４ＰＨの裏面の電極（ドレイン電極）は、導電性の接着層１２ａを介してダイパッド８Ｄ２に接合され電気的に接続されている。この半導体チップ４ＰＨの裏面の電極は、上記ハイサイド用のパワーＭＯＳＱＨ１のドレインＤに電気的に接続されている。
ここでは、半導体チップ４ＰＨが、ダイパッド８Ｄ２の長手方向（すなわち、パッケージ５の第２の辺に沿う方向で第２方向Ｙ）の長さが、ダイパッド８Ｄ２の短方向（すなわち、パッケージ５の第１の辺に沿う方向で第１方向Ｘ）の長さよりも長い平面長方形状に形成されている場合が例示されている。この半導体チップ４ＰＨの主面（第１主面）上には、上記ゲート電極用のパッド１０ＧＨと、上記ソース電極用のパッド１０ＳＨとが配置されている。
ゲート電極用のパッド１０ＧＨは、上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極に電気的に接続されている。このゲート電極用のパッド１０ＧＨは、半導体チップ４ＰＨの長手方向の一端側に配置されている。半導体チップ４ＰＨは、上記ゲート電極用のパッド１０ＧＨが上記制御回路用の半導体チップ４Ｃ側を向いた状態で、半導体チップ４ＰＨの長手方向（第２方向Ｙ）が、上記半導体チップ４Ｃの長手方向（第１方向Ｘ）に対して交差（直交）するように配置されている。
上記ソース電極用のパッド１０ＳＨは、ゲート電極用のパッド１０ＧＨよりも大きなパターンとされている。このソース電極用のパッド１０ＳＨは、上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳに電気的に接続されている。また、このソース電極用のパッド１０ＳＨは、ワイヤＷＢ１を介して、上記ダイパッド８Ｄ３に電気的に接続されている。ワイヤＷＢ１は、上記ワイヤＷＡと同一材料により形成されているが、その太さがワイヤＷＡよりも太い。
上記ダイパッド８Ｄ３は、パッケージ５の第２の辺に沿う方向（第２方向Ｙ）の長さが、パッケージ５の第１の辺に沿う方向（第１方向Ｘ）の長さよりも長い平面矩形状に形成されている場合が例示されている。ダイパッド８Ｄ３の対角に当たる２つの角部近傍には、上記複数のリード８Ｂ２（８Ｂ）が一体的に接続されている。この複数のリード８Ｂ２は、上記半導体装置ＰＤの出力用の端子ＥＴ２となっている。
このダイパッド８Ｄ３の主面（第１主面）上には、上記パワートランジスタ用の半導体チップ４ＰＬが、その主面（第１主面）を上に向け、かつ、その裏面（第２主面）をダイパッド８Ｄ３に向けた状態で搭載されている。半導体チップ４ＰＬの裏面の電極（ドレイン電極）は、導電性の接着層１２ｂを介してダイパッド８Ｄ３に接合され電気的に接続されている。この半導体チップ４ＰＬの裏面の電極は、上記ロウサイド用のパワーＭＯＳＱＬ１のドレインＤに電気的に接続されている。
ここでは、半導体チップ４ＰＬが、ダイパッド８Ｄ３の長手方向（すなわち、パッケージ５の第２の辺に沿う方向で第２方向Ｙ）の長さが、ダイパッド８Ｄ３の短方向（すなわち、パッケージ５の第１の辺に沿う方向で第１方向Ｘ）の長さよりも長い平面長方形状に形成されている場合が例示されている。この半導体チップ４ＰＬの主面（第１主面）上には、上記ゲート電極用のパッド１０ＧＬと、上記ソース電極用のパッド１０ＳＬとが配置されている。
ゲート電極用のパッド１０ＧＬは、上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極に電気的に接続されている。このゲート電極用のパッド１０ＧＬは、半導体チップ４ＰＬの長手方向の一端側に配置されている。半導体チップ４ＰＬは、上記ゲート電極用のパッド１０ＧＬが上記制御回路用の半導体チップ４Ｃ側を向いた状態で、半導体チップ４ＰＬの長手方向（第２方向Ｙ）が、上記半導体チップ４Ｃの長手方向（第１方向Ｘ）に対して交差（直交）するように配置されている。すなわち、パワートランジスタ用の２つの半導体チップ４ＰＨ，４ＰＬは、制御回路用の半導体チップ４Ｃの長手方向（第１方向Ｘ）に沿って並んで配置されている。
半導体チップ４ＰＬのソース電極用のパッド１０ＳＬは、ゲート電極用のパッド１０ＧＬよりも大きなパターンとされている。このソース電極用のパッド１０ＳＬは、上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳに電気的に接続されている。また、このソース電極用のパッド１０ＳＬは、ワイヤＷＢ２を介して、上記リード配線８Ｌに電気的に接続されている。ワイヤＷＢ２は、上記ワイヤＷＡと同一材料で形成されているが、その太さがワイヤＷＡよりも太い。
リード配線８Ｌは、ダイパッド８Ｄ３の互いに交差する二辺の近傍に、その二辺に沿って延在し、かつ、その二辺から所定の間隔を持って分離された状態で隣接して配置されている。リード配線８Ｌには、その延在方向に沿って上記複数のリード８Ｂ３(８Ｂ)が一体的に接続されている。このリード８Ｂ３には、上記基準電位ＧＮＤが供給されるようになっている。
本実施の形態１では、破線ＲＢで囲んだ領域内の上記複数のリード８Ｂ、ダイパッド８Ｄ２，８Ｄ３、半導体チップ４ＰＨ，４ＰＬおよびワイヤＷＢ１，ＷＢ２の設計条件（少なくとも複数のリード８Ｂの設計条件）が、複数の半導体装置ＰＤ間で異なる場合がある。すなわち、上記複数のリード８Ｂ、ダイパッド８Ｄ２，８Ｄ３、半導体チップ４ＰＨ，４ＰＬおよびワイヤＷＢ１，ＷＢ２の設計条件が、接続される負荷ＬＤに応じて、設計上、変更（展開）されるようになっている。なお、ここで言う設計条件は、リード８Ｂ、ダイパッド８Ｄ２，８Ｄ３、半導体チップ４ＰＨ，４ＰＬおよびワイヤＷＢ１，ＷＢ２の配置の仕方、寸法、材料および数等のような物理的な要素と、その他に、信号や電源等のような電気的な要素を含むが、特にリード８Ｂの本数、ダイパッド８Ｄ２，８Ｄ３や半導体チップ４ＰＨ，４ＰＬの第２方向Ｙ（ダイパッド８Ｄ１や半導体チップ４Ｃの長手方向に対して交差する方向）の長さである。
ここで、図１に示すようにＰＯＬ電源Ｐ４には様々な負荷ＬＤが接続されることから、ＰＯＬ電源Ｐ４には、それぞれの負荷ＬＤに応じて出力電圧、出力電流およびスイッチング周波数等の各種要素がそれぞれ複数要求される。このため、複数の負荷ＬＤに応じて、ＰＯＬ電源Ｐ４を構成する半導体装置ＰＤの品種展開（ラインアップ）を行う必要がある。
その際、各品種に応じて半導体装置内のパワートランジスタ回路および制御回路の配置を変更すると、各品種の半導体装置に設けられたリード（外部端子）もそれぞれ異なった配置となる。前記半導体装置は配線基板に実装され、電源システム等の電子装置に搭載される。各品種の半導体装置のリードの配置に応じて配線基板上の配線パターンをレイアウトする必要があり、配線基板上の配線パターンのレイアウトによっては半導体装置内の制御回路が誤動作する可能性が生じる。
そこで、本実施の形態１では、上記複数のリード８Ａ、ダイパッド８Ｄ１、半導体チップ４ＣおよびワイヤＷＡの設計条件（少なくとも複数のリード８Ａの設計条件）は変えずに、上記複数のリード８Ｂ、ダイパッド８Ｄ２，８Ｄ３、半導体チップ４ＰＨ，４ＰＬおよびワイヤＷＢ１，ＷＢ２の設計条件（少なくとも複数のリード８Ｂの設計条件）を変えることにより、種々の負荷ＬＤに対応できる半導体装置ＰＤを提供するようにする。すなわち、半導体装置ＰＤにおいて、誤動作が生じ易い上記半導体チップ４Ｃ内のＰＷＭ回路に電気的に接続されるリード８Ａの配置等に変更が生じないので、半導体装置ＰＤを搭載する配線基板において上記リード８Ａに電気的に接続される配線の配置等にも変更が生じない。このため、半導体装置ＰＤの上記半導体チップ４Ｃ内のＰＷＭ回路での誤動作を低減または防止できる。したがって、半導体装置を実装する配線基板の配線パターンの設計を容易にするような半導体装置を提供することができる。また、複数の半導体装置ＰＤを搭載する配線基板の配線レイアウトの改版回数を低減できるので、複数の半導体装置ＰＤを同一配線基板上に搭載する電子装置の開発期間を短縮させることができる。
ここで、上記のような半導体装置ＰＤの品種展開（ラインアップ）の一例を図８（ａ）〜（ｃ）に示す。なお、図８では、説明上、パッケージ５の内部を透かして見せている。
図８の（ａ）〜（ｃ）は、それぞれ、出力電流が、例えば１０Ａ、１６Ａおよび２０Ａの半導体装置ＰＤを示している。この３つの半導体装置ＰＤにおいては、出力電流が変わっても、制御回路用の半導体チップ４Ｃが電気的に接続されるリード８Ａの配置等は互いに同じ（固定）である。また、３つの半導体装置ＰＤのパッケージ５の第１方向Ｘに沿う第１の辺の長さは互いに等しい。
一方、この３つの半導体装置ＰＤにおいては、パワートランジスタ用の半導体チップ４ＰＨ，４ＰＬが電気的に接続されるリード８Ｂの配置（本数）等が、出力電流（負荷ＬＤで必要とされる電流容量）に応じて異なっている。出力電流が大きくなるにつれて、ダイパッド８Ｄ２，８Ｄ３および半導体チップ４ＰＨ，４ＰＬの第２方向Ｙ（パッケージ５の第２の辺に沿う方向）の長さが長くなっている。すなわち、パワーＭＯＳＱＨ１，ＱＬ１のゲート幅が長くなっている。また、出力電流が大きくなるにつれて、リード８Ｂの本数が増えている。このため、３つの半導体装置ＰＤは、その各々のパッケージ５の第２方向Ｙに沿う第２の辺の長さが出力電流が大きくなるにつれて長くなっている。ここで、例えば出力電流が１０Ａの電源を、次機種で２０Ａに変更する場合、通常では、上記ＰＷＭ回路が誤動作する場合がある。これに対して本実施の形態１では、制御回路用の半導体チップ４Ｃが電気的に接続されるリード８Ａの配置および本数等は変えず固定にし、パワートランジスタ用の半導体チップ４ＰＨ，４ＰＬが電気的に接続されるリード８Ｂの配置および本数等のみを出力電流に応じて変えることにより、上記ＰＷＭ回路が誤動作するポテンシャルを低減できる。
次に、図９は出力電流が異なる複数の半導体装置ＰＤ，ＰＤを有する電子装置の要部平面図、図１０は図９の電子装置を図９の下側の方向から見た側面図である。なお、図９では、説明上、半導体装置ＰＤの下層の配線基板１５の主面を透かして見せている。
ここでは、電子装置を構成する配線基板１５の同一の主面上に、出力電流が異なる２つの半導体装置ＰＤ，ＰＤが搭載されている場合が例示されている。図９および図１０の左側の半導体装置ＰＤの出力電流は、例えば１０Ａ程度、右側の半導体装置ＰＤの出力電流は、例えば２０Ａ程度である。また、配線基板１５の同一の主面上において、各々の半導体装置ＰＤ，ＰＤの近くには、負荷ＬＤ，ＬＤおよびコイルＬ，Ｌが搭載されている。負荷ＬＤには、例えばＤＲＡＭ（Dynamic RAM）やフラッシュメモリ等のようなメモリ回路、ＣＰＵやＦＰＧＡ（Field Programmable Gate Array）等のようなロジック回路がある。
複数の半導体装置ＰＤ，ＰＤの制御回路用のリード８Ａの配置や本数等は、上記のように出力電流等が異なっても共通なので、配線基板１５の半導体装置ＰＤ，ＰＤが搭載される領域において、各々の半導体装置ＰＤ，ＰＤのリード８Ａが電気的に接続される配線（いわゆる配線と電極（ランド）とを含む広い概念）１６Ａの配置も同じ（共通、固定）になっている。
一方、複数の半導体装置ＰＤ，ＰＤのパワートランジスタ用のリード８Ｂの配置や本数等は、上記のように出力電流等に応じて異なるので、配線基板１５の半導体装置ＰＤ，ＰＤが搭載される領域において、各々の半導体装置ＰＤ，ＰＤのリード８Ｂが電気的に接続される配線（いわゆる配線と電極（ランド）とを含む広い概念）１６Ｂの配置も異なっている。ここでは、出力電流が大きい半導体装置ＰＤ（図９の右側）の配線１６Ｂの第２方向Ｙ（パッケージ５の第２の辺に沿う方向、ダイパッド８Ｄ１の長手方向に対して交差（直交）する方向）の長さが、出力電流が小さい半導体装置ＰＤ（図９の左側）の配線１６Ｂの第２方向Ｙの長さよりも長くなっている。
このような本実施の形態１によれば、複数の半導体装置ＰＤにおいて、制御回路用の半導体チップ４Ｃが電気的に接続されるリード８Ａの配置および本数等は変えず固定にし、パワートランジスタ用の半導体チップ４ＰＨ，４ＰＬが電気的に接続されるリード８Ｂの配置および本数等のみを、各々の半導体装置ＰＤに要求される出力電流に応じて変える。これにより、各々の半導体装置ＰＤにおけるＰＷＭ回路が誤動作するポテンシャルを低減できるので、半導体装置ＰＤの設計を容易にすることができる。また、配線基板１５のレイアウト設計を容易にすることができ、配線基板１５の改版回数を低減できる。したがって、出力電流、出力電圧またはスイッチング周波数等のような所望の電気的要素が異なる複数の半導体装置ＰＤを有する電子装置の開発期間を短縮できる。また、配線基板１５の改版回数を低減できるので、上記電子装置のコストを低減できる。
次に、上記パワーＭＯＳＱＨ１，ＱＬ１が形成された半導体チップ４ＰＨ，４ＰＬの構成を説明する。なお、パワーＭＯＳＱＨ１，ＱＬ１が形成された半導体チップ４ＰＨ，４ＰＬの構成は互いに同じなので、ハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨを説明することで、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ４ＰＬの説明を省略する。
図１１はハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップ４ＰＨの主面の全体平面図、図１２は図１１の下層の配線層を示す半導体チップ４ＰＨの主面の全体平面図、図１３は図１１および図１２のＹ１−Ｙ１線の断面図、図１４はハイサイド用のパワーＭＯＳＱＨ１の単位トランジスタセルの拡大断面図をそれぞれ示している。
半導体チップ４ＰＨの平面形状は、例えば第２方向Ｙの長さが第１方向Ｘの長さよりも長い長方形状とされている。半導体チップ４ＰＨは、素子が形成される主面（デバイス形成面：第１主面）と、これに対して半導体チップ４ＰＨの厚さ方向に沿って反対側に位置する裏面（裏面電極形成面：第２主面）とを有している。
半導体チップ４ＰＨの主面には、パワーＭＯＳＱＨ１のゲート電極用のパッド１０ＧＨと、ゲートフィンガ（ゲート配線パターン）１０ＧＦ１，１０ＧＦ２と、パワーＭＯＳＱＨ１のソース電極用のパッド１０ＳＨとが配置されている。これらパッド１０ＧＨ，１０ＳＨおよびゲートフィンガ１０ＧＦ１，１０ＧＦ２は、半導体チップ４ＰＨの最上層の配線の同一金属材料（例えばアルミニウム）により形成されている。
上記ゲート電極用のパッド１０ＧＨは、半導体チップ４ＰＨの主面において長手方向（第２方向Ｙ）の一端部の近傍に配置されている。このパッド１０ＧＨは、半導体チップ４ＰＨの最上層の表面保護膜１９の一部に形成された開口部から露出されている。表面保護膜１９は、例えば酸化シリコン膜および窒化シリコン（Ｓｉ３Ｎ４）膜の積層膜あるいはその積層膜上にポリイミド膜（ＰｉＱ）のような有機膜が積層されてなる。
上記ゲートフィンガ１０ＧＦ１，１０ＧＦ２は、ゲート電極用のパッド１０ＧＨと一体的に形成され電気的に接続されている。一方のゲートフィンガ１０ＧＦ１は、半導体チップ４ＰＨの主面の外周近傍にその外周に沿って形成されている。他方のゲートフィンガ１０ＧＦ２は、半導体チップ４ＰＨの短方向（第１方向Ｘ）の中央に半導体チップ４ＰＨの長手方向（第２方向Ｙ）に沿って延在した状態で形成されている。この他方のゲートフィンガ１０ＧＦ２の一端はパッド１０ＧＨに接続されているが、他端は上記一方のゲートフィンガ１０ＧＦ２から離れた位置で終端している。このようなゲートフィンガ１０ＧＦ１，１０ＧＦ２は、例えばチタンタングステン（ＴｉＷ）等のようなバリアメタル層とアルミニウム（Ａｌ）等のようなメタル層とを下層から順に積み重ねて形成されている。このようなゲートフィンガ１０ＧＦ１，１０ＧＦ２を設けることにより、パワーＭＯＳＱＨ１のゲート抵抗を低減できるので、非絶縁型ＤＣ／ＤＣコンバータ１の大電流化および高周波化に対応可能となっている。ゲートフィンガ１０ＦＧ１，ＧＦ２の表面は上記表面保護膜１９によって覆われている。
また、上記ゲート電極用のパッド１０ＧＨおよびゲートフィンガ１０ＧＦ１，１０ＧＦは、その下層（図１２に示す）のゲート配線２０Ｌ１，２０Ｌ２およびゲート電極２０Ｇに電気的に接続されている。ゲート配線２０Ｌ１，２０Ｌ２およびゲート電極２０Ｇは、例えば低抵抗な多結晶シリコンによって一体的に形成され互いに電気的に接続されている。一方のゲート配線２０Ｌ１は、半導体チップ４ＰＨの主面の外周近傍にその外周に沿って形成されている。他方のゲート配線２０Ｌ２は、半導体チップ４ＰＨの短方向（第１方向Ｘ）の中央に半導体チップ４ＰＨの長手方向（第２方向Ｙ）に沿って延在した状態で形成されている。ゲート配線２０Ｌ２の長手方向両端は、ゲート配線２０Ｌ１と接続されている。
上記ゲート電極２０Ｇは、上記中央のゲート配線２０Ｌ２から上記外周のゲート配線２０Ｌ１に延びて接続されている。個々のゲート電極２０Ｇは、ハイサイド用のパワーＭＯＳＱＨ１の単位トランジスタセルのゲート電極を形成する部材である。この複数のゲート電極２０Ｇの延在方向（図１２の第１方向Ｘ、半導体チップ４ＰＨの短方向）の総和が、パワーＭＯＳＱＨ１のゲート幅になっている。ここでは、図１２の梨地のハッチングで示すようにゲート電極２０Ｇがストライプ状に配置されている場合が例示されている。すなわち、第１方向Ｘに延在する平面帯状の複数のゲート電極２０Ｇが、第２方向Ｙに沿って複数並んで配置されている。ただし、ゲート電極２０Ｇの平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。
上記ソース電極用のパッド１０ＳＨは、上記ゲートフィンガ１０ＧＦ１，１０ＧＦ２に取り囲まれた位置に、ゲート電極用のパッド１０ＧＨおよびゲートフィンガ１０ＧＦ１，１０ＧＦ２と絶縁された状態で配置されている。ソース電極用のパッド１０ＳＨは、半導体チップ４ＰＨの最上層の表面保護膜１９の一部に形成された開口部から露出されている。上下のパッド１０ＳＨは半導体チップ４ＰＨの短方向中央のゲートフィンガ１０ＧＦ２の途切れた箇所で一体的に接合され互いに電気的に接続されている。
この半導体チップ４ＰＨを構成する半導体基板（以下、単に基板という）４ＨＳは、例えばｎ＋型のシリコン単結晶の半導体層４ＨＳ１と、その上層に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層４ＨＳ２とを有している。このエピタキシャル層４ＨＳ２の主面には、例えば酸化シリコン（ＳｉＯ２等）からなるフィールド絶縁膜２２が形成されている。このフィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域にパワーＭＯＳＱＨ１を構成する複数の単位トランジスタセルが形成されている。パワーＭＯＳＱＨ１は、複数の単位トランジスタセルが並列に接続されることで形成されている。
各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳで形成されている。トレンチゲート構造とすることにより、単位トランジスタセルの微細化及び高集積化が可能となっている。
上記半導体層４ＨＳ１およびエピタキシャル層４ＨＳ２は、上記単位トランジスタセルのドレイン領域としての機能を有している。基板４ＨＳ（半導体チップ４ＰＨ）の裏面には、ドレイン電極用の裏面電極ＢＤＨが形成されている。この裏面電極ＢＤＨは、例えば金（Ａｕ）からなり、上記ダイパッド８Ｄ２と電気的に接続される。
また、エピタキシャル層４ＨＳ２中に形成されたｐ型の半導体領域２３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、上記単位トランジスタセルのソース領域としての機能を有している。
また、基板４ＨＳには、その主面から基板４ＨＳの厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層４ＨＳ２中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。また、溝２５内には、上記ゲート絶縁膜２６を介して上記ゲート電極２０Ｇが埋め込まれている。このゲート電極２０Ｇは、上記のようにゲート配線２０Ｌ１と一体的に形成され電気的に接続されている。ゲート配線２０Ｌ１,２０Ｌ２は、それを覆う絶縁膜２９に形成されたコンタクトホール３０を通じてゲートフィンガ１０ＧＦ１,１０ＧＦ２と電気的に接続されている。
一方、上記ソース電極用のパッド１０ＳＨは、絶縁膜２９に形成されたコンタクトホール３０ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、上記ソース電極用のパッド１０ＳＨは、エピタキシャル層４ＨＳ２に掘られた溝３１を通じてその溝３１の底部側のｐ＋型の半導体領域３２と電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。溝３１は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４を貫通し、その下層のｐ型の半導体領域２３中で終端するように形成されている。
このような単位トランジスタの動作電流は、ドレイン用のエピタキシャル層４ＨＳ２とソース用のｎ＋型の半導体領域２４との間をゲート電極２０Ｇの側面（すなわち、溝２５の側面）に沿って基板４ＨＳの厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップ４ＰＨの厚さ方向に沿って形成される。
次に、本実施の形態１の半導体装置の製造方法の一例を図１５の製造工程に沿って図１６〜図２１により説明する。
まず、図１６および図１７に示すように、リードフレーム（配線基板）８，８を準備する（図１５の工程１００）。
図１６は出力電流が相対的に小さい半導体装置用のリードフレーム８の単位デバイス領域の拡大平面図を示し、図１７は出力電流が相対的に大きい半導体装置用のリードフレーム８の単位デバイス領域の拡大平面図を示している。
リードフレーム８，８は、例えば４２アロイ等のような金属材料を主材料としてなる。ここでは、１つの単位デバイス領域のみを示しているが、実際には、複数の単位デバイス領域が第１方向Ｘに沿って一体的に接続された状態で並んで配置されている。各リードフレーム８，８の単位デバイス領域には、上記したリード８Ａ，８Ｂ、ダイパッド８Ｄ１〜８Ｄ３およびリード配線８Ｌが既に一体的に形成されている。
本実施の形態１では、上記のようにリードフレーム８，８の単位デバイス領域のリード８Ａの配置や本数、ダイパッド８Ｄ１の寸法等は互いに同じであるが、リードフレーム８，８の単位デバイス領域のリード８Ｂの配置や本数、ダイパッド８Ｄ２，８Ｄ３の寸法等は互いに異なっている。ここでは、リードフレーム８，８の単位デバイス領域の第１方向Ｘの寸法やリード８Ａ，８Ｂの本数は同じであるが、単位デバイス領域のダイパッド８Ｄ２，８Ｄ３およびリード配線８Ｌの第２方向Ｙの寸法やリード８Ｂの本数が異なっている。すなわち、出力電流が相対的に大きい半導体装置用のリードフレーム８の単位デバイス領域のダイパッド８Ｄ２，８Ｄ３およびリード配線８Ｌの第２方向Ｙの寸法の方が長い。また、出力電流が相対的に大きい半導体装置用のリードフレーム８の単位デバイス領域のリード８Ｂの本数の方が多い。
このような異なる出力電流を必要とする半導体装置ＰＤ用のリードフレーム８，８を準備するには、その設計に際して、次のようにする。すなわち、リードフレーム８，８の複数のリード８Ａ，８Ｂのうち、制御回路用の半導体チップ４Ｃに電気的に接続されるリード８Ａの配置や本数等およびダイパッド８Ｄ１の寸法や形状等を固定し、パワートランジスタ用の半導体チップ４ＰＨ，４ＰＬに電気的に接続されるリード８Ｂの配置や本数およびダイパッド８Ｄ２，８Ｄ３の第２方向Ｙの寸法等を変えるようにする。
続いて、図１８および図１９に示すように、リードフレーム８の各単位デバイス領域のダイパッド８Ｄ１〜８Ｄ３に上記半導体チップ４Ｃ，４ＰＨ，４ＰＬを搭載する（図１５の工程１０１）。図１８は出力電流が相対的に小さい半導体装置用のリードフレーム８の単位デバイス領域の半導体チップ搭載後の拡大平面図を示し、図１７は出力電流が相対的に大きい半導体装置用のリードフレーム８の単位デバイス領域の半導体チップ搭載後の拡大平面図を示している。
図１８および図１９のリードフレーム８，８の単位デバイス領域の各々のダイパッド８Ｄ１には、制御回路用の同一の半導体チップ４Ｃを搭載する。これに対して、図１９のリードフレーム８の単位デバイス領域のダイパッド８Ｄ２，８Ｄ３には、図１８のパワートランジスタ用の半導体チップ４ＰＨ，４ＰＬよりも、第２方向Ｙの長さが長い（すなわち、ゲート幅が相対的に長く、パワーが大きい）パワートランジスタ用の半導体チップ４ＰＨ，４ＰＬを搭載する。
続いて、図２０および図２１に示すように、ワイヤＷＡ，ＷＢ１，ＷＢ２を接続する（図１５の工程１０２）。図２０は出力電流が相対的に小さい半導体装置用のリードフレーム８の単位デバイス領域のワイヤボンディング工程後の拡大平面図を示し、図２１は出力電流が相対的に大きい半導体装置用のリードフレーム８の単位デバイス領域のワイヤボンディング工程後の拡大平面図を示している。
続いて、各々のリードフレーム８，８の単位デバイス領域の半導体チップ４Ｃ，４ＰＨ，４ＰＬ、ワイヤＷＡ，ＷＢ１，ＷＢ２、ダイパッド８Ｄ１〜８Ｄ３（一部分）およびリード８Ａ，８Ｂ（一部分）を、例えばトランスファーモールド法によりモールドする（図１５の工程１０３）。これにより、上記パッケージ５を形成する。その後、パッケージ５の表面にマーク等を付した後（図１５の工程１０４）、各々のリードフレーム８，８においてパッケージ５から露出するリード８Ａ，８Ｂの部分を切断し、各々のリードフレーム８，８から半導体装置ＰＤ，ＰＤを切り出す（図１５の工程１０５）。その後、以上のようにして得られた出力電流が相対的に異なる半導体装置ＰＤ，ＰＤを配線基板１５上に適宜搭載して所望の電子装置を製造する。
（実施の形態２）
図２２は本発明の他の実施の形態である半導体装置ＰＤの上面側の全体平面図、図２３は図２２のＸ２−Ｘ２線の断面図である。なお、図２２の半導体装置ＰＤの裏面の全体平面図は図５と同じである。また、図２２では、説明上、パッケージ５の内部を透かして見せている。また、図２２では、図面を見易くするため、リード板３５ａ，３５ｂにハッチングを付している。
本実施の形態２では、ワイヤＷＢ１，ＷＢ２に変えてリード板３５ａ，３５ｂを用いている。これ以外の構成は前記実施の形態１と同じである。
リード板３５ａ，３５ｂは、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような導電性および熱伝導性の高い金属板からなり、発熱源となる半導体チップ４ＰＨ，４ＰＬの主面の大半を覆うように配置されている。なお、リード板３５ａ，３５ｂはパッケージ５内に封止されている。
一方のリード板３５ａの一端は、接合層３６ａを介して半導体チップ４ＰＨのソース電極用のパッド１０ＳＨと接合され電気的に接続され、リード板３５ａの他端は、接合層３６ｂを介してダイパッド８Ｄ３と接合され電気的に接続されている。
他方のリード板３５ｂの一端は、接合層３６ｃを介して半導体チップ４ＰＬのソース電極用のパッド１０ＳＬと接合され電気的に接続され、リード板３５ｂの他端は、接合層３６ｄを介してリード配線８Ｌと接合されリード８Ｂ３に電気的に接続されている。
上記接合層３６ａ〜３６ｄは、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田または金（Ａｕ）等からなる。接合層３６ａ〜３６ｄとして導電性樹脂を使用することもできる。なお、半導体チップ４Ｃに接続されるワイヤは上記と同様のワイヤＷＡが使用されている。
図２４は、本実施の形態２の半導体装置ＰＤのラインアップの一例を示している。なお、図２４では、説明上、パッケージ５の内部を透かして見せている。また、図２２では、図面を見易くするため、リード板３５ａ，３５ｂにハッチングを付している。
リード板３５ａ，３５ｂを使用した以外は、前記実施の形態１の図８で説明したのと同じである。出力電流が大きくなるにつれて、リード板３５ａ，３５ｂの第２方向Ｙ（パッケージ５の第２の辺に沿う方向）の長さが長くなっている。
このような本実施の形態２によれば、リード板３５ａ，３５ｂを用いたことにより、寄生インダクタンス、寄生抵抗を低減できる。したがって、非絶縁型ＤＣ／ＤＣコンバータ１のスイッチング損失および導通損失をさらに低減でき、非絶縁型ＤＣ／ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。
（実施の形態３）
前記実施の形態１，２では、出力電流の増大に応じてパワートランジスタ用の半導体チップ４ＰＨ，４ＰＬを一方向に長くしてゲート幅を大きくするようにした。しかし、このように半導体チップ４ＰＨ，４ＰＬを大きくしていくと、半導体チップ４ＰＨ，４ＰＬに加わる応力が大きくなり、半導体チップ４ＰＨ，４ＰＬとダイパッド８Ｄ２，８Ｄ３との接合部に剥離が生じる等、信頼性の確保が困難になる。
そこで、本実施の形態３においては、パワートランジスタ用の半導体チップを複数に分割した。これにより、パワートランジスタ用の半導体チップに加わる応力を低減できるので、信頼性を向上させることができる。これ以外の構成は、前記実施の形態１，２と同じである。
図２５は本実施の形態３の半導体装置ＰＤのワイヤボンディング工程１０１後の平面図、図２６は図２５のＸ３−Ｘ３線の断面図、図２７は本実施の形態３の半導体装置ＰＤの切断工程１０５後の全体平面図、図２８は図２７のＸ３−Ｘ３線の断面図である。なお、図２７では、図面を見易くするため、パッケージ５の内部を透かして見せている。
ダイパッド８Ｄ３の主面上には、ロウサイド用のパワーＭＯＳＱＬ１を形成する複数の半導体チップ４ＰＬ，４ＰＬがその主面を上に向け、かつ、その裏面をダイパッド８Ｄ３に向けた状態で搭載されている。すなわち、本実施の形態３では、ロウサイド用のパワーＭＯＳＱＬ１を形成する半導体チップが、２つの半導体チップ４ＰＬ，４ＰＬに分かれている。各半導体チップ４ＰＬ，４ＰＬには、前記実施の形態１と同様に、ロウサイド用のパワーＭＯＳＱＬ１を形成するための複数の単位トランジスタが形成されている。
この２つの半導体チップ４ＰＬ，４ＰＬの主面のソース電極用のパッド１０ＳＬの各々は、接合層３６ｃを介して１枚のリード板２５ｂに接合され、これを通じて互いに電気的に接続されているとともに、リード配線８Ｌに電気的に接続されている。そして、この半導体チップ４ＰＬ，４ＰＬの各々に形成された複数の単位トランジスタは電気的に並列に接続されて、全体としてロウサイド用のパワーＭＯＳＱＬ１が形成されている。
ここでは、ハイサイド用のパワーＭＯＳＱＨ１を有する半導体チップ４ＰＨはダイパッド８Ｄ２の主面上に１個だけ搭載されている場合が例示されている。上記ロウサイド用のパワーＭＯＳＱＬ１を有する前記複数の半導体チップ４ＰＬ，４ＰＬの長辺の長さの和が、ハイサイド用のパワーＭＯＳＱＨ１を有する半導体チップ４ＰＨの長辺の長さよりも長い。
このように本実施の形態３によれば、ロウサイド用のパワーＭＯＳＱＬ１を複数の半導体チップ４ＰＬ，４ＰＬによって形成したことにより、半導体チップ４ＰＬ，４ＰＬに加わる応力を低減でき、半導体チップ４ＰＬ，４ＰＬの各々の裏面の接着層１２ｂに加わる応力を低減できるので、信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
例えば前記実施の形態１〜３では、トレンチゲート構成のパワーＭＯＳ構成とした場合について説明したが、これに限定されるものではなくプレーナ型のパワーＭＯＳを用いても良い。この場合、基板の主面上にゲート絶縁膜を介してゲート電極が配置される。ゲート電極が対向する基板の主面部分にチャネルが形成される。すなわち、動作電流は基板の主面（基板の厚さ方向に対して交差する面）に沿って流れる部分を有する。
また、前記実施の形態３では、ロウサイド用のパワーＭＯＳＱＬ１を形成する半導体チップを複数個に分割した場合について説明したが、これに限定されるものではなく、例えばハイサイド用のパワーＭＯＳＱＨ１を形成する半導体チップを複数個に分割しても良い。
また、前記実施の形態３では２つの半導体チップ４ＰＬ，４ＰＬのソース電極用のパッド１０ＳＬにリード板３５ｂを接続した場合について説明したが、これに限定されるものではなくリード板３５ｂに変えてワイヤを用いても良い。図２９はその場合の切断工程１０５後の半導体装置ＰＤの変形例の全体平面図、図３０は図２９のＸ３−Ｘ３線の断面図を示している。図２９でも、図面を見易くするため、パッケージ５の内部を透かして見せている。ここでは、２つの半導体チップ４ＰＬ，４ＰＬの主面のソース電極用のパッド１０ＳＬを複数のワイヤＷＢ２を介してリード配線８Ｌに電気的に接続している。この場合も半導体チップ４ＰＬ，４ＰＬの各々に形成された複数の単位トランジスタは電気的に並列に接続されて、全体としてロウサイド用のパワーＭＯＳＱＬ１が形成されている。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるネットワーク電源システムに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータまたはゲーム機等のような電子機器の電源回路に用いるＤＣ／ＤＣコンバータにも適用できる。
本発明は、半導体装置の製造業に適用できる。
１ 非絶縁型ＤＣ／ＤＣコンバータ
２ 制御回路
３ ドライバ回路
４Ｃ 半導体チップ
４ＰＨ，４ＰＬ 半導体チップ
４ＨＳ 半導体基板
４ＨＳ１ 半導体層
４ＨＳ２ エピタキシャル層
５ パッケージ（封止体）
８ リードフレーム（配線基板）
８Ａ，８Ａ１，８Ａ２，８Ａ３，８Ａ４ リード（第１外部端子、配線基板）
８Ｂ，８Ｂ１，８Ｂ２，８Ｂ３ リード（第２外部端子、配線基板）
８Ｄ１，８Ｄ２，８Ｄ３ ダイパッド（配線基板）
８Ｌ リード配線（配線基板）
１０Ａ，１０Ａ１，１０Ａ２ ボンディングパッド
１０ＧＨ，１０ＧＬ ボンディングパッド
１０ＳＨ，１０ＳＬ ボンディングパッド
１０ＧＦ１，１０ＧＦ２ ゲートフィンガ
１２ａ，１２ｂ 接着層
１５ 配線基板
１６Ａ，１６Ｂ 配線
１９ 表面保護膜
２０Ｌ１，２０Ｌ２ ゲート配線
２０Ｇ ゲート電極
２２ フィールド絶縁膜
２３ 半導体領域
２４ 半導体領域
２５ 溝
２６ ゲート絶縁膜
２９ 絶縁膜
３０ａ，３０ｂ コンタクトホール
３１ 溝
３２ 半導体領域
３５ａ，３５ｂ リード板
３６ａ〜３６ｄ 接合層
ＩＮ 入力
Ｐ１ ＡＣ／ＤＣ切換モード整流器
Ｐ２ ＤＣ／ＤＣコンバータ
Ｐ３ ４８Ｖ Ｂｒｉｃコンバータ
Ｐ４ ＰＯＬ電源
Ｐ５ ＰＰＯＤ電源
ＬＤ 負荷
ＰＤ 半導体装置
ＱＨ１，ＱＬ１ パワーＭＯＳ・ＦＥＴ（パワートランジスタ）
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
Ｌ コイル
Ｄ ドレイン
Ｓ ソース
ＶＩＮ 入力電源
ＥＴ１，ＥＴ２ 端子
Ｎ 出力ノード
Ｄｐ１，Ｄｐ２ 寄生ダイオード
Ｔｏｎ パルス幅
Ｔ パルス周期
ＷＡ ボンディングワイヤ
ＷＢ１ ボンディングワイヤ
ＷＢ２ ボンディングワイヤ
ＢＤＨ 裏面電極
ＰＷＬ１ ｐ型ウエル

Claims (3)

  1. （ａ）厚さ方向に沿って互いに反対側に位置する第１主面および第２主面を有する配線基板を準備する工程、
    （ｂ）前記配線基板の第１主面上にパワートランジスタ用の半導体チップおよび制御回路用の半導体チップを搭載する工程を有し、
    前記（ａ）工程においては、
    前記配線基板の第２主面に配置される外部端子のうち、前記制御回路用の半導体チップに電気的に接続される外部端子の配置を固定し、前記パワートランジスタ用の半導体チップに電気的に接続される外部端子の配置を変える工程を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記パワートランジスタ用の半導体チップを、前記制御回路用の半導体チップの長手方向に対して交差するように配置し、
    前記パワートランジスタ用の半導体チップの辺の長さを変える工程を有することを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記パワートランジスタ用の半導体チップの辺のうち、前記制御回路用の半導体チップの長手方向に対して交差する方向に沿う辺の長さを変える工程を有することを特徴とする半導体装置の製造方法。
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