JP4344776B2 - 半導体装置 - Google Patents
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Description
本実施の形態1においては、例えばパーソナルコンピュータ、サーバーまたはゲーム機器等のような電子機器のCPU(Central Processing Unit)を駆動するDC−DCコンバータ(DC to DC converter)回路の複合パワーMOS(半導体装置)に本発明の技術思想を適用した場合について説明する。
本実施の形態2においては、ハイ側のパワーMOS回路部のソース電極と、ロウ側のパワーMOS回路部のドレイン電極とを封止体の内部でも電気的に接続した構造について説明する。
本実施の形態3においては、ワイヤボンディング工程時のフレーム押さえ部の変形例を説明する。
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
2 リード
2a リード
2b リード
3 孔
4C1 半導体チップ(第1半導体チップ)
4C2 半導体チップ(第2半導体チップ)
4S 半導体基板
4S1 半導体層
4S2 エピタキシャル層
5G1 ゲート引出電極(第1ゲート電極用の外部端子)
5G2 ゲート引出電極(第2ゲート電極用の外部端子)
5S1 ソース引出電極(第1ソース電極用の外部端子)
5S2 ソース引出電極(第2ソース電極用の外部端子)
6a チップ搭載部(第1パターン)
6b チップ搭載部(第2パターン)
6a1,6b1 凸部
7a〜7d ボンディングワイヤ
8a リードバー部(第1ゲート用パターン)
8b リードバー部(第2ゲート用パターン)
8c リードバー部(第1ソース用パターン)
8d リードバー部(第2ソース用パターン)
8e リードバー部(第2ソース用パターン)
10 吊りリード
11 溝
12 接着剤
13 フレーム
13a 単位フレーム
13b ダム片
15 導体膜
16 n型の半導体領域
17 p型の半導体領域
18 n+型の半導体領域
19 溝
20 ゲート絶縁膜
21 ゲート電極
22 キャップ用絶縁膜
25 プリント配線基板
26 フットパターン
27 溝
28 パターン部
Q 複合パワーMOS・FET
Qv パワーMOS・FET
Q1,Q2 パワーMOS・FET回路部
D1 ショットキーバリアダイオード
LA コイル
C1 電解コンデンサ
Claims (8)
- 第1電界効果トランジスタを有する第1半導体チップ、前記第1半導体チップの第1面に形成された第1ゲート電極用の外部端子および第1ソース電極用の外部端子、前記第1半導体チップの第1面の反対側における第2面に形成された第1ドレイン電極、前記第1半導体チップの第1ドレイン電極が接続された状態で前記第1半導体チップを搭載する第1パターン、前記第1パターンの近傍に前記第1パターンとは分離されて配置され、前記第1ゲート電極用の外部端子にボンディングワイヤを通じて電気的に接続された第1ゲート用パターン、前記第1パターンの近傍に前記第1パターンとは分離されて配置され、前記第1ソース電極用の外部端子にボンディングワイヤを通じて電気的に接続された第1ソース用パターン、
前記第1半導体チップとは別の半導体チップであって、第2電界効果トランジスタを有する第2半導体チップ、前記第2半導体チップの第1面に形成された第2ゲート電極用の外部端子および第2ソース電極用の外部端子、前記第2半導体チップの第1面の反対側の第2面に形成された第2ドレイン電極、前記第2半導体チップの第2ドレイン電極が接続された状態で前記第2半導体チップを搭載する第2パターン、前記第2パターンの近傍に前記第2パターンとは分離されて配置され、前記第2ゲート電極用の外部端子にボンディングワイヤを通じて電気的に接続された第2ゲート用パターン、前記第2パターンの近傍に前記第2パターンとは分離されて配置され、前記第2ソース電極用の外部端子にボンディングワイヤを通じて電気的に接続された第2ソース用パターン、
前記第1、第2半導体チップ、前記第1、第2パターン、前記第1、第2ゲート用パターン、前記第1、第2ソース用パターンおよびボンディングワイヤを封止する封止体、
前記第1パターンと一体的に形成され、前記封止体の第1面から突出する第1ドレイン用リード、前記第1ゲート用パターンと一体的に形成され、前記封止体の第1面から突出する第1ゲート用リード、前記第1ソース用パターンと一体的に形成され、前記封止体の第1面とは反対側の第2面から突出する第1ソース用リード、
前記第2パターンと一体的に形成され、前記封止体の第2面から突出する第2ドレイン用リード、前記第2ゲート用パターンと一体的に形成され、前記封止体の第1面から突出する第2ゲート用リード、前記第2ソース用パターンと一体的に形成され、前記封止体の第1面から突出する第2ソース用リードを備え、
前記第1ソース用パターンは、前記第2パターンと直線的に接続されないように電気的に分離されており、
前記第1電界効果トランジスタが電源回路を構成する高電位側のパワーMOS・FETであり、前記第2電界効果トランジスタが電源回路を構成する低電位側のパワーMOS・FETであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記第1半導体チップの第1面に形成された第1ゲート電極用の外部端子と、前記第2半導体チップの第1面に形成された第2ゲート電極用の外部端子とが隣り合うように、前記第1、第2半導体チップを配置したことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第2ソース用パターンは、前記第2半導体チップの第1の辺に沿って延びるパターン部分と、そのパターン部分と一体的に形成されてなり前記第2半導体チップの第1の辺に交差する第2の辺に沿って延びるパターン部分とを有することを特徴とする半導体装置。
- 請求項3記載の半導体装置において、前記第2ソース用パターンにおいて、前記第2半導体チップの第2の辺に沿って延びるパターン部分に接続された吊りリードの接続部の近傍に溝を設けたことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第1、第2パターンの各々の対向辺に凸部を設け、その各々の凸部が噛み合うように第1、第2パターンを配置したことを特徴とする半導体装置。
- 請求項5記載の半導体装置において、前記第2半導体チップの大きさは、前記第1半導体チップの大きさよりも大きく、前記第2パターンの凸部の幅を、前記第1パターンの凸部の幅よりも長くしたことを特徴とする半導体装置。
- 請求項5記載の半導体装置において、前記第1パターンの凸部を、前記第1パターンの対向辺において前記第1ソース電極用の外部端子と前記第1ソース用パターンとを接続するボンディングワイヤが接続される側に設け、前記第2パターンの凸部を、前記第2パターンの対向辺において前記第2ソース電極用の外部端子と第2ソース用パターンとを接続するボンディングワイヤが接続される側に設けたことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記第1半導体チップの大きさは、前記第2半導体チップの大きさよりも小さいことを特徴とする半導体装置。
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