JP2008130719A - 半導体装置及びｄｃ−ｄｃコンバータ - Google Patents

半導体装置及びｄｃ−ｄｃコンバータ Download PDF

Info

Publication number
JP2008130719A
JP2008130719A JP2006312551A JP2006312551A JP2008130719A JP 2008130719 A JP2008130719 A JP 2008130719A JP 2006312551 A JP2006312551 A JP 2006312551A JP 2006312551 A JP2006312551 A JP 2006312551A JP 2008130719 A JP2008130719 A JP 2008130719A
Authority
JP
Japan
Prior art keywords
terminal
capacitor
side element
mosfet chip
mosfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2006312551A
Other languages
English (en)
Inventor
Nobuyuki Sato
信幸 佐藤
Koichi Endo
幸一 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006312551A priority Critical patent/JP2008130719A/ja
Publication of JP2008130719A publication Critical patent/JP2008130719A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Dc-Dc Converters (AREA)

Abstract

【課題】ＤＣ−ＤＣコンバータを小型化、高特性化する。
【解決手段】一方の面にドレイン端子が形成され、他方の面にソース端子とゲート端子が形成された第１のＭＯＳＦＥＴチップと、一方の面にドレイン端子が形成され、他方の面にソース端子とゲート端子が形成された第２のＭＯＳＦＥＴチップと、両面に電極の形成された平板状のコンデンサと備え、第２のＭＯＳＦＥＴチップのソース端子とコンデンサの一方の電極とを積層し電気的に接続し、前記第１のＭＯＳＦＥＴチップのドレイン端子とコンデンサの他方の電極とを積層し電気的に接続した構造であることを特徴とする半導体装置を提供することにより上記課題を解決する。
【選択図】図３

Description

本発明は、半導体装置及びＤＣ−ＤＣコンバータの技術分野に関するものである。
パーソナルコンピュータ等の情報通信機器に使用されるＣＰＵは微細化、高速化が進んでおり、これに伴いＣＰＵを駆動するための電源システムも大電流化・高周波化が必要となっている。即ち、一つの電源で複数の回路に電力を供給する従来のシステムでは、配線の寄生インピーダンスによって電圧降下が生じ、ＣＰＵの誤動作や、電力損失の増加を招き、高周波化を妨げる原因にもなっている。このため電源を分散化し、負荷となる電子回路の近くに電源を設ける構成へと移行が進んでいる。このような電源としては、特許文献１に開示されている２つのＭＯＳＦＥＴのソースとドレインとを直列に接続することにより形成される中間ノードを出力ノードとする、いわゆる非絶縁型ＤＣ−ＤＣコンバータが多く用いられている。
しかしながら、ＣＰＵ等の情報機器装置の大電流化、高周波化はより一層加速し、ＤＣ−ＤＣコンバータ内における僅かな配線インピーダンスも無視することができない状況にある。また、各々のＣＰＵ等の情報機器装置について各々ＤＣ−ＤＣコンバータを設けた場合では、実装スペースが広がるとともに、配線長も長くなり、更なる寄生インピーダンスの増加につながる。
特開２００２−２１７４１６号公報
本発明は、２つのＭＯＳＦＥＴチップとコンデンサからなる半導体装置の小型化、及び、同期整流方式の非絶縁型降圧式ＤＣ−ＤＣコンバータの小型化及び特性を向上させる技術を提供するものである。
本発明の一の態様に係る半導体装置は、一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第１のＭＯＳＦＥＴチップと、一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第２のＭＯＳＦＥＴチップと、両面に電極の形成された平板状のコンデンサと、を備え、前記第２のＭＯＳＦＥＴチップのソース端子の形成されている面と前記コンデンサの一方の電極が向き合うように積層し、かつ、前記ソース端子と前記一方の電極とを電気的に接続し、前記第１のＭＯＳＦＥＴチップのドレイン端子の形成されている面と前記コンデンサの他方の電極が向き合うように積層し、かつ、前記ドレイン端子と前記他方の電極とを電気的に接続した構造であることを特徴とする。
また、本発明の一の態様に係るＤＣ−ＤＣコンバータは、一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第１のＭＯＳＦＥＴチップと、一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第２のＭＯＳＦＥＴチップと、両面に電極の形成された平板状のコンデンサと、前記第１のＭＯＳＦＥＴのゲート端子と、前記第２のＭＯＳＦＥＴのゲート端子に信号を入力するための２つの出力端子を有する駆動用チップと、を備え、前記第２のＭＯＳＦＥＴチップのソース端子の形成されている面と前記コンデンサの一方の電極が向き合うように積層し、かつ、前記ソース端子と前記一方の電極とを電気的に接続し、前記第１のＭＯＳＦＥＴチップのドレイン端子の形成されている面と前記コンデンサの他方の電極が向き合うように積層し、かつ、前記ドレイン端子と前記他方の電極とを電気的に接続した構造であることを特徴とする。
本発明では、２つのＭＯＳＦＥＴチップとコンデンサからなる半導体装置を小型化することができる。また、同期整流方式の非絶縁型降圧式ＤＣ−ＤＣコンバータの小型化をすることができ、更には、特性を向上させることができる。
〔第１の実施の形態〕
本発明の実施の形態について説明する。
図１は、本実施の形態におけるＤＣ−ＤＣコンバータの回路図である。このＤＣ−ＤＣコンバータは同期整流方式の非絶縁型降圧式ＤＣ−ＤＣコンバータである。
具体的な構成は、第１のＭＯＳＦＥＴチップであるＮチャネル型ＭＯＳＦＥＴからなる制御側素子１１のソースと、第２のＭＯＳＦＥＴチップである同じくＮチャネル型ＭＯＳＦＥＴからなる同期整流側素子１２のドレインとが直列に接続され中間ノードＮｒを形成している。制御側素子１１及び同期整流側素子１２にＮチャネル型ＭＯＳＦＥＴを用いているのは、オン抵抗が低くゲート容量も小さいため高速スイッチングが可能であるからである。
制御側素子１１のドレインは、一方の電極がアース（接地）と接続されたコンデンサ１７の他方の電極と接続されており、ＤＣ−ＤＣコンバータの入力端子２０となっている。一方、同期整流側素子１２のソースはアース（接地）に接続されている。また、同期整流側素子１２のソースとドレインの間にはダイオード１９が形成されている。
制御側素子１１のソースと、同期整流側素子１２のドレインとを接続することにより形成される中間ノードＮｒには、電圧を平滑にするためのインダクタ１５が直列に接続されている。このインダクタ１５を介し、出力電圧を安定化させるためコンデンサ１６が負荷１８と並列に接続されＤＣ−ＤＣコンバータの出力となっている。
制御側素子１１のゲート及び同期整流側素子１２のゲートには、駆動ＩＣ１３の２つの出力端子が各々接続されており、駆動ＩＣ１３はＰＷＭ制御ＩＣ１４に接続されている。
次に、この構成のＤＣ−ＤＣコンバータの基本的な動作を説明する。ＰＷＭ制御ＩＣ１４より出力されたパルス信号が駆動ＩＣ１３に入力し、駆動ＩＣ１３において、制御側素子１１のゲート及び同期整流側素子１２のゲートに入力するための各々のパルス波形が生成され出力される。この波形は一方のＭＯＳＦＥＴをＯＮ状態にする場合には、必ず他方のＭＯＳＦＥＴはＯＦＦ状態となるような波形である。
最初に、駆動ＩＣ１３の出力による制御により、制御側素子１１をＯＮ状態とし、同期整流側素子１２をＯＦＦ状態とする。これにより入力端子２０から電流が供給されインダクタ１５を介し、負荷１８に電力が供給される。
次に、駆動ＩＣ１３の出力による制御により、制御側素子１１と同期整流側素子１２とが同時にＯＮ状態となるのを避けるため、ともにＯＦＦ状態とする。
次に、駆動ＩＣ１３の出力による制御により、制御側素子１１をＯＦＦ状態とし、同期整流側素子１２をＯＮ状態とする。これによりインダクタ１５に逆起電力が生じ、コンデンサ１６に蓄えられた電荷が放電され、負荷１８に電力が供給される。
次に、駆動ＩＣ１３の出力による制御により、再び制御側素子１１と同期整流側素子１２とが同時にＯＮ状態となるのを避けるため、ともにＯＦＦ状態とする。
この動作を繰り返し高周波で行うことにより、負荷１８には、入力端子２０より入力したＤＣ電圧を降圧したＤＣ電圧が供給される。
〔半導体装置の構成〕
次に、本実施の形態における半導体装置の構成を示す。図２、図３では、図１に示すＤＣ−ＤＣコンバータの回路において、一点鎖線により囲まれた領域（Ｓ１）における構成を示す。図２は、本実施の形態における半導体装置の上面図である。図３は、図２における線３Ａ−３Ｂにおいて切断した断面図である。
図２、図３に示すように、金属からなるリードフレーム３０上に導電性ペースト２１を介し、第２のＭＯＳＦＥＴチップであるＮチャネル型ＭＯＳＦＥＴからなる同期整流側素子１２を設置する。このリードフレーム３０はＤＣ−ＤＣコンバータの出力端子と接続されており、同期整流側素子１２の一方の面を覆う大きさのものである。
この際、同期整流側素子１２のドレイン端子４６の形成されている面が、導電性ペースト２１によりリードフレーム３０と電気的に接続されるように設置する。従って、この面とは反対面に形成されている同期整流側素子１２のソース端子３１及びゲート端子３２は、この状態では露出している。
次に、同期整流側素子１２のソース端子３１上に導電性ペースト２２を介し、平板状のコンデンサ１７を設置する。このコンデンサ１７は、平板状のものであればよく、セラミックの平板や有機材料等からなるフィルム状、シート状のものであってもよい。このコンデンサ１７の大きさは、第２のＭＯＳＦＥＴチップである同期整流側素子１２よりも小さくなるように形成されている。積層し表面より電極を接続するためには、積層されるものが小さい方が好ましいからである。
次に、このコンデンサ１７の上に導電性ペースト２３を介して第１のＭＯＳＦＥＴチップであるＮチャネル型ＭＯＳＦＥＴからなる制御側素子１１を設置する。この際、制御側素子１１のドレイン端子４７が形成されている面が、導電性ペースト２３を介しコンデンサ１７の電極と電気的に接続されるように設置する。従って、この面とは反対面に形成されている制御側素子１１のソース端子３３及びゲート端子３４は露出している。第１のＭＯＳＦＥＴチップである制御側素子１１の大きさは、コンデンサ１７よりも小さくなるように形成されている。積層し表面より電極を接続するためには、積層されるものが小さい方が好ましいからである。
次に、同期整流側素子１２のソース端子３１とＧＮＤとなる外部端子３５とをワイヤボンド３６により電気的に接続し、ゲート端子３２と駆動ＩＣ１３からの一方の信号の入力端子である外部端子３７とをワイヤボンド３８により電気的に接続する。
次に、制御側素子１１のソース端子３３とＤＣ−ＤＣコンバータの出力となる外部端子を兼ねたリードフレーム３０とをワイヤボンド３９により電気的に接続する。これにより、導電性ペースト２１を介し制御側素子１１のソース端子３３と同期整流側素子１２のドレイン端子４６とが電気的に接続されることとなる。また、ゲート端子３４と駆動ＩＣ１３からのもう一方の信号の入力端子である外部端子４０とをワイヤボンド４１により電気的に接続する。
次に、コンデンサ１７における導電性ペースト２３を介し制御側素子１１が積層されている面の電極と、ＤＣ−ＤＣコンバータの入力端子２０に接続されている外部端子４２とをワイヤボンド４３により電気的に接続する。
最後に、リードフレーム３０の裏面が露出しないように樹脂４８により封止する。
以上により、図２、図３に示すＤＣ−ＤＣコンバータ回路が形成される。
本実施の形態における構成により、同期整流側素子１２上にコンデンサ１７、制御側素子１１を積層し電気的に接続することができるため、実装スペースを縮小することができ、配線インピーダンスを低下させることができる。尚、本実施の形態で用いたワイヤボンド３６、３８、３９、４１、４３に代えて、アルミニウム（Ａｌ）や銅（Ｃｕ）からなるリボン状の配線や板状の配線を用いることも可能である。この場合、より抵抗率を下げることができるため、更にインピーダンスを低減させることが可能となり、特性を向上させることができる。
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置の構成を示す。図４、図５は、図１に示すＤＣ−ＤＣコンバータの回路において、点線により囲まれた領域（Ｓ２）における構成を示す。図４は、本実施の形態における半導体装置の上面図である。図５は、図４における線５Ａ−５Ｂで切断した断面図である。
図４、図５に示すように、金属からなるリードフレーム３０上に導電性ペースト２１を介し、第２のＭＯＳＦＥＴチップであるＮチャネル型ＭＯＳＦＥＴからなる同期整流側素子１２を設置する。このリードフレーム３０はＤＣ−ＤＣコンバータの出力端子と接続されており、同期整流側素子１２の一方の面を覆う大きさのものである。
この際、同期整流側素子１２のドレイン端子４６の形成されている面が、導電性ペースト２１によりリードフレーム３０と電気的に接続されるように設置する。従って、この面とは反対面に形成されている同期整流側素子１２のソース端子３１及びゲート端子３２は、この状態では露出している。
次に、同期整流側素子１２のソース端子３１上に導電性ペースト２２を介し、平板状のコンデンサ１７を設置する。このコンデンサ１７は、平板状のものであればよく、セラミックの平板や有機材料等からなるフィルム状、シート状のものであってもよい。このコンデンサ１７の大きさは、第２のＭＯＳＦＥＴチップである同期整流側素子１２よりも小さくなるように形成されている。積層し表面より電極を接続するためには、積層されるものが小さい方が好ましいからである。
次に、このコンデンサ１７の上に導電性ペースト２３を介して第１のＭＯＳＦＥＴチップであるＮチャネル型ＭＯＳＦＥＴからなる制御側素子１１を設置する。この際、制御側素子１１のドレイン端子４７が形成されている面が、導電性ペースト２３を介しコンデンサ１７の電極と電気的に接続されるように設置する。従って、この面とは反対面に形成されている制御側素子１１のソース端子３３及びゲート端子３４は露出している。第１のＭＯＳＦＥＴチップである制御側素子１１の大きさは、コンデンサ１７よりも小さくなるように形成されている。積層し表面より電極を接続するためには、積層されるものが小さい方が好ましいからである。
次に、同期整流側素子１２のソース端子３１とＧＮＤとなる外部端子３５とをワイヤボンド３６により電気的に接続する。
次に、制御側素子１１のソース端子３３とＤＣ−ＤＣの出力となる外部端子を兼ねたリードフレーム３０とをワイヤボンド３９により電気的に接続する。これにより導電性ペースト２１を介し制御側素子１１のソース端子３３と同期整流側素子１２のドレイン端子４６とが電気的に接続されることとなる。
次に、コンデンサ１７における導電性ペースト２３を介し制御側素子１１が積層されている面の電極と、ＤＣ−ＤＣコンバータの入力端子２０に接続されている外部端子４２とをワイヤボンド４３により電気的に接続する。
第２のＭＯＳＦＥＴチップである同期整流側素子１２上には、更に、駆動ＩＣ１３が設置されている。
駆動ＩＣ１３の電極５１、５２は、ＰＷＭ制御ＩＣ１４の出力と接続されている端子５３、５４と各々、ワイヤボンド５５、５６により電気的に接続されており、これにより、ＰＷＭ制御ＩＣ１４の出力信号は、駆動ＩＣ１３に入力する。
また、駆動ＩＣ１３の出力の一方の電極５７は、ワイヤボンド５８により、同期整流側素子１２のゲート端子３２と電気的に接続されている。また、駆動ＩＣ１３の出力のもう一方の電極５９は、ワイヤボンド６０により、制御側端子１１におけるゲート端子３４と電気的に接続されている。
最後に、リードフレーム３０の裏面が露出しないように樹脂４４により封止する。
以上により、図４、図５に示すＤＣ−ＤＣコンバータ回路が形成される。
本実施の形態における構成により、同期整流側素子１２上にコンデンサ１７、制御側素子１１を積層し電気的に接続することができるため、実装スペースを縮小することができ、配線インピーダンスを低下させることができるとともに、制御ＩＣも積層することができるため、制御側素子１１のゲート端子３４、及び同期整流側素子１２のゲート端子３２において、より低インピーダンスで接続することが可能となり、更なる電力損失の低減及び小型化にすることが可能となり、特性を向上させることができる。尚、本実施の形態で用いたワイヤボンド３６、３８、３９、４１、４３、５５、５６、５８、６０に代えて、アルミニウム（Ａｌ）や銅（Ｃｕ）からなるリボン状の配線や板状の配線を用いることも可能である。この場合、より抵抗率を下げることができるため、更にインピーダンスを低減させることが可能となる。
以上、実施の形態において本発明における半導体装置及びＤＣ−ＤＣコンバータについて、詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
第１の実施の形態におけるＤＣ−ＤＣコンバータの回路図 第１の実施の形態におけるＤＣ−ＤＣコンバータの上面図 図２の直線３Ａ−３Ｂで切断した断面図 第２の実施の形態におけるＤＣ−ＤＣコンバータの上面図 図４の直線５Ａ−５Ｂで切断した断面図
符号の説明
１１・・・制御側素子（第１のＭＯＳＦＥＴチップ）、１２・・・同期整流側素子（第２のＭＯＳＦＥＴチップ）、１７・・・コンデンサ、２１、２２、２３・・・導電性ペースト、３０・・・リードフレーム、３１・・・ソース端子（第２のＭＯＳＦＥＴチップにおける）、３３・・・ソース端子（第１のＭＯＳＦＥＴチップにおける）、４４・・・樹脂、４６・・・ドレイン端子（第２のＭＯＳＦＥＴチップにおける）、４７・・・ドレイン端子（第１のＭＯＳＦＥＴチップにおける）

Claims (5)

  1. 一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第１のＭＯＳＦＥＴチップと、
    一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第２のＭＯＳＦＥＴチップと、
    両面に電極の形成された平板状のコンデンサと、
    を備え、
    前記第２のＭＯＳＦＥＴチップのソース端子の形成されている面と前記コンデンサの一方の電極が向き合うように積層し、かつ、前記ソース端子と前記一方の電極とを電気的に接続し、
    前記第１のＭＯＳＦＥＴチップのドレイン端子の形成されている面と前記コンデンサの他方の電極が向き合うように積層し、かつ、前記ドレイン端子と前記他方の電極とを電気的に接続した構造であることを特徴とする半導体装置。
  2. 前記コンデンサは、前記第２のＭＯＳＦＥＴチップよりも小さく、
    前記第１のＭＯＳＦＥＴチップは、前記コンデンサよりも小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のＭＯＳＦＥＴチップのソース端子と、前記第２のＭＯＳＦＥＴチップのドレイン端子とが、電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第２のＭＯＳＦＥＴチップのソース端子が形成されている面上に、前記半導体装置を駆動するための２つの出力端子を有する駆動用チップが積層され、
    前記駆動用チップの一方の出力端子と前記第１のＭＯＳＦＥＴチップのゲート端子とが電気的に接続され、前記駆動用チップの他方の出力端子と前記第２のＭＯＳＦＥＴチップのゲート端子とが電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  5. 一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第１のＭＯＳＦＥＴチップと、
    一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第２のＭＯＳＦＥＴチップと、
    両面に電極の形成された平板状のコンデンサと、
    前記第１のＭＯＳＦＥＴのゲート端子と、前記第２のＭＯＳＦＥＴのゲート端子に信号を入力するための２つの出力端子を有する駆動用チップと、
    を備え、
    前記第２のＭＯＳＦＥＴチップのソース端子の形成されている面と前記コンデンサの一方の電極が向き合うように積層し、かつ、前記ソース端子と前記一方の電極とを電気的に接続し、
    前記第１のＭＯＳＦＥＴチップのドレイン端子の形成されている面と前記コンデンサの他方の電極が向き合うように積層し、かつ、前記ドレイン端子と前記他方の電極とを電気的に接続した構造であることを特徴とするＤＣ−ＤＣコンバータ。
JP2006312551A 2006-11-20 2006-11-20 半導体装置及びｄｃ−ｄｃコンバータ Withdrawn JP2008130719A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006312551A JP2008130719A (ja) 2006-11-20 2006-11-20 半導体装置及びｄｃ−ｄｃコンバータ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006312551A JP2008130719A (ja) 2006-11-20 2006-11-20 半導体装置及びｄｃ−ｄｃコンバータ

Publications (1)

Publication Number Publication Date
JP2008130719A true JP2008130719A (ja) 2008-06-05

Family

ID=39556271

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006312551A Withdrawn JP2008130719A (ja) 2006-11-20 2006-11-20 半導体装置及びｄｃ−ｄｃコンバータ

Country Status (1)

Country Link
JP (1) JP2008130719A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104633A (ja) * 2010-11-10 2012-05-31 Mitsubishi Electric Corp 半導体装置
CN111886787A (zh) * 2018-03-19 2020-11-03 株式会社村田制作所 控制电路模块、电子部件的连接构造以及电力变换装置
KR20210087172A (ko) 2020-01-02 2021-07-12 이유섭 애완견용 사료 보조제 및 그의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104633A (ja) * 2010-11-10 2012-05-31 Mitsubishi Electric Corp 半導体装置
CN111886787A (zh) * 2018-03-19 2020-11-03 株式会社村田制作所 控制电路模块、电子部件的连接构造以及电力变换装置
KR20210087172A (ko) 2020-01-02 2021-07-12 이유섭 애완견용 사료 보조제 및 그의 제조방법

Similar Documents

Publication Publication Date Title
JP5291864B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置の製造方法およびｄｃ／ｄｃコンバータ用半導体装置
JP4010792B2 (ja) 半導体装置
TWI360218B (ja)
US8638577B2 (en) Semiconductor device for DC-DC converter including high side and low side semiconductor switches
KR101086751B1 (ko) 반도체 장치 및 전원 시스템
US8264073B2 (en) Multi-phase voltage regulation module
US8067979B2 (en) Semiconductor device and power supply device using the same
US20070200537A1 (en) Semiconductor device
JP2009043820A (ja) 高効率モジュール
TW201141032A (en) Semiconductor device and power supply
JP2011152011A (ja) 半導体装置及びそれを用いた電源装置
JP4769784B2 (ja) 半導体装置
JP4344776B2 (ja) 半導体装置
JP5487290B2 (ja) 半導体装置
JP5191689B2 (ja) 半導体装置
JP2008130719A (ja) 半導体装置及びｄｃ−ｄｃコンバータ
JP2013141035A (ja) 半導体装置
JP2006253734A (ja) 半導体装置
JP5292388B2 (ja) 半導体装置
JP5412559B2 (ja) 半導体装置の製造方法
JP2010258485A (ja) 半導体装置
EP4312237A1 (en) Multi-phase power converter
JP2008263675A (ja) パワー半導体素子の駆動回路及びパワー半導体素子回路
JP6373901B2 (ja) 高効率モジュール
JP2014140080A (ja) 高効率モジュール

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20100202