JP2008130719A - 半導体装置及びdc−dcコンバータ - Google Patents

半導体装置及びdc−dcコンバータ Download PDF

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Abstract

【課題】DC−DCコンバータを小型化、高特性化する。
【解決手段】一方の面にドレイン端子が形成され、他方の面にソース端子とゲート端子が形成された第1のMOSFETチップと、一方の面にドレイン端子が形成され、他方の面にソース端子とゲート端子が形成された第2のMOSFETチップと、両面に電極の形成された平板状のコンデンサと備え、第2のMOSFETチップのソース端子とコンデンサの一方の電極とを積層し電気的に接続し、前記第1のMOSFETチップのドレイン端子とコンデンサの他方の電極とを積層し電気的に接続した構造であることを特徴とする半導体装置を提供することにより上記課題を解決する。
【選択図】図3

Description

本発明は、半導体装置及びDC−DCコンバータの技術分野に関するものである。
パーソナルコンピュータ等の情報通信機器に使用されるCPUは微細化、高速化が進んでおり、これに伴いCPUを駆動するための電源システムも大電流化・高周波化が必要となっている。即ち、一つの電源で複数の回路に電力を供給する従来のシステムでは、配線の寄生インピーダンスによって電圧降下が生じ、CPUの誤動作や、電力損失の増加を招き、高周波化を妨げる原因にもなっている。このため電源を分散化し、負荷となる電子回路の近くに電源を設ける構成へと移行が進んでいる。このような電源としては、特許文献1に開示されている2つのMOSFETのソースとドレインとを直列に接続することにより形成される中間ノードを出力ノードとする、いわゆる非絶縁型DC−DCコンバータが多く用いられている。
しかしながら、CPU等の情報機器装置の大電流化、高周波化はより一層加速し、DC−DCコンバータ内における僅かな配線インピーダンスも無視することができない状況にある。また、各々のCPU等の情報機器装置について各々DC−DCコンバータを設けた場合では、実装スペースが広がるとともに、配線長も長くなり、更なる寄生インピーダンスの増加につながる。
特開2002−217416号公報
本発明は、2つのMOSFETチップとコンデンサからなる半導体装置の小型化、及び、同期整流方式の非絶縁型降圧式DC−DCコンバータの小型化及び特性を向上させる技術を提供するものである。
本発明の一の態様に係る半導体装置は、一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第1のMOSFETチップと、一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第2のMOSFETチップと、両面に電極の形成された平板状のコンデンサと、を備え、前記第2のMOSFETチップのソース端子の形成されている面と前記コンデンサの一方の電極が向き合うように積層し、かつ、前記ソース端子と前記一方の電極とを電気的に接続し、前記第1のMOSFETチップのドレイン端子の形成されている面と前記コンデンサの他方の電極が向き合うように積層し、かつ、前記ドレイン端子と前記他方の電極とを電気的に接続した構造であることを特徴とする。
また、本発明の一の態様に係るDC−DCコンバータは、一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第1のMOSFETチップと、一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第2のMOSFETチップと、両面に電極の形成された平板状のコンデンサと、前記第1のMOSFETのゲート端子と、前記第2のMOSFETのゲート端子に信号を入力するための2つの出力端子を有する駆動用チップと、を備え、前記第2のMOSFETチップのソース端子の形成されている面と前記コンデンサの一方の電極が向き合うように積層し、かつ、前記ソース端子と前記一方の電極とを電気的に接続し、前記第1のMOSFETチップのドレイン端子の形成されている面と前記コンデンサの他方の電極が向き合うように積層し、かつ、前記ドレイン端子と前記他方の電極とを電気的に接続した構造であることを特徴とする。
本発明では、2つのMOSFETチップとコンデンサからなる半導体装置を小型化することができる。また、同期整流方式の非絶縁型降圧式DC−DCコンバータの小型化をすることができ、更には、特性を向上させることができる。
〔第1の実施の形態〕
本発明の実施の形態について説明する。
図1は、本実施の形態におけるDC−DCコンバータの回路図である。このDC−DCコンバータは同期整流方式の非絶縁型降圧式DC−DCコンバータである。
具体的な構成は、第1のMOSFETチップであるNチャネル型MOSFETからなる制御側素子11のソースと、第2のMOSFETチップである同じくNチャネル型MOSFETからなる同期整流側素子12のドレインとが直列に接続され中間ノードNrを形成している。制御側素子11及び同期整流側素子12にNチャネル型MOSFETを用いているのは、オン抵抗が低くゲート容量も小さいため高速スイッチングが可能であるからである。
制御側素子11のドレインは、一方の電極がアース(接地)と接続されたコンデンサ17の他方の電極と接続されており、DC−DCコンバータの入力端子20となっている。一方、同期整流側素子12のソースはアース(接地)に接続されている。また、同期整流側素子12のソースとドレインの間にはダイオード19が形成されている。
制御側素子11のソースと、同期整流側素子12のドレインとを接続することにより形成される中間ノードNrには、電圧を平滑にするためのインダクタ15が直列に接続されている。このインダクタ15を介し、出力電圧を安定化させるためコンデンサ16が負荷18と並列に接続されDC−DCコンバータの出力となっている。
制御側素子11のゲート及び同期整流側素子12のゲートには、駆動IC13の2つの出力端子が各々接続されており、駆動IC13はPWM制御IC14に接続されている。
次に、この構成のDC−DCコンバータの基本的な動作を説明する。PWM制御IC14より出力されたパルス信号が駆動IC13に入力し、駆動IC13において、制御側素子11のゲート及び同期整流側素子12のゲートに入力するための各々のパルス波形が生成され出力される。この波形は一方のMOSFETをON状態にする場合には、必ず他方のMOSFETはOFF状態となるような波形である。
最初に、駆動IC13の出力による制御により、制御側素子11をON状態とし、同期整流側素子12をOFF状態とする。これにより入力端子20から電流が供給されインダクタ15を介し、負荷18に電力が供給される。
次に、駆動IC13の出力による制御により、制御側素子11と同期整流側素子12とが同時にON状態となるのを避けるため、ともにOFF状態とする。
次に、駆動IC13の出力による制御により、制御側素子11をOFF状態とし、同期整流側素子12をON状態とする。これによりインダクタ15に逆起電力が生じ、コンデンサ16に蓄えられた電荷が放電され、負荷18に電力が供給される。
次に、駆動IC13の出力による制御により、再び制御側素子11と同期整流側素子12とが同時にON状態となるのを避けるため、ともにOFF状態とする。
この動作を繰り返し高周波で行うことにより、負荷18には、入力端子20より入力したDC電圧を降圧したDC電圧が供給される。
〔半導体装置の構成〕
次に、本実施の形態における半導体装置の構成を示す。図2、図3では、図1に示すDC−DCコンバータの回路において、一点鎖線により囲まれた領域(S1)における構成を示す。図2は、本実施の形態における半導体装置の上面図である。図3は、図2における線3A−3Bにおいて切断した断面図である。
図2、図3に示すように、金属からなるリードフレーム30上に導電性ペースト21を介し、第2のMOSFETチップであるNチャネル型MOSFETからなる同期整流側素子12を設置する。このリードフレーム30はDC−DCコンバータの出力端子と接続されており、同期整流側素子12の一方の面を覆う大きさのものである。
この際、同期整流側素子12のドレイン端子46の形成されている面が、導電性ペースト21によりリードフレーム30と電気的に接続されるように設置する。従って、この面とは反対面に形成されている同期整流側素子12のソース端子31及びゲート端子32は、この状態では露出している。
次に、同期整流側素子12のソース端子31上に導電性ペースト22を介し、平板状のコンデンサ17を設置する。このコンデンサ17は、平板状のものであればよく、セラミックの平板や有機材料等からなるフィルム状、シート状のものであってもよい。このコンデンサ17の大きさは、第2のMOSFETチップである同期整流側素子12よりも小さくなるように形成されている。積層し表面より電極を接続するためには、積層されるものが小さい方が好ましいからである。
次に、このコンデンサ17の上に導電性ペースト23を介して第1のMOSFETチップであるNチャネル型MOSFETからなる制御側素子11を設置する。この際、制御側素子11のドレイン端子47が形成されている面が、導電性ペースト23を介しコンデンサ17の電極と電気的に接続されるように設置する。従って、この面とは反対面に形成されている制御側素子11のソース端子33及びゲート端子34は露出している。第1のMOSFETチップである制御側素子11の大きさは、コンデンサ17よりも小さくなるように形成されている。積層し表面より電極を接続するためには、積層されるものが小さい方が好ましいからである。
次に、同期整流側素子12のソース端子31とGNDとなる外部端子35とをワイヤボンド36により電気的に接続し、ゲート端子32と駆動IC13からの一方の信号の入力端子である外部端子37とをワイヤボンド38により電気的に接続する。
次に、制御側素子11のソース端子33とDC−DCコンバータの出力となる外部端子を兼ねたリードフレーム30とをワイヤボンド39により電気的に接続する。これにより、導電性ペースト21を介し制御側素子11のソース端子33と同期整流側素子12のドレイン端子46とが電気的に接続されることとなる。また、ゲート端子34と駆動IC13からのもう一方の信号の入力端子である外部端子40とをワイヤボンド41により電気的に接続する。
次に、コンデンサ17における導電性ペースト23を介し制御側素子11が積層されている面の電極と、DC−DCコンバータの入力端子20に接続されている外部端子42とをワイヤボンド43により電気的に接続する。
最後に、リードフレーム30の裏面が露出しないように樹脂48により封止する。
以上により、図2、図3に示すDC−DCコンバータ回路が形成される。
本実施の形態における構成により、同期整流側素子12上にコンデンサ17、制御側素子11を積層し電気的に接続することができるため、実装スペースを縮小することができ、配線インピーダンスを低下させることができる。尚、本実施の形態で用いたワイヤボンド36、38、39、41、43に代えて、アルミニウム(Al)や銅(Cu)からなるリボン状の配線や板状の配線を用いることも可能である。この場合、より抵抗率を下げることができるため、更にインピーダンスを低減させることが可能となり、特性を向上させることができる。
〔第2の実施の形態〕
次に、第2の実施の形態における半導体装置の構成を示す。図4、図5は、図1に示すDC−DCコンバータの回路において、点線により囲まれた領域(S2)における構成を示す。図4は、本実施の形態における半導体装置の上面図である。図5は、図4における線5A−5Bで切断した断面図である。
図4、図5に示すように、金属からなるリードフレーム30上に導電性ペースト21を介し、第2のMOSFETチップであるNチャネル型MOSFETからなる同期整流側素子12を設置する。このリードフレーム30はDC−DCコンバータの出力端子と接続されており、同期整流側素子12の一方の面を覆う大きさのものである。
この際、同期整流側素子12のドレイン端子46の形成されている面が、導電性ペースト21によりリードフレーム30と電気的に接続されるように設置する。従って、この面とは反対面に形成されている同期整流側素子12のソース端子31及びゲート端子32は、この状態では露出している。
次に、同期整流側素子12のソース端子31上に導電性ペースト22を介し、平板状のコンデンサ17を設置する。このコンデンサ17は、平板状のものであればよく、セラミックの平板や有機材料等からなるフィルム状、シート状のものであってもよい。このコンデンサ17の大きさは、第2のMOSFETチップである同期整流側素子12よりも小さくなるように形成されている。積層し表面より電極を接続するためには、積層されるものが小さい方が好ましいからである。
次に、このコンデンサ17の上に導電性ペースト23を介して第1のMOSFETチップであるNチャネル型MOSFETからなる制御側素子11を設置する。この際、制御側素子11のドレイン端子47が形成されている面が、導電性ペースト23を介しコンデンサ17の電極と電気的に接続されるように設置する。従って、この面とは反対面に形成されている制御側素子11のソース端子33及びゲート端子34は露出している。第1のMOSFETチップである制御側素子11の大きさは、コンデンサ17よりも小さくなるように形成されている。積層し表面より電極を接続するためには、積層されるものが小さい方が好ましいからである。
次に、同期整流側素子12のソース端子31とGNDとなる外部端子35とをワイヤボンド36により電気的に接続する。
次に、制御側素子11のソース端子33とDC−DCの出力となる外部端子を兼ねたリードフレーム30とをワイヤボンド39により電気的に接続する。これにより導電性ペースト21を介し制御側素子11のソース端子33と同期整流側素子12のドレイン端子46とが電気的に接続されることとなる。
次に、コンデンサ17における導電性ペースト23を介し制御側素子11が積層されている面の電極と、DC−DCコンバータの入力端子20に接続されている外部端子42とをワイヤボンド43により電気的に接続する。
第2のMOSFETチップである同期整流側素子12上には、更に、駆動IC13が設置されている。
駆動IC13の電極51、52は、PWM制御IC14の出力と接続されている端子53、54と各々、ワイヤボンド55、56により電気的に接続されており、これにより、PWM制御IC14の出力信号は、駆動IC13に入力する。
また、駆動IC13の出力の一方の電極57は、ワイヤボンド58により、同期整流側素子12のゲート端子32と電気的に接続されている。また、駆動IC13の出力のもう一方の電極59は、ワイヤボンド60により、制御側端子11におけるゲート端子34と電気的に接続されている。
最後に、リードフレーム30の裏面が露出しないように樹脂44により封止する。
以上により、図4、図5に示すDC−DCコンバータ回路が形成される。
本実施の形態における構成により、同期整流側素子12上にコンデンサ17、制御側素子11を積層し電気的に接続することができるため、実装スペースを縮小することができ、配線インピーダンスを低下させることができるとともに、制御ICも積層することができるため、制御側素子11のゲート端子34、及び同期整流側素子12のゲート端子32において、より低インピーダンスで接続することが可能となり、更なる電力損失の低減及び小型化にすることが可能となり、特性を向上させることができる。尚、本実施の形態で用いたワイヤボンド36、38、39、41、43、55、56、58、60に代えて、アルミニウム(Al)や銅(Cu)からなるリボン状の配線や板状の配線を用いることも可能である。この場合、より抵抗率を下げることができるため、更にインピーダンスを低減させることが可能となる。
以上、実施の形態において本発明における半導体装置及びDC−DCコンバータについて、詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
第1の実施の形態におけるDC−DCコンバータの回路図 第1の実施の形態におけるDC−DCコンバータの上面図 図2の直線3A−3Bで切断した断面図 第2の実施の形態におけるDC−DCコンバータの上面図 図4の直線5A−5Bで切断した断面図
符号の説明
11・・・制御側素子(第1のMOSFETチップ)、12・・・同期整流側素子(第2のMOSFETチップ)、17・・・コンデンサ、21、22、23・・・導電性ペースト、30・・・リードフレーム、31・・・ソース端子(第2のMOSFETチップにおける)、33・・・ソース端子(第1のMOSFETチップにおける)、44・・・樹脂、46・・・ドレイン端子(第2のMOSFETチップにおける)、47・・・ドレイン端子(第1のMOSFETチップにおける)

Claims (5)

  1. 一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第1のMOSFETチップと、
    一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第2のMOSFETチップと、
    両面に電極の形成された平板状のコンデンサと、
    を備え、
    前記第2のMOSFETチップのソース端子の形成されている面と前記コンデンサの一方の電極が向き合うように積層し、かつ、前記ソース端子と前記一方の電極とを電気的に接続し、
    前記第1のMOSFETチップのドレイン端子の形成されている面と前記コンデンサの他方の電極が向き合うように積層し、かつ、前記ドレイン端子と前記他方の電極とを電気的に接続した構造であることを特徴とする半導体装置。
  2. 前記コンデンサは、前記第2のMOSFETチップよりも小さく、
    前記第1のMOSFETチップは、前記コンデンサよりも小さいことを特徴とする請求項1に記載の半導体装置。
  3. 前記第1のMOSFETチップのソース端子と、前記第2のMOSFETチップのドレイン端子とが、電気的に接続されていることを特徴とする請求項1に記載の半導体装置。
  4. 前記第2のMOSFETチップのソース端子が形成されている面上に、前記半導体装置を駆動するための2つの出力端子を有する駆動用チップが積層され、
    前記駆動用チップの一方の出力端子と前記第1のMOSFETチップのゲート端子とが電気的に接続され、前記駆動用チップの他方の出力端子と前記第2のMOSFETチップのゲート端子とが電気的に接続されていることを特徴とする請求項1に記載の半導体装置。
  5. 一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第1のMOSFETチップと、
    一方の面に電流が供給されるドレイン端子が形成され、他方の面に前記ドレイン端子より供給された電流を出力するソース端子と、前記出力する電流を制御するゲート端子が形成された第2のMOSFETチップと、
    両面に電極の形成された平板状のコンデンサと、
    前記第1のMOSFETのゲート端子と、前記第2のMOSFETのゲート端子に信号を入力するための2つの出力端子を有する駆動用チップと、
    を備え、
    前記第2のMOSFETチップのソース端子の形成されている面と前記コンデンサの一方の電極が向き合うように積層し、かつ、前記ソース端子と前記一方の電極とを電気的に接続し、
    前記第1のMOSFETチップのドレイン端子の形成されている面と前記コンデンサの他方の電極が向き合うように積層し、かつ、前記ドレイン端子と前記他方の電極とを電気的に接続した構造であることを特徴とするDC−DCコンバータ。
JP2006312551A 2006-11-20 2006-11-20 半導体装置及びdc−dcコンバータ Withdrawn JP2008130719A (ja)

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* Cited by examiner, † Cited by third party
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JP2012104633A (ja) * 2010-11-10 2012-05-31 Mitsubishi Electric Corp 半導体装置
CN111886787A (zh) * 2018-03-19 2020-11-03 株式会社村田制作所 控制电路模块、电子部件的连接构造以及电力变换装置
KR20210087172A (ko) 2020-01-02 2021-07-12 이유섭 애완견용 사료 보조제 및 그의 제조방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104633A (ja) * 2010-11-10 2012-05-31 Mitsubishi Electric Corp 半導体装置
CN111886787A (zh) * 2018-03-19 2020-11-03 株式会社村田制作所 控制电路模块、电子部件的连接构造以及电力变换装置
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