JP4010792B2 - 半導体装置 - Google Patents

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俊幸 波多
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置技術に関し、特に、電源回路技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えばＤＣ−ＤＣコンバータ（DC to DC converter）回路は、パーソナルコンピュータ、サーバーあるいはゲーム機器等のような電子機器のＣＰＵ（Central Processing Unit）を駆動する電源回路として用いられている。本発明者らが検討したＤＣ−ＤＣコンバータ回路の複合パワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、スイッチング用のパワーＭＯＳ・ＦＥＴ回路部と、整流用のパワーＭＯＳ・ＦＥＴ回路部とを有しており、その各々の回路部は、別々にパッケージングされ、配線基板上に別々に実装されるものである。
【０００３】
【発明が解決しようとする課題】
ところが、上記複合パワーＭＯＳ・ＦＥＴ構造においては、以下の課題があることを本発明者は見出した。
【０００４】
すなわち、スイッチング用のパワーＭＯＳ・ＦＥＴ回路部と、整流用のパワーＭＯＳ・ＦＥＴ回路部とが別々にパッケージングされ、それぞれ別々に配線基板に搭載しなければならないので、実装工程の簡略化を阻害する問題がある。
【０００５】
本発明の目的は、複合パワーＭＯＳ・ＦＥＴを有する半導体装置の実装工程を容易にすることのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、スイッチング用のパワー電界効果トランジスタ回路部と、整流用のパワー電界効果トランジスタ回路部とを一緒にパッケージングしたものである。
【０００９】
【発明の実施の形態】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１６】
また、本実施の形態においては、電界効果トランジスタを代表するＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をＭＯＳと略し、ｎチャネル型のＭＯＳをｎＭＯＳと略す。
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
本実施の形態１においては、例えばパーソナルコンピュータ、サーバーまたはゲーム機器等のような電子機器のＣＰＵ（Central Processing Unit）を駆動するＤＣ−ＤＣコンバータ（DC to DC converter）回路の複合パワーＭＯＳ（半導体装置）に本発明の技術思想を適用した場合について説明する。
【００１９】
図１〜図４は、本実施の形態１の複合パワーＭＯＳＱの外観を示している。図１は複合パワーＭＯＳＱの平面図、図２は複合パワーＭＯＳＱの短辺側の側面図、図３および図４は複合パワーＭＯＳＱの長辺側の側面図を示している。
【００２０】
複合パワーＭＯＳＱは、例えばＳＯＰ（Small Outline Package）等のような表面実装型のパッケージ構造を有している。複合パワーＭＯＳＱのパッケージ構造を構成する封止体１は、例えばエポキシ系樹脂等のようなプラスチック材料からなり、６つの面を有している。すなわち、封止体１は、複合パワーＭＯＳＱが実装される配線基板に対向する実装面、その実装面とは反対（裏）側の上面、実装面および上面とは交差する面であって封止体１の長辺側の２つの長側面、さらに実装面、上面、２つの側面と交差する面であって封止体１の短辺側の２つの短側面を有している。この封止体１の内部には、後述する２種類のパワーＭＯＳ回路が封止されている。封止体１の長辺の長さＬ１は、例えば８．６５ｍｍ程度、短辺の長さＬ２は、例えば３．９５ｍｍ程度である。
【００２１】
この封止体１における両長側面の各々からは複数のリード２が突出されている。図１〜図４に示すリード２は、アウターリード部に相当する部分である。このリード２は、例えば銅（Ｃｕ）またはパラジウム（Ｐｄ）等のような金属薄板の表面に金（Ａｕ）またはニッケル（Ｎｉ）メッキが施されてなり、封止体１から突出するリード２部分の形状は、ガルウィング状に成形されている。本実施の形態１においては、封止体１の両長側面から突出するリード２の中に、通常の幅のリード２ａと、幅広のリード２ｂとが存在している。すなわち、封止体１の一方の長側面（第２面）からは３本の通常のリード２ａと２本の幅広のリード２ｂとが突出され、封止体１の他方の長側面（第１面）からは１本の幅広のリード２ｂと５本の通常のリード２ａとが突出されている。
【００２２】
通常のリード２ａは、上記２種類のパワーＭＯＳのソース電極およびゲート電極と電気的に接続されている。一方、幅広のリード２ｂは、上記２種類のパワーＭＯＳのドレイン電極と電気的に接続されている。図１の上下の幅広のリード２ｂは、互いに非対称となるような位置関係に配置されている。すなわち、図１の上下の幅広のリード２ｂは、互いに斜方向となるように配置されている。このような幅広のリード２ｂを設けることにより、複合パワーＭＯＳＱの駆動時に封止体１の内部で発生した熱の放散性を向上させることが可能となっている。一つの封止体１内にパワーＭＯＳ回路部が形成された２個の半導体チップを封止すると熱的に問題が生じる場合があるが、本実施の形態１においては、上記のように幅広のリード２ｂを設けることで、そのような熱による問題を抑制または防止することが可能となっている。すなわち、パワーＭＯＳ回路部が形成された２個の半導体チップを１つの封止体１内に有するような半導体装置であってもその動作信頼性を向上させることが可能となる。
【００２３】
また、幅広のリード２ｂにおいて封止体１の内部と外部との境界部であって幅広のリード２ｂの幅方向中央には、封止体１の内部と外部とに跨るように、幅広のリード２ｂの厚さ方向に貫通する孔３が形成されている。この幅広のリード２ｂに孔３を設けたことにより、その孔３に封止体１が食い付き、幅広のリード２ｂでの封止体１の密着性や接着性を向上させることができるので、幅広のリード２ｂ部分での封止体１の剥離を抑制または防止することが可能となっている。したがって、耐湿性を向上させることができるので、半導体装置の信頼性および寿命を向上させることが可能となる。
【００２４】
このようなリード２の隣接ピッチ（通常のリード２ａの隣接ピッチ）Ｐは、例えば１．２７ｍｍ程度である。また、通常のリード２ａの幅Ｗ１は、例えば０．４０ｍｍ程度である。また、１本の幅広のリード２ｂの幅Ｗ２は、通常のリード２ａの２本分の幅と隣接間隔との和である長さＬ３と等しく、例えば１．６７ｍｍ程度である。また、複合パワーＭＯＳＱの実装高さ（リード２が配線基板のランドに接合される面から封止体１の上面までの高さ）Ｈ１は、例えば１．７０ｍｍ程度である。
【００２５】
次に、図５は封止体１を除去して示した複合パワーＭＯＳＱの平面図、図６は図５のＹ１−Ｙ１線の断面図を示している。また、図７は、ワイヤボンディング工程時におけるフレーム押さえの状態を示している。
【００２６】
封止体１の内部には、平面四角形状の２個の半導体チップ（以下、単にチップという）４Ｃ１，４Ｃ２が封止されている。相対的に小さな左側のチップ（第１半導体チップ）４Ｃ１には、複合パワーＭＯＳＱのハイ（High：高電位）側のパワーＭＯＳ回路部が形成されている。相対的に小さなチップ４Ｃ１では寄生容量を低減できるので、高速動作が要求されるハイ側のパワーＭＯＳ回路部の動作速度を向上させることが可能となっている。チップ４Ｃ１の大きさは、例えば２．１ｍｍ×１．７ｍｍ程度である。一方、相対的に大きな右側のチップ（第２半導体チップ）４Ｃ２には、ロウ（Low：低電位）側のパワーＭＯＳ回路部が形成されている。チップ４Ｃ２の大きさは、例えば３．９ｍｍ×２．０ｍｍ程度である。このチップ４Ｃ２には、パワーＭＯＳの他に、後述するようにパワーＭＯＳのソースおよびドレイン間に接続されるようなショットキーバリアダイオードが形成されている。なお、このショットキーバリアダイオードは、チップ４Ｃ１，４Ｃ２とは別のチップに形成し、別にパッケージングしても良い。
【００２７】
このチップ４Ｃ１，４Ｃ２の主面（第１面）には、各々のパワーＭＯＳ回路部のゲート引出電極（第１、第２ゲート電極用の外部端子）５Ｇ１，５Ｇ２およびソース引出電極（第１、第２ソース電極用の外部端子）５Ｓ１，５Ｓ２がパターニングされている。チップ４Ｃ１，４Ｃ２のゲート引出電極５Ｇ１，５Ｇ２は、ソース引出電極５Ｓ１，５Ｓ２よりも相対的に面積の小さな正方形状のパターンで形成されており、チップ４Ｃ１，４Ｃ２の角部近傍に配置されている。これらチップ４Ｃ１，４Ｃ２は、各々のゲート引出電極５Ｇ１，５Ｇ２が互いに隣り合うように、それぞれチップ搭載部（第１、第２パターン）６ａ，６ｂに搭載されている。このように各々のチップ４Ｃ１，４Ｃ２のゲート引出電極５Ｇ１，５Ｇ２が隣り合うように配置することにより、各々のゲート引出電極５Ｇ１，５Ｇ２と後述のパルス幅変調回路との距離を、短くでき、また、ほぼ同じ長さにすることができるので、複合パワーＭＯＳＱの動作性能および信頼性を向上させることが可能となる。
【００２８】
チップ４Ｃ１，４Ｃ２のゲート引出電極５Ｇ１，５Ｇ２は、ボンディングワイヤ（以下、単にワイヤという）７ａ，７ｂを通じて、それぞれリードバー部８ａ，８ｂと電気的に接続されている。このリードバー部８ａ，８ｂは、リード２のインナーリード部の一部分であり、リード２の長手方向に対して交差する方向に延在する帯状のパターンに形成されている。リードバー部（第１ゲート用パターン）８ａは、図５の下側の左から２番目に位置する通常のリード２ａと一体的に形成され、リードバー部（第２ゲート用パターン）８ｂは、図５の下側の左から３番目の通常のリード２ａと一体的に形成されている。すなわち、ゲート引出電極５Ｇ１，５Ｇ２は、ボンディングワイヤ（以下、単にワイヤという）７ａ，７ｂを通じて、図５の下側の左から２番目および３番目の互いに隣接する通常のリード（第１、第２ゲート用リード）２ａ，２ａと電気的に接続されている。
【００２９】
また、チップ４Ｃ１の主面のソース引出電極（第１ソース電極用の外部端子）５Ｓ１は、複数本のワイヤ７ｃを通じてリードバー部（第１ソース用パターン）８ｃと電気的に接続されている。このリードバー部８ｃは、リード２のインナーリード部の一部分であり、リード２の長手方向に対して交差する方向に延在する帯状のパターンに形成されており、図５の上側における３本の通常のリード（第１ソース用リード）２ａと一体的に形成されている。すなわち、チップ４Ｃ１のパワーＭＯＳ回路部のソース引出電極５Ｓ１は、ワイヤ７ｃを通じて、図５の上側における３本の通常のリード２ａと電気的に接続されている。
【００３０】
このリードバー部８ｃは、図５の右側のチップ搭載部６ｂと回路的に接続しても良い構成部であるが、本実施の形態１においては、これらを分離している。仮に、リードバー部８ｃとチップ搭載部６ｂとを直線的に接続すると、リードバー部８ｃとチップ搭載部６ｂとを含む直線パターン部分の長さが極めて長くなるために、その部分の平坦精度が低くなる上、チップ４Ｃ１，４Ｃ２の封止時に応力が増大するため撓みが生じ、封止体１が剥離する問題が生じる場合がある。これに対して、本実施の形態１においては、リードバー部８ｃと、チップ搭載部６ｂとを分離したことにより、上記のような問題を回避することができるので、半導体装置の歩留まりおよび信頼性を向上させることが可能となる。
【００３１】
また、図５の右側におけるチップ４Ｃ２の主面のソース引出電極５Ｓ２は、複数本のワイヤ７ｄを通じてリードバー部（第２ソース用パターン）８ｄ，８ｅと電気的に接続されている。リードバー部８ｄ，８ｅは、図５の下側における右から３本の通常のリード（第２ソース用リード）２ａと一体的に形成されている。すなわち、チップ４Ｃ２のソース引出電極５Ｓ２は、ワイヤ７ｄを通じて、図５の下側における右から３本の通常のリード２ａと電気的に接続されている。なお、上記ワイヤ７ａ〜７ｄは、例えばアルミニウム（Ａｌ）または金（Ａｕ）等のような金属からなる。
【００３２】
このリードバー部８ｄ，８ｅは、リード２のインナーリード部の一部分であり、チップ４Ｃ２の交差する２辺（第１、第２の辺）に沿って延在する帯状のパターンで形成されている。このような構造とすることにより、チップ４Ｃ２のソース引出電極５Ｓ２に対してチップ４Ｃ２の２辺側からワイヤ７ｄの接続ができ、ワイヤ７ｄをより多く接続することができるので、チップ４Ｃ２に形成されたロウ側のパワーＭＯＳ回路部の電気抵抗を下げることが可能となる。このため、複合パワーＭＯＳＱの動作の安定性、信頼性および性能を向上させることが可能となる。このような構造を図５右側のチップ４Ｃ２に対して採用しているのは、チップ４Ｃ２に形成されたロウ側のパワーＭＯＳ回路部では、後述するように、チップ４Ｃ１のハイ側のパワーＭＯＳ回路部に比べてオンの時間が長く、電流が流れている時間が長いので、オン抵抗を小さくすることが好ましいからである。
【００３３】
また、リードバー部８ｅにおいて封止体１の短辺方向中央にあたる位置からは吊りリード１０がリードバー部８ｅに対して交差する方向に延在されている。この吊りリード１０は、リードバー部８ｅと一体的に形成されている。そして、この吊りリード１０とリードバー部８ｅとが接続された部分の両側には、吊りリード１０の延在方向に延びる溝１１が形成されている。封止体１の成形後、吊りリード１０の切断時にリードバー部８ｅが吊りリード１０に引っ張られる結果、封止体１の剥離やリードバー部８ｅと封止体１との間に空隙が生じる場合があるが、本実施の形態１においては、溝１１を設けたことにより、その溝１１に封止体１が食い付き、リードバー部８ｅをしっかりと固定させることができるので、上記のような問題を抑制または防止することが可能となる。したがって、耐湿性を向上させることができるので、半導体装置の信頼性および寿命を向上させることが可能となる。
【００３４】
一方、チップ４Ｃ１，４Ｃ２の裏面（第２面）は、各々のパワーＭＯＳ回路部のドレイン電極となっている。図５の左側のチップ４Ｃ１の裏面、すなわち、ドレイン電極は、導電性を有する接着剤を介してチップ搭載部６ａと電気的に接続されている。このチップ搭載部６ａは、図５の下側における１本の幅広のリード（第１リード、第１ドレイン用リード）２ｂと一体的に形成されている。すなわち、チップ４Ｃ１のパワーＭＯＳ回路部のドレイン電極は、チップ４Ｃ１の裏面に接続されたチップ搭載部６ａを通じて、図５の下側における幅広のリード２ｂと電気的に接続されている。また、図５の右側のチップ４Ｃ２の裏面、すなわち、ドレイン電極は、導電性を有する接着剤１２を介してチップ搭載部６ｂと電気的に接続されている。このチップ搭載部６ｂは、図５の上側における２本の幅広のリード（第２リード、第２ドレイン用リード）２ｂと一体的に形成されている。すなわち、チップ４Ｃ２のパワーＭＯＳ回路部のドレイン電極は、チップ４Ｃ２の裏面に接続されたチップ搭載部６ｂを通じて、図５の上側における２本の幅広のリード２ｂと電気的に接続されている。このチップ４Ｃ２のドレイン電極が接続された幅広のリード２ｂは、上記チップ４Ｃ１のソース電極が接続された通常のリード２ａに隣接して配置されている。これにより、チップ４Ｃ２のドレイン電極が接続された幅広のリード２ｂと、上記チップ４Ｃ１のソース電極が接続された通常のリード２ａとの接続の容易性を向上させることが可能となる。また、チップ４Ｃ２のドレイン電極が接続された幅広のリード２ｂと、上記チップ４Ｃ１のソース電極が接続された通常のリード２ａとの双方の接続距離を短くすることができるので、複合パワーＭＯＳＱの動作性能を向上させることが可能となる。
【００３５】
また、本実施の形態１においては、チップ搭載部６ａ，６ｂの対向辺に凸部６ａ１，６ｂ１が形成されている。凸部６ａ１，６ｂ１は、互いに斜めの方向にずれるように設けられており、チップ搭載部６ａ，６ｂは、凸部６ａ１，６ｂ１が噛み合うような状態で配置されている。この凸部６ａ１，６ｂ１は、ワイヤボンディング工程時にチップ搭載部６ａ，６ｂを押さえ付けられる領域である。すなわち、図７のハッチングを付した押さえ領域Ａのように、ワイヤボンディング工程時には、フレームの各部にばたつきが生じないように、リード２が押さえ付けられる他、チップ搭載部６ａ，６ｂの対向辺の凸部６ａ１，６ｂ１が一括して押さえ付けられた状態でワイヤ７ａ〜７ｄが接続される。
【００３６】
凸部６ａ１，６ｂ１を噛み合わせるようにしたのは、凸部６ａ１，６ｂ１を噛み合わせず突き合わせるような状態とすると、封止体１自体を大きくするか、封止体１のサイズをそのままとするならばチップ４Ｃ１，４Ｃ２のサイズを小さくしなければならないが、凸部６ａ１，６ｂ１を噛み合わせることで、その問題を生じることなく、ワイヤボンディング工程時にチップ搭載部６ａ，６ｂを良好に押さえることが可能となるからである。また、本実施の形態１において、凸部６ａ１，６ｂ１は、押さえの効果を良好にする観点からワイヤ７ｃ，７ｄが接続される箇所に近い側に設けられている。すなわち、チップ搭載部６ａでは図５および図７の上側に凸部６ａ１を設け、チップ搭載部６ｂでは図５および図７の下側に凸部６ｂ１を設けている。さらに、本実施の形態１においては、凸部６ｂ１の長さ（封止体１の短方向の長さ、凸部の幅）Ｌ５が、凸部６ａ１の長さ（封止体１の短方向の長さ、凸部の幅）Ｌ４よりも長い。これは、凸部６ｂ１が設けられたチップ搭載部６ｂの面積の方が、凸部６ａ１が設けられたチップ搭載部６ａの面積よりも大きく、より押さえが必要だからである。
【００３７】
図８は、本実施の形態１の半導体装置の組立工程中（ワイヤボンディング工程後であって、封止工程より前）のフレーム１３の要部平面図を示している。１つのフレーム１３には、複数の単位フレーム１３ａが形成されている。各単位フレーム１３ａは、上記複合パワーＭＯＳＱを形成するのに必要な部材で構成されている。この段階では、リード２（２ａ，２ｂ）はダム片１３ｂを通じて接続されている。ダム片１３ｂは、封止工程後に切断される。吊りリード１０は、枠体１３ｃと接続されている。吊りリード１０も封止工程後に切断される。
【００３８】
次に、チップ４Ｃ１，４Ｃ２に形成されたパワーＭＯＳ回路部のデバイス構造例を図９によって説明する。
【００３９】
図９は、本実施の形態１のパワーＭＯＳ回路部を形成する１つのパワーＭＯＳＱｖを示している。パワーＭＯＳ回路部は、複数のパワーＭＯＳＱｖによって形成されている。チップ４Ｃ１，４Ｃ２を構成する半導体基板（以下、基板という）４Ｓは、半導体層４Ｓ１上と、その上に形成されたエピタキシャル層４Ｓ２とを有している。半導体層４Ｓ１は、例えばｎ++型のシリコン（Ｓｉ）単結晶からなる。エピタキシャル層４Ｓ２は、例えばｎ型のシリコン単結晶からなる。このエピタキシャル層４Ｓ２には、エピタキシャル層４Ｓ２自体で構成されるｎ型の半導体領域１６、その上に形成されたｐ型の半導体領域１７およびその上に形成されたｎ+型の半導体領域１８が設けられている。ｎ型の半導体領域１６およびｎ+型の半導体領域１８には、例えばリンまたはヒ素が導入されている。ｐ型の半導体領域１７には、例えばホウ素が導入されている。基板４Ｓの裏面（半導体層４Ｓ１の裏面）には、例えばアルミニウム等からなる導体膜１５が蒸着法またはスパッタリング法等によって堆積されている。この導体膜１５は、上記パワーＭＯＳ回路部のドレイン電極（ドレイン用の外部端子）を形成している。
【００４０】
パワーＭＯＳＱｖは、例えばトレンチゲート構造を有するｎチャネル型の縦型パワーＭＯＳで形成されている。すなわち、エピタキシャル層４Ｓ２の厚さ方向に掘られた溝１９内には、その内壁面に形成されたゲート絶縁膜２０を介して、パワーＭＯＳＱｖのゲート電極２１が埋め込まれている。このようにトレンチゲート構造を採用したことにより、各パワーＭＯＳＱｖの微細化が可能となり、チップ４Ｃ１，４Ｃ２に形成されるパワーＭＯＳＱｖの集積度を向上させることが可能となっている。ゲート絶縁膜２０は、例えば酸化シリコン（ＳｉＯ2等）からなる。ゲート電極２１は、例えば低抵抗ポリシリコンからなり、例えば低抵抗ポリシリコン等からなる導体膜を通じてチップ４Ｃ１，４Ｃ２の主面のゲート引出電極５Ｇ１，５Ｇ２と電気的に接続されている。ゲート電極２１上には、キャップ用絶縁膜２２が堆積されており、ゲート電極２１とソース引出電極５Ｓ１，５Ｓ２との絶縁が図られている。エピタキシャル層４Ｓ２の主面上には、例えばＰＳＧからなる層間絶縁膜が堆積されている。
【００４１】
上記ｎ+型の半導体領域１８は、パワーＭＯＳＱｖのソースを形成する領域であり、チップ４Ｃ１，４Ｃ２の主面側の上記ソース引出電極５Ｓ１，５Ｓ２と電気的に接続されている。また、上記ｎ型の半導体領域１６および半導体層４Ｓ１は、パワーＭＯＳＱｖのドレインを形成する領域となっている。このようなパワーＭＯＳＱｖでは、チャネル形成用の半導体領域が、上記ｎ型の半導体領域１６とｎ+型の半導体領域１８との間のｐ型の半導体領域１７において、ゲート電極２１の側面に対向する部分に形成される。すなわち、このパワーＭＯＳＱｖは縦型なので、上記チャネル（チャネル形成用の半導体領域の導電型が反転された状態）においてドレイン電流は、エピタキシャル層４Ｓ２（ｐ型の半導体領域１７）の厚さ方向に沿って（溝１９の深さ方向に沿って）流れる。すなわち、ドレイン電極用の導体膜１５に流れてきたドレイン電流は、半導体層４Ｓ１、ｎ型の半導体領域１６、ｐ型の半導体領域１７（チャネル）およびｎ+型の半導体領域１８を通じてソース引出電極５Ｓ１，５Ｓ２に流れるようになっている。このような縦型のパワーＭＯＳＱｖでは、チャネル長を小さくすることができ、相互コンダクタンスを増大できるので、オン抵抗を小さくすることができる。
【００４２】
次に、本実施の形態１の複合パワーＭＯＳＱを用いた電源回路の一例を図１０によって説明する。
【００４３】
図１０は、例えばパーソナルコンピュータ、サーバーあるいはゲーム機器等のような電子機器に使用されているＣＰＵを駆動するためのＶＲＭ（Voltage Regulator Module）を示している。ここでは、そのＶＲＭとして、同期整流方式の非絶縁型ＤＣ−ＤＣコンバータを例示している。なお、符号ＧＮＤは、基準電位を示し、例えば０（零）Ｖに設定されている。
【００４４】
この非絶縁型ＤＣ−ＤＣコンバータは、パルス幅変調（Pulsewidth modulation）回路ＰＷＭ、複合パワーＭＯＳＱ（上記パワーＭＯＳ回路部Ｑ１，Ｑ２、ショットキーバリアダイオードＤ１）、鉄心入りのコイルＬＡ、電解コンデンサＣ１等のようなデバイスを有している。これら各デバイスは、配線基板上に実装され、配線基板の配線を通じて電気的に接続されている。
【００４５】
パルス幅変調回路ＰＷＭは、パワーＭＯＳ回路部Ｑ１，Ｑ２のゲート電極（ゲート引出電極５Ｇ１，５Ｇ２）に所定のバイアス電圧を印加することにより、そのパワーＭＯＳ回路部Ｑ１，Ｑ２のスイッチオンの幅をコントロールする装置である。なお、このパルス幅変調回路ＰＷＭは、パワーＭＯＳ回路部Ｑ１，Ｑ２等とは別にパッケージングされている（図１０参照）。
【００４６】
複合パワーＭＯＳＱにおけるハイ側のパワーＭＯＳ回路部Ｑ１は、非絶縁型ＤＣ−ＤＣコンバータのメインスイッチであって、非絶縁型ＤＣ−ＤＣコンバータの出力（ＣＰＵの入力）に電力を供給するコイルＬＡにエネルギーを蓄えるためのスイッチの機能を有している。このパワーＭＯＳ回路部Ｑ１のドレインは、端子ＴＥ１と電気的に接続されている。この端子ＴＥ１に印加される入力電圧Ｖinは、例えば５〜１０Ｖまたは１２Ｖ程度である。また、このパワーＭＯＳ回路部Ｑ１のソースは、ロウ側のパワーＭＯＳ回路部Ｑ２のドレインと電気的に接続されている。このロウ側のパワーＭＯＳ回路部Ｑ２は、非絶縁型ＤＣ−ＤＣの整流用のＭＯＳであって、パルス幅変調周波数に同期してＭＯＳの抵抗を低くし整流を行う機能を有している。本実施の形態１においては、このパワーＭＯＳ回路部Ｑ２のソースは、基準電位ＧＮＤと電気的に接続されている。また、このパワーＭＯＳ回路部Ｑ２のソース、ドレイン間には、一般的に順方向電圧降下の少ないショットキーバリアダイオードＤ１が接続されている。これにより、パワーＭＯＳ回路部Ｑ２をオフした際のデットタイムの電圧降下を小さくし、続くパルス波形の立ち上がりを速くすることが可能となっている。ここでは、ショットキーバリアダイオードＤ１を、パワーＭＯＳ回路Ｑ２が形成されたチップ４Ｃ２に形成しているが、これとは別のチップに形成し、これを別のパッケージに収容して配線基板上に実装しても良い。
【００４７】
このＤＣ−ＤＣコンバータでは、ハイ側のパワーＭＯＳ回路部Ｑ１がオンの時、入力の電源用の端子ＴＥ１からコイルＬＡに電流が流れる。この時、流れる電流値が変化すると、コイルＬＡには逆起電力が発生する。コンデンサＣ１には、Ｖｉｎ−ＶＬの電圧が印加されている。次に、ハイ側のパワーＭＯＳ回路部Ｑ１をオフする。この時、コイルＬＡの逆起電圧により電流は基準電位ＧＮＤからショットキーバリアダイオードＤ１を経由して供給され、コンデンサに電荷が蓄えられ負荷であるＣＰＵで消費される。この電流が流れている時、ロウ側のパワーＭＯＳ回路部Ｑ２のゲート−ソース間に正の電圧を印加し、パワーＭＯＳ回路部Ｑ２をオンすることで、電圧降下を少なくすることができる。出力が下がってきたら再びパワーＭＯＳ回路部Ｑ１をオンし、上記動作を繰り返す。パワーＭＯＳ回路部Ｑ２には、パワーＭＯＳ回路部Ｑ１と逆相の信号を入力する。ここで、パワーＭＯＳ回路部Ｑ１，Ｑ２の同時オンによる貫通電流を防ぐため、両方ともオフ期間（デッドタイム）を設けている。
【００４８】
図１１および図１２は、上記ＤＣ−ＤＣコンバータのタイミングチャートを示している。図１２は図１１よりもＤＣ−ＤＣコンバータの出力電圧が相対的に低くなった場合を示している。符号のＴonはハイ側のパワーＭＯＳ回路部Ｑ１のオン時のパルス幅、Ｔはパルス周期を示している。ここで、ＤＣ−ＤＣコンバータの出力電圧Ｖoutは、次式で表される。Ｖout＝（Ｔon／Ｔ）Ｖin、ここで、Ｔon／Ｔはハイ側のパワーＭＯＳＱ１におけるデューティファクタを示している。
【００４９】
ところで、近年は、出力電圧Ｖout（すなわち、ＣＰＵの入力電圧）の低下が進められている。一方で、入力電圧Ｖinは変更されず一定である。このため、図１２に示すように、出力電圧Ｖoutが低くなると、ハイ側ではパワーＭＯＳ回路部Ｑ１のオン時間が極めて短くなる。したがって、ハイ側では、高速に動作することが必要である。このため、ハイ側では、容量を小さくすることが好ましい。本実施の形態１では、上記したようにパワーＭＯＳ回路部Ｑ１を相対的に小さなチップ４Ｃ１に形成したことにより、容量を小さくでき、高速動作に対応させることが可能となっている。
【００５０】
一方、上記のように、出力電圧Ｖoutが低くなると、ロウ側では、図１２に示すように、パワーＭＯＳ回路部Ｑ２のオン時間が長くなる。すなわち、ロウ側では、スイッチング損失等についてあまり気にしなくて良いが、オン時間が長くなるので消費電力を下げる等の観点から、オン抵抗を低くすることが好ましい。本実施の形態では、ロウ側のパワーＭＯＳＱ２を、上記のように縦型のＭＯＳで構成したことにより、チャネル長を縮小することができるので、相互コンダクタンスを増大させることができる。すなわち、相互コンダクタンスの逆数がオン抵抗であることからオン抵抗を低減することが可能となっている。
【００５１】
次に、図１３は、上記複合パワーＭＯＳＱをプリント配線基板２５上に実装した状態を示している。プリント配線基板２５は、第１主面とその反対（裏）側の第２主面とを有する板状の配線基板である。プリント配線基板２５の第１，第２主面の部品搭載領域には、プリント配線基板２５の配線と電子部品のリードとを電気的に接続するためのフットパターン２６が形成されている。プリント配線基板２５の第１，第２主面のフットパターン２６は、プリント配線基板２５の厚さ方向に貫通するスルーホールを通じて適宜電気的に接続されている。
【００５２】
複合パワーＭＯＳＱは、そのリード２が、プリント配線基板２５の第１主面のフットパターン２６と半田等を介して接合されることで、プリント配線基板２５上に搭載されるとともに、プリント配線基板２５の配線と電気的に接続されている。
【００５３】
本実施の形態１においては、ハイ側のパワーＭＯＳ回路部が形成されたチップ４Ｃ１と、ロウ側のパワーＭＯＳ回路部が形成されたチップ４Ｃ２とを同じ封止体１内に封止したことにより、別々に封止した場合に比べて、複合パワーＭＯＳＱのプリント配線基板２５上への実装工程を容易にすることが可能となる。
【００５４】
また、本実施の形態１においては、図１３の上側に示すように、上記パワーＭＯＳ回路部Ｑ１のソース電極と、パワーＭＯＳ回路部Ｑ２のドレイン電極とを封止体１の同一の長側面からのリード２として引き出し、かつ、それらリード２を隣接して配置したことにより、これら複数のリード２を、プリント配線基板２５の第１主面において封止体１の長辺に沿って直線的に延びる帯状のフットパターン２６によって共通接続することができる。これにより、プリント配線基板２５において複雑な配線の引き回しを不要とすることが可能となる。また、その共通接続用のフットパターン２６の形状を比較的シンプルにでき、インダクタンス成分を低減させることができるので、回路動作の安定性を向上させることが可能となる。
【００５５】
（実施の形態２）
本実施の形態２においては、ハイ側のパワーＭＯＳ回路部のソース電極と、ロウ側のパワーＭＯＳ回路部のドレイン電極とを封止体の内部でも電気的に接続した構造について説明する。
【００５６】
図１４は、本実施の形態２の複合パワーＭＯＳＱの平面図を示している。図１４では、封止体１を破線で示している。本実施の形態２においては、リードバー部８ｃが、チップ搭載部６ｂと電気的に接続されている。ただし、リードバー部８ｃと、チップ搭載部６ｂとの間には、溝２７が介在されており、リードバー部８ｃとチップ搭載部６ｂとが直線的に接続されないようになっている。すなわち、図１４において、リードバー部８ｃと、チップ搭載部６ｂとは、つなぎパターン部２８によって電気的に接続されている。つなぎパターン部２８は、リードバー部８ｃの右側端部からリードバー部８ｃの延在方向に対して交差する方向に沿ってチップ搭載部６ｂの凸部６ｂ１の角まで延びるように形成されている。このようにしたのは、前記したように、仮に、リードバー部８ｃとチップ搭載部６ｂとを直線的に接続すると、リードバー部８ｃとチップ搭載部６ｂとを含む直線パターン部分の長さが極めて長くなるために、その部分の平坦精度が低くなる上、チップ４Ｃ１，４Ｃ２の封止時に応力が増大するため撓みが生じ、封止体１が剥離する問題が生じる場合があるので、それを抑制または防止するためである。
【００５７】
本実施の形態２の場合も複合パワーＭＯＳＱの実装時には、前記図１３に示したように、パワーＭＯＳＱ１のソース用のリード２と、パワーＭＯＳＱ２のドレイン用のリード２とを共通のフットパターン２６で電気的に接続する。本実施の形態２においては、パワーＭＯＳＱ１のソース用のリード２と、パワーＭＯＳＱ２のドレイン用のリード２とを、封止体１の内部と外部との両方で電気的に接続することにより、インダクタンス成分をさらに低減させることができるので、回路動作の安定性をさらに向上させることが可能となっている。
【００５８】
図１５は、本実施の形態２の場合におけるワイヤボンディング工程時のフレーム押さえの状態を示している。本実施の形態２では、相対的に大きなチップ搭載部６ｂは凸部６ｂ１およびパターン部２８によって押さえ付けられているが、相対的に小さなチップ搭載部６ａは押さえ付けられていない状態が例示されている。
【００５９】
（実施の形態３）
本実施の形態３においては、ワイヤボンディング工程時のフレーム押さえ部の変形例を説明する。
【００６０】
図１６は、チップ搭載部６ａ，６ｂの平面図を示している。ここでは、チップ搭載部６ａの凸部６ａ１の長さＬ６と、チップ搭載部６ｂの凸部６ｂ１の長さＬ７とが等しい場合を例示している。
【００６１】
また、図１７は、チップ搭載部６ａ，６ｂの他の例の平面図を示している。相対的に大きなチップ搭載部６ｂには凸部６ｂ１が形成されているが、相対的に小さなチップ搭載部６ａには凸部が設けられていない。すなわち、ワイヤボンディング工程に際して、相対的に大きなチップ搭載部６ｂは、凸部６ｂ１が押さえ付けられることによって押さえ付けられているが、相対的に小さなチップ搭載部６ａは押さえ付け領域Ａが重ならないので押さえ付けられていない。
【００６２】
また、図１８は、チップ搭載部６ａ，６ｂのさらに他の例の平面図を示している。ここでは、チップ搭載部６ａ，６ｂの各々に複数の凸部６ａ１，６ｂ１が形成されている。そして、チップ搭載部６ａ，６ｂは、その複数の凸部６ａ１，６ｂ１が噛み合うように配置されている。また、チップ搭載部６ｂにおいては、ワイヤの接続位置に近い一方の凸部６ｂ１の長さＬ８が、他方の凸部６ｂ１の長さＬ９よりも長くなっている。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６４】
例えば前記実施の形態１〜３においては、ハイ側のパワーＭＯＳ回路部のパワーＭＯＳを縦型のＭＯＳで構成した場合について説明したが、これに限定されるものではなく、例えばハイ側のパワーＭＯＳ回路部のパワーＭＯＳを横型のＭＯＳで構成しても良い。横型のＭＯＳでは、ゲート電極とドレインとの距離を縦型のＭＯＳの場合よりも大きくとれるので、ゲート−ドレイン間の寄生容量を小さくすることができる。これにより、パワーＭＯＳのスイッチング損失およびドライブ損失を低減できる。したがって、ハイ側のパワーＭＯＳ回路部の高速動作に対応できる。
【００６５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵ駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく、例えばに他の回路の駆動用の電源回路にも適用できる。
【００６６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６７】
すなわち、スイッチング用のパワー電界効果トランジスタ回路部と、整流用のパワー電界効果トランジスタ回路部とを一緒にパッケージングしたことにより、複合パワーＭＯＳ・ＦＥＴを有する半導体装置の実装工程を容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置の平面図である。
【図２】図１の半導体装置の短辺側の側面図である。
【図３】図１の半導体装置の長辺側の側面図である。
【図４】図１の半導体装置の長辺側の側面図である。
【図５】図１の半導体装置において封止体を除去して示した平面図である。
【図６】図５のＹ１−Ｙ１線の断面図である。
【図７】ワイヤボンディング工程時におけるフレーム押さえの状態の説明図である。
【図８】本発明の一実施の形態である半導体装置の組立工程中のフレームの要部平面図である。
【図９】図１の半導体装置を構成する半導体チップの要部断面図である。
【図１０】図１の半導体装置を用いた電源回路の説明図である。
【図１１】図１０の半導体装置を用いた電源回路のタイミングチャートを示す波形図である。
【図１２】図１０の半導体装置を用いた電源回路のタイミングチャートを示す波形図である。
【図１３】図１の半導体装置を配線基板に実装した状態を示す平面図である。
【図１４】本発明の他の実施の形態である半導体装置において封止体を除去して示した平面図である。
【図１５】図１４の半導体装置におけるワイヤボンディング工程時のフレーム押さえの状態の説明図である。
【図１６】本発明のさらに他の実施の形態である半導体装置のチップ搭載部の平面図である。
【図１７】本発明の他の実施の形態である半導体装置のチップ搭載部の平面図である。
【図１８】本発明の他の実施の形態である半導体装置のチップ搭載部の平面図である。
【符号の説明】
１ 封止体
２ リード
２ａ リード
２ｂ リード
３ 孔
４Ｃ１ 半導体チップ（第１半導体チップ）
４Ｃ２ 半導体チップ（第２半導体チップ）
４Ｓ 半導体基板
４Ｓ１ 半導体層
４Ｓ２ エピタキシャル層
５Ｇ１ ゲート引出電極（第１ゲート電極用の外部端子）
５Ｇ２ ゲート引出電極（第２ゲート電極用の外部端子）
５Ｓ１ ソース引出電極（第１ソース電極用の外部端子）
５Ｓ２ ソース引出電極（第２ソース電極用の外部端子）
６ａ チップ搭載部（第１パターン）
６ｂ チップ搭載部（第２パターン）
６ａ１，６ｂ１ 凸部
７ａ〜７ｄ ボンディングワイヤ
８ａ リードバー部（第１ゲート用パターン）
８ｂ リードバー部（第２ゲート用パターン）
８ｃ リードバー部（第１ソース用パターン）
８ｄ リードバー部（第２ソース用パターン）
８ｅ リードバー部（第２ソース用パターン）
１０ 吊りリード
１１ 溝
１２ 接着剤
１３ フレーム
１３ａ 単位フレーム
１３ｂ ダム片
１５ 導体膜
１６ ｎ型の半導体領域
１７ ｐ型の半導体領域
１８ ｎ+型の半導体領域
１９ 溝
２０ ゲート絶縁膜
２１ ゲート電極
２２ キャップ用絶縁膜
２５ プリント配線基板
２６ フットパターン
２７ 溝
２８ パターン部
Ｑ 複合パワーＭＯＳ・ＦＥＴ
Ｑｖ パワーＭＯＳ・ＦＥＴ
Ｑ１，Ｑ２ パワーＭＯＳ・ＦＥＴ回路部
Ｄ１ ショットキーバリアダイオード
ＬＡ コイル
Ｃ１ 電解コンデンサ

Claims (18)

  1. 第１電界効果トランジスタを有する第１半導体チップ、第２電界効果トランジスタを有する第２半導体チップ、前記第１、第２半導体チップを封止する封止体、前記第１半導体チップの裏面電極に接続され、前記封止体の第１面から突出する第１リード、前記第２半導体チップの裏面電極に接続され、前記封止体において前記第１面と対向する第２面から突出する第２リードを備え、前記第１、第２リードは、前記封止体の第１、第２面から突出する他のリードよりも幅広に形成され、互いに非対称な位置関係となるように配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１、第２リードに、前記封止体の少なくとも一部が重なるように孔を設けたことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第１半導体チップの主面に形成されたゲート電極用の外部端子と、前記第２半導体チップの主面に形成されたゲート電極用の外部端子とが隣り合うように、前記第１、第２半導体チップを配置したことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、前記第１、第２半導体チップの裏面電極は、それぞれ前記第１、第２電界効果トランジスタのドレイン電極であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記第１電界効果トランジスタが電源回路を構成する高電位側のパワーＭＯＳ・ＦＥＴであり、前記第２電界効果トランジスタが電源回路を構成する低電位側のパワーＭＯＳ・ＦＥＴであることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、前記第１半導体チップの大きさは、前記第２半導体チップの大きさよりも小さいことを特徴とする半導体装置。
  7. 第１面に第１ゲート電極用の外部端子および第１ソース電極用の外部端子が形成され、前記第１面の反対側の第２面に第１ドレイン電極が形成された第１電界効果トランジスタを有する第１半導体チップ、
    前記第１ドレイン電極が接続された状態で前記第１半導体チップを搭載する第１パターン、
    前記第１パターンの近傍に前記第１パターンとは分離されて配置され、前記第１ゲート電極用の外部端子にボンディングワイヤを通じて電気的に接続された第１ゲート用パターン、
    前記第１パターンの近傍に前記第１パターンとは分離されて配置され、前記第１ソース電極用の外部端子にボンディングワイヤを通じて電気的に接続された第１ソース用パターン、
    前記第１半導体チップとは別の半導体チップであって、第１面に第２ゲート電極用の外部端子および第２ソース電極用の外部端子が形成され、前記第１面の反対側の第２面に第２ドレイン電極が形成された第２電界効果トランジスタを有する第２半導体チップ、
    前記第２ドレイン電極が接続された状態で前記第２半導体チップを搭載する第２パターン、
    前記第２パターンの近傍に前記第２パターンとは分離されて配置され、前記第２ゲート電極用の外部端子にボンディングワイヤを通じて電気的に接続された第２ゲート用パターン、
    前記第２パターンの近傍に前記第２パターンとは分離されて配置され、前記第２ソース電極用の外部端子にボンディングワイヤを通じて電気的に接続された第２ソース用パターン、
    前記第１、第２半導体チップ、前記第１、第２パターン、前記第１、第２ゲート用パターン、前記第１、第２ソース用パターンおよびボンディングワイヤを封止する封止体、
    前記第１パターンと一体的に形成され、前記封止体の第１面から突出する第１ドレイン用リード、
    前記第１ゲート用パターンと一体的に形成され、前記封止体の第１面から突出する第１ゲート用リード、
    前記第１ソース用パターンと一体的に形成され、前記封止体の第１面とは反対側の第２面から突出する第１ソース用リード、
    前記第２パターンと一体的に形成され、前記封止体の第２面から突出する第２ドレイン用リード、
    前記第２ゲート用パターンと一体的に形成され、前記封止体の第１面から突出する第２ゲート用リード、
    前記第２ソース用パターンと一体的に形成され、前記封止体の第１面から突出する第２ソース用リード、
    前記第１、第２ドレイン用リードは、前記封止体の第１、第２面から突出する第１、第２ゲート用リードおよび第１、第２ソース用リードよりも幅広に形成され、互いに非対称な位置関係となるように配置されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記第１、第２ドレイン用リードに、前記封止体の少なくとも一部が重なるように孔を設けたことを特徴とする半導体装置。
  9. 請求項７記載の半導体装置において、前記第１半導体チップの第１面に形成された第１ゲート電極用の外部端子と、前記第２半導体チップの第１面に形成された第２ゲート電極用の外部端子とが隣り合うように、前記第１半導体チップおよび第２半導体チップを配置したことを特徴とする半導体装置。
  10. 請求項７記載の半導体装置において、前記第１ソース用パターンは、前記第２パターンと直線的に接続されないように電気的に分離されていることを特徴とする半導体装置。
  11. 請求項７記載の半導体装置において、前記第１ソース用パターンは、前記第２パターンと電気的に接続されており、前記第１ソース用パターンと前記第２パターンとの間には、双方のパターンが直線的に接続されないように溝が設けられていることを特徴とする半導体装置。
  12. 請求項７記載の半導体装置において、前記第２ソース用パターンは、前記第２半導体チップの第１の辺に沿って延びるパターン部分と、そのパターン部分と一体的に形成されてなり前記第２半導体チップの第１の辺に交差する第２の辺に沿って延びるパターン部分とを有することを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記第２ソース用パターンにおいて、前記第２半導体チップの第２の辺に沿って延びるパターン部分に接続された吊りリードの接続部の近傍に溝を設けたことを特徴とする半導体装置。
  14. 請求項７記載の半導体装置において、前記第１、第２パターンの各々の対向辺に凸部を設け、その各々の凸部が噛み合うように、前記第１、第２パターンを配置したことを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記第２半導体チップの大きさは、前記第１半導体チップの大きさよりも大きく、前記第２パターンの凸部の幅を、前記第１パターンの凸部の幅よりも長くしたことを特徴とする半導体装置。
  16. 請求項１４記載の半導体装置において、前記第１パターンの凸部を、前記第１パターンの対向辺において前記第１ソース電極用の外部端子と前記第１ソース用パターンとを接続するボンディングワイヤが接続される側に設け、前記第２パターンの凸部を、前記第２パターンの対向辺において前記第２ソース電極用の外部端子と第２ソース用パターンとを接続するボンディングワイヤが接続される側に設けたことを特徴とする半導体装置。
  17. 請求項７記載の半導体装置において、前記第１電界効果トランジスタが電源回路を構成する高電位側のパワーＭＯＳ・ＦＥＴであり、前記第２電界効果トランジスタが電源回路を構成する低電位側のパワーＭＯＳ・ＦＥＴであることを特徴とする半導体装置。
  18. 請求項７記載の半導体装置において、前記第１半導体チップの大きさは、前記第２半導体チップの大きさよりも小さいことを特徴とする半導体装置。
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