DE102006033023A1 - Halbleiteranordnung und entsprechendes Herstellungsverfahren - Google Patents

Halbleiteranordnung und entsprechendes Herstellungsverfahren Download PDF

Info

Publication number
DE102006033023A1
DE102006033023A1 DE102006033023A DE102006033023A DE102006033023A1 DE 102006033023 A1 DE102006033023 A1 DE 102006033023A1 DE 102006033023 A DE102006033023 A DE 102006033023A DE 102006033023 A DE102006033023 A DE 102006033023A DE 102006033023 A1 DE102006033023 A1 DE 102006033023A1
Authority
DE
Germany
Prior art keywords
semiconductor
grid
punched grid
semiconductor device
punched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102006033023A
Other languages
English (en)
Inventor
Quoc-Dat Nguyen
Peter Kimmich
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102006033023A priority Critical patent/DE102006033023A1/de
Publication of DE102006033023A1 publication Critical patent/DE102006033023A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

Die Erfindung betrifft eine Halbleiteranordnung mit einem Haltesubstrat, an dem mindestens ein Halbleiter befestigt ist, der mit einer Leiterstruktur verbunden ist, wobei das Haltesubstrat und die Leiterstruktur von einem Stanzgitter (2) gebildet sind.

Description

  • Die Erfindung betrifft eine Halbleiteranordnung mit einem Haltesubstrat, an dem mindestens ein Halbleiter befestigt ist, der mit einer Leiterstruktur verbunden ist, dadurch gekennzeichnet, dass das Haltesubstrat und die Leiterstruktur von einem Stanzgitter gebildet ist.
  • Stand der Technik
  • Aus dem Stand der Technik ist es bekannt, einen oder mehrere Halbleiter auf ein Substrat, welches elektrische Leiterbahnen aufweist, zu kleben und nach vorgegebener Schaltung mit Kupfer-Leiterbahnen zu bonden. Um die Handhabung des so bestückten Substrats zu verbessern, wird das Substrat und der oder die Halbleiter zumindest teilweise in einem Spritzguss-Verfahren eingehaust beziehungsweise gemoldet.
  • Offenbarung der Erfindung
  • Erfindungsgemäß ist das Haltesubstrat und die Leiterstruktur von einem Stanzgitter gebildet. Das Stanzgitter übernimmt hierbei also zwei Funktionen: Zum Einen bietet es eine Leiterstruktur von elektrischen Leitungen und zum Anderen wirkt das Stanzgitter aufgrund seiner hohen Steifigkeit gleichzeitig als Haltesubstrat. Dies bietet bei der Herstellung der Halbleiteranordnungen den einfachen Vorteil, dass ein Bauelement weniger notwendig ist, wodurch sowohl Montagezeit als auch Herstellungskosten verringert werden. Darüber hinaus ist gegenüber in dem Stand der Technik eine bessere Wärmeabfuhr von dem Halbleiter durch das Stanzgitter möglich. Dabei bietet das Stanzgitter eine zu dem Substrat aus dem Stand der Technik vergleichbare Steifigkeit, sodass die erfindungsgemäße Halbleiteranordnung in Bezug auf Robustheit und Stabilität einer Halbleiteranordnung aus dem Stand der Technik entspricht.
  • Vorteilhafterweise ist der Halbleiter auf das Stanzgitter geklebt. Dies stellt eine besonders einfache und kostengünstige Art der Befestigung des Halbleiters auf dem Stanzgitter dar.
  • Vorteilhafterweise ist der Halbleiter auf das Stanzgitter gelötet, wodurch eine sehr sichere Befestigung entsteht. Der Halbleiter kann dadurch unter Umständen gleichzeitig elektrisch kontaktiert werden.
  • Zweckmäßigerweise ist der Halbleiter mit dem Stanzgitter durch Ronden elektrisch verbunden. Die beim Ronden verwendeten, hauchdünnen Drähte oder Bändchen ermöglichen eine hohe Schwingungsbelastung der Halbleiteranordnung, ohne dass sich elektrische Kontakte lösen.
  • Nach einer Weiterbildung der Erfindung ist der Halbleiter und das Stanzgitter zumindest teilweise durch ein Spritzguss-Verfahren eingehaust. Bei diesem sogenannten "Molden" werden die entsprechenden Bauelemente mit einem nichtleitenden Material direkt umspritzt, wobei das Material anschließend aushärtet, sodass die Halbleiteranordnung als ein kompaktes, geschlossenes und robustes Bauelement verwendet werden kann. Vor allem bei der Handhabung der Halbleiteranordnung bietet das umspritzte Gehäuse den feinen, beim Ronden verwendeten Drähten einen Schutz vor Beschädigungen, sodass die Halbleiteranordnung wesentlich einfacher in Bezug auf Sicherheit gehandhabt werden kann. Vorteilhafterweise ist die Halbleiteranordnung einseitig eingehaust beziehungsweise gemoldet, sodass die unbestückte Rückseite des Stanzgitters frei zugänglich ist. Dadurch ist eine gute Kühlung der Halbleiteranordnung gewährleistet und ein Trennen von Materialbrücken, die das Stanzgitter zu Montagezwecken zusammenhalten, und ein partielles Trennen von Leiterbahnen auch im eingehausten Zustand noch möglich.
  • Vorteilhafterweise ist der Halbleiter ein Leistungshalbleiter.
  • Vorteilhafterweise ist der Halbleiter ein Logikmodul.
  • Nach einer Weiterbildung der Erfindung ist der Halbleiter ein MOSFET (Metal Oxyde Semiconductor Field Effect Transistor).
  • Ferner betrifft die Erfindung ein Verfahren zur Herstellung einer Halbleiteranordnung, insbesondere einer Halbleiteranordnung, wie sie oben beschrieben wurde, wobei ein Halbleiterelement auf einem vorhandenen, noch nicht zertrennten Stanzgitter befestigt wird. Ein Stanzgitter, das beispielsweise aus einem Kupferblech gestanzt wird, weinst zwischen manchen seiner Leiterbahnen schmale Materialbrücken auf, die die Leiterbahnen und somit das Stanzgitter zusammenhalten. Solange diese Materialbrücken nicht zertrennt werden, kann das Stanzgitter als ein Bauelement gehandhabt werden. Somit bietet das noch nicht zertrennte Stanzgitter eine stabile Basis für das darauf zu befestigende Halbleiterelement.
  • Vorteilhafterweise wird anschließend das Halbleiterelement mit dem Stanzgitter elektrisch verbunden, wobei dies vorteilhafterweise durch Ronden geschieht.
  • Erfindungsgemäß werden der Halbleiter und, zumindest teilweise, das Stanzgitter in einem Spritzguss-Verfahren eingehaust beziehungsweise gemoldet. Dabei wird der entsprechende Teil der Halbleiteranordnung mit nicht leitendem Material umspritzt, das nach dem Aushärten die Halbleiteranordnung zusammenhält und stützt. Dadurch entstehen die oben beschriebenen Vorteile bezüglich der Handhabung der Halbleiteranordnung. Vorteilhafterweise wird die Halbleiteranordnung einseitig eingehaust beziehungsweise gemoldet, sodass die unbestückte Rückseite des Stanzgitters frei bleibt, wodurch eine gute Kühlung der Halbleiteranordnung gewährleistet wird.
  • Zweckmäßigerweise wird das noch nicht zertrennte Stanzgitter nach dem Einhausen beziehungsweise Molden zertrennt, sodass die Leiterbahnen des Stanzgitters nach vorgegebener Schaltung wirken, wobei dazu im Wesentlichen die das Stanzgitter zusammenhaltenden Materialbrücken zertrennt werden. Durch die einseitige Einhausung der Halbleiteranordnung ist das Stanzgitter auf der Rückseite für Trennwerkzeuge gut erreichbar. Außer den Materialbrücken werden vorteilhafterweise auch eine oder mehrere der Leiterbahnen selbst partiell oder ganz zertrennt. Nach dem Zertrennen werden die dann separaten Leiterbahnen des Stanzgitters durch die Einhausung gehalten und gestützt.
  • Vorteilhafterweise wird das Stanzgitter durch Sägen zertrennt.
  • Vorteilhafterweise wird das Stanzgitter durch Fräsen zertrennt.
  • Vorteilhafterweise wird das Stanzgitter mittels eines Lasertrennverfahrens zertrennt.
  • Natürlich schließt die Erfindung auch weitere, dem Fachmann geläufige Trennverfahren, wie zum Beispiel Stanzen oder Schneiden, ein.
  • Die erfindungsgemäße Halbleiteranordnung und das erfindungsgemäße Verfahren zur Herstellung einer Halbleiteranordnung betreffen ebenso Halbleiteranordnungen, bei denen unterschiedliche Halbleiter, wie zum Beispiel ein Leistungshalbleiter und ein Logikmodul, auf einem Stanzblech aufgebracht werden.
  • Kurze Beschreibung der Zeichnungen
  • Im Folgenden soll die Erfindung anhand von drei Zeichnungen näher erläutert werden. Dazu zeigen
  • 1 eine erfindungsgemäße Halbleiteranordnung in einer Draufsicht,
  • 2 die Haltleiteranordnung in einem eingehausten/gemoldeten Zustand und
  • 3 die Halbleiteranordnung mit einem zertrennten Stanzgitter.
  • Ausführungsform(en) der Erfindung
  • Die 1 zeigt ein Ausführungsbeispiel einer erfindungsgemäßen Halbleiteranordnung 1 in einer Draufsicht. Die Halbleiteranordnung 1 weist ein Stanzgitter 2 auf, das aus mehreren Leiterbahnen 3 besteht, die teilweise über Materialbrücken 4 miteinander verbunden sind, wobei hier nicht alle Leiterbahnen 3 mit Bezugszeichen versehen sind. Das Stanzgitter 2 weist dabei eine im Wesentlichen rechteckförmige Grundform auf. An seiner Oberseite weist das Stanzgitter drei Leiterbahnenden 5 auf, die als Anschlussstecker ausgebildet sind. An seiner Unterseite weist das Stanzgitter 2 mehrere Leiterbahnen 3 auf, die als schmale Kontaktzungen 6 ausgebildet sind. Diese werden ebenfalls durch Materialbrücken 4 an dem übrigen Stanzgitter 2 gehalten. An seiner rechten Seite weist das Stanzgitter 2 ebenfalls steckerartig ausgebildete Leiterbahnenden 7 auf. An seiner linken Seite weist das Stanzgitter 2 einen Vorsprung 8 mit einer Aussparung 9 auf, die beispielsweise zum Positionieren oder Befestigen der Halbleiteranordnung 1 mittels einer in die Aussparung 9 geführten Schraube dient. Denselben Zweck erfüllt eine, in einer Leiterbahn 10 ausgebildete Öffnung 11 auf der rechten Seite des Stanzgitters 2.
  • Auf der Vorderseite des Stanzgitters 2 sind mehrere Leistungshalbleiter 13 und ein Logikmodul 14 aufgebracht. Durch die Materialbrücken 4 bildet das Stanzgitter 2 eine stabile Basis, auf der die Leistungshalbleiter 13 und das Logikmodul 14 beispielsweise mittels Kleben oder Löten aufgebracht werden können. Ein Teil der Materialbrücken 4, der unter anderem die Kontaktzungen 6 hält und mit den Leiterbahnenden 5 und dem Vorsprung 8 in Verbindung steht, ist wie ein im Wesentlichen rechteckförmiger Steg 12 um einen wesentlichen, die Leistungshalbleiter 13 und das Logikmodul 14 umfassenden, Teil des Stanzgitters 2 herum ausgebildet.
  • Durch Ronden, insbesondere durch Draht- und/oder Bändchenbonden, werden die Leistungshalbleiter 13 und das Logikmodul 14 mittels hauchdünner Drähte 15 beziehungsweise Bändchen 15' mit den Leiterbahnen 3 des noch nicht zertrennten Stanzgitters 2 elektrisch verbunden. Auch ein Teil der Leiterbahnen 3 des Stanzgitters 2 sind untereinander mittels Bond-Bändchen 15' verbunden.
  • Um die Handhabung der Halbleiteranordnung 1 zu vereinfachen, wird diese zumindest teilweise in einem Spritzguss-Verfahren eingehaust beziehungsweise gemoldet, wie in 2 dargestellt. Eine durch das Molden entstandene Einhausung 16 umschließt dabei das Logikmodul 14, die Leistungshalbleiter 13 und einen Teil der Leiterbahnen 3 vollständig und wird durch die den Steg 12 bildenden Materialbrücken 4 seitlich begrenzt. Der Steg 12 dient beim Spritzguss-Verfahren außerdem als Dichtfläche für ein verwendetes Spritzwerkzeug. Durch das Spritzguss-Verfahren werden die einzelnen Komponenten der Halbleiteranordnung 1 hinterspritzt, sodass diese, nach dem Aushärten des beim Spritzguss-Verfahren verwendeten Materials, von der Einhausung 16 gestützt und gehalten werden. Die Einhausung 16 bietet dabei außerdem den Schutz vor Beschädigungen oder auch Verschmutzung der Komponenten der Halbleiteranordnung 1. Insbesondere ist dies von Bedeutung für die hauchdünnen Drähte 15.
  • Außerdem bietet die Einhausung 16 auf einfache Art und Weise eine Isolierung der Komponenten der Halbleiteranordnung 1. Die Leiterbahnenden 5 und 7, der Vorsprung 8, der ebenfalls als elektrisch leitendes Kontaktelement wirken kann, und die Abschnitte der Kontaktzungen 6, die sich außerhalb der Einhausung 16 befinden, bilden so die Anschlusskontakte für die in der Einhausung 16 befindlichen Komponenten der Halbleiteranordnung 1. Vorteilhafterweise wird die Halbleiteranordnung 1 einseitig eingehaust, sodass die Rückseite des Stanzgitters 2 frei bleibt und Wärme von der Halbleiteranordnung gut abgeführt werden kann.
  • Die so ausgebildete Halbleiteranordnung 1 ist noch nicht funktionsfähig, da die Leiterbahnen 3 noch durch die Materialbrücken 4 miteinander verbunden sind, was zu Kurzschlüssen und erheblichen Fehlfunktionen führen würde. Da die Leiterbahnen 3, die Leistungshalbleiter 13 und das Logikmodul 14 durch die Einhausung 16 zusammengehalten werden, sind die Materialbrücken 4 nicht mehr notwendig und können, wie in 3 gezeigt, entfernt werden. Zusätzlich werden vorteilhafterweise Teile des Stanzgitters partiell zertrennt, sodass wie beispielsweise dargestellt, aus einem Leiterbahnende 7 zwei getrennte Leiterbahnen 17 und 18 entstehen, die durch einen Spalt 19 voneinander getrennt sind. Auch im Bereich der Einhausung 16 wird das Stanzgitter 2 partiell getrennt, sodass das Stanzgitter 2 nach vorgegebener Schaltung wirkt. Dies ist möglich durch die einseitige Einhausung 16 des Stanzgitters 2, da das Stanzgitter 2 für ein Trennwerkzeug von der unbestückten Rückseite gut erreichbar ist. Das Zertrennen der Materialbrücken 4 und das partielle Zertrennen des Stanzgitters 2 geschieht vorteilhafterweise durch Sägen, Fräsen, Lasern und/oder anderen, dem Fachmann bekannten Zertrennungsverfahren.
  • Eine derartige Halbleiteranordnung 1 bietet den Vorteil, dass im Vergleich zum Stand der Technik weniger Bauteile und eine geringere Montagezeit notwendig sind, wodurch die Herstellungskosten der Halbleiteranordnung 1 gesenkt werden.
  • Dabei bleibt die Steifigkeit und Robustheit der Halbleiteranordnung 1 durch das Stanzgitter 2 und die Einhausung 16 bestehen. Darüber hinaus wird die Wärmeabfuhr von den Leistungshalbleitern 13 und dem Logikmodul 14 durch das Stanzgitter 2 verbessert.

Claims (15)

  1. Halbleiteranordnung mit einem Haltesubstrat, an dem mindestens ein Halbleiter befestigt ist, der mit einer Leiterstruktur verbunden ist, dadurch gekennzeichnet, dass das Haltesubstrat und die Leiterstruktur von einem Stanzgitter (2) gebildet ist.
  2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass der Halbleiter auf das Stanzgitter (2) geklebt ist.
  3. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiter auf das Stanzgitter (2) gelötet ist.
  4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiter mit dem Stanzgitter (2) durch Ronden elektrisch verbunden ist.
  5. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiter und das Stanzgitter (2) zumindest teilweise durch ein Spritzguss-Verfahren eingehaust sind.
  6. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiter als Leistungshalbleiter (13) ausgebildet ist.
  7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiter als Logikmodul (14) ausgebildet ist.
  8. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiter als MOSFET ausgebildet ist.
  9. Verfahren zur Herstellung einer Halbleiteranordnung, insbesondere zur Herstellung einer Halbleiteranordnung nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass ein Halbleiter auf einem noch nicht zertrennten Stanzgitter befestigt wird.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass der Halbleiter mit dem Stanzgitter durch Ronden elektrisch verbunden wird.
  11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiter und, zumindest teilweise, das Stanzgitter in einem Spritzguss-Verfahren eingehaust werden.
  12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Stanzgitter nach dem Einhausen zertrennt wird.
  13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Stanzgitter durch Sägen zertrennt wird.
  14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Stanzgitter durch Fräsen zertrennt wird.
  15. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Stanzgitter mittels eines Lasertrennverfahrens zertrennt wird.
DE102006033023A 2006-07-17 2006-07-17 Halbleiteranordnung und entsprechendes Herstellungsverfahren Ceased DE102006033023A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102006033023A DE102006033023A1 (de) 2006-07-17 2006-07-17 Halbleiteranordnung und entsprechendes Herstellungsverfahren

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006033023A DE102006033023A1 (de) 2006-07-17 2006-07-17 Halbleiteranordnung und entsprechendes Herstellungsverfahren

Publications (1)

Publication Number Publication Date
DE102006033023A1 true DE102006033023A1 (de) 2008-01-24

Family

ID=38830582

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006033023A Ceased DE102006033023A1 (de) 2006-07-17 2006-07-17 Halbleiteranordnung und entsprechendes Herstellungsverfahren

Country Status (1)

Country Link
DE (1) DE102006033023A1 (de)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395800A (en) * 1992-01-30 1995-03-07 Fuji Electric Co., Ltd. Method for assembling semiconductor devices with lead frame containing common lead arrangement
US5998856A (en) * 1996-11-28 1999-12-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20050056916A1 (en) * 2000-01-31 2005-03-17 Sanyo Electric Co., Ltd., A Japan Corporation Circuit device and manufacturing method of circuit device
US6882047B2 (en) * 2001-10-19 2005-04-19 Renesas Technology Corp. Semiconductor package including a plurality of semiconductor chips therein
US6946724B2 (en) * 2002-12-20 2005-09-20 Sanyo Electric Co., Ltd. Circuit device and method of manufacture thereof
WO2006048836A1 (en) * 2004-11-03 2006-05-11 Koninklijke Philips Electronics, N.V. Inner bridges for chip-to-chip interconnections in a multi-chip ic package
US7053469B2 (en) * 2004-03-30 2006-05-30 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395800A (en) * 1992-01-30 1995-03-07 Fuji Electric Co., Ltd. Method for assembling semiconductor devices with lead frame containing common lead arrangement
US5998856A (en) * 1996-11-28 1999-12-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20050056916A1 (en) * 2000-01-31 2005-03-17 Sanyo Electric Co., Ltd., A Japan Corporation Circuit device and manufacturing method of circuit device
US6882047B2 (en) * 2001-10-19 2005-04-19 Renesas Technology Corp. Semiconductor package including a plurality of semiconductor chips therein
US6946724B2 (en) * 2002-12-20 2005-09-20 Sanyo Electric Co., Ltd. Circuit device and method of manufacture thereof
US7053469B2 (en) * 2004-03-30 2006-05-30 Advanced Semiconductor Engineering, Inc. Leadless semiconductor package and manufacturing method thereof
WO2006048836A1 (en) * 2004-11-03 2006-05-11 Koninklijke Philips Electronics, N.V. Inner bridges for chip-to-chip interconnections in a multi-chip ic package

Similar Documents

Publication Publication Date Title
DE19926128B4 (de) Leistungs-Halbleiterbauteil-Gehäuse
DE112005003614B4 (de) Halbleiterbaugruppe für ein Schaltnetzteil und Verfahren zu dessen Montage
EP1429385B1 (de) Gehäuse für Leistungshalbleitermodule
EP0599194A1 (de) Elektronikmodul in Flachbauweise
EP2163145B1 (de) Elektronikmodul und verfahren zur herstellung eines elektronikmoduls
WO2017032772A1 (de) Laserbauelement und verfahren zu seiner herstellung
DE102009055882A1 (de) Leistungshalbleitervorrichtung
DE112008000234T5 (de) Vorgeformte Clip-Struktur
DE10129388A1 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
EP2566308B1 (de) Verfahren zur Bestückung einer Leiterplatte
EP1622237A1 (de) Optisches oder elektronisches Modul und Verfahren zu dessen Herstellung
EP1784864B1 (de) Elektrische baugruppe
DE102018121403A1 (de) Verfahren zur Herstellung einer stabilisierten Platine
EP2525397A1 (de) Leistungshalbleiter
DE102017129924B4 (de) Verkapseltes, anschlussleiterloses package mit zumindest teilweise freiliegender innenseitenwand eines chipträgers, elektronische vorrichtung, verfahren zum herstellen eines anschlussleiterlosen packages und verfahren zum herstellen einer elektronischen vorrichtung
EP0696818B1 (de) Halbleiterbauelement mit isolierendem Gehäuse
DE2925509A1 (de) Packung fuer schaltungselemente
DE4441052A1 (de) Trägerelement für einen IC-Baustein zum Einsatz in Chipkarten
DE102011076765A1 (de) Beleuchtungseinrichtung
DE112018005048T5 (de) Chip mit integrierter schaltung (ic), der zwischen einem offset-leiterrahmen-chip-befestigungspad und einem diskreten chip-befestigungspad befestigt ist
DE102006033023A1 (de) Halbleiteranordnung und entsprechendes Herstellungsverfahren
EP1330148A2 (de) Elektrisches Gerät
DE102010008618A1 (de) Halbleitervorrichtung
WO2021185598A1 (de) Gehäuse für ein optoelektronisches halbleiterbauelement und optoelektronisches halbleiterbauelement
DE102020117341A1 (de) Gehäuse-leiter-design mit rillen für verbesserte dammbalkentrennung

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
R012 Request for examination validly filed

Effective date: 20130527

R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final