JP2006156748A - 半導体装置 - Google Patents

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秋山　　登
Tomoaki Uno
友彰 宇野
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    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48091—Arched
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    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
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    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8536—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/85375—Bonding interfaces of the semiconductor or solid state body having an external coating, e.g. protective bond-through coating
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract

【課題】 電源回路の主回路の寄生インダクタンスを低減する。
【解決手段】 ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴをｐチャネル型の縦型のＭＯＳ・ＦＥＴで形成し、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴをｎチャネル型の縦型のＭＯＳ・ＦＥＴで形成することにより、ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップ５ａ２と、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴが形成された半導体チップ５ｂとを同一のダイパッド７ａ４に搭載し、ダイパッド７ａ４を通じて電気的に接続した。
【選択図】 図９

Description

本発明は、半導体装置技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイド用のパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とローサイド用のパワーＭＯＳ・ＦＥＴとが直列に接続された構成を有している。ハイサイド用のパワーＭＯＳ・ＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ローサイド用のパワーＭＯＳ・ＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳ・ＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
このようなＤＣ−ＤＣコンバータについては、例えば特表２００３−５２８４４９号に記載があり、ハイサイド用のパワーＭＯＳ・ＦＥＴと、ローサイド用のパワーＭＯＳ・ＦＥＴと、これらパワーＭＯＳ・ＦＥＴを駆動するドライバ回路と、入力コンデンサとを同一パッケージ内に収容する構成が開示されている（特許文献１参照）。
また、例えば特開２００２−２１７４１６号公報には、ＤＣ−ＤＣコンバータを構成するハイサイドのパワーＭＯＳ・ＦＥＴを横型のパワーＭＯＳ・ＦＥＴで構成し、ローサイドのパワーＭＯＳ・ＦＥＴを縦型のパワーＭＯＳ・ＦＥＴで構成し、これらパワーＭＯＳ・ＦＥＴを共通のフレーム上に搭載するパッケージ構成が開示されている（特許文献２参照）。
特表２００３−５２８４４９号 特開２００２−２１７４１６号公報
ところで、デスクトップ型のパーソナルコンピュータ、サーバおよびゲーム機等の電源回路に用いられる非絶縁型のＤＣ−ＤＣコンバータは、駆動するＣＰＵ（Central Processing Unit）等の大電流化やチョークコイルおよび入力・出力コンデンサ等のような受動部品の小型化の要求に伴い、大電流化および高周波化する傾向にある。
しかし、大電流および高周波条件の下では、非絶縁型のＤＣ−ＤＣコンバータの入力コンデンサ周りの主回路に寄生する主回路インダクタンスによって損失が増大するという問題がある。特に、大電流化および高周波化に伴い、入力コンデンサの周りの主回路に寄生する上記主回路インダクタンスが大きくなると、ＤＣ−ＤＣコンバータのハイサイド用のパワーＭＯＳ・ＦＥＴのターンオフ時の跳ね上がり電圧が増大する結果、スイッチング損失が増大し、大きな損失を招くという問題がある。
上記特許文献１には、ハイサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ローサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップと、ドライバ回路が形成された半導体チップと、入力コンデンサＣｉｎとを同一のパッケージ内に収容する構成が開示されている。この場合、ハイサイド用のパワーＭＯＳ・ＦＥＴのソースはボンディングワイヤを通じて配線基板の配線に電気的に接続され、その配線はローサイド用のパワーＭＯＳ・ＦＥＴのドレインに電気的に接続されている。ローサイド用のパワーＭＯＳ・ＦＥＴのソースは、ボンディングワイヤを通じて配線基板の出力配線に電気的に接続されている。しかし、このような構成では、ハイサイド用のパワーＭＯＳ・ＦＥＴのソースとローサイド用のパワーＭＯＳ・ＦＥＴのドレインをボンディングワイヤで接続するため、寄生インダクタンスを充分に低減できない。言い換えれば、ボンディングワイヤで電気的に接続するため、寄生インダクタンスの低減には限界がある。
また、上記特許文献２には、ローサイドのパワーＭＯＳ・ＦＥＴを縦型のパワーＭＯＳ・ＦＥＴで構成し、これらパワーＭＯＳ・ＦＥＴを共通のフレーム上に搭載するパッケージ構成が開示されている。この場合、入力コンデンサが外付けであるために、各パワーＭＯＳ・ＦＥＴまでの配線間距離は増加する。上記配線間距離の増加に伴い上記入力コンデンサ周りの主回路に寄生する主回路インダクタンスを充分に低減することができないことから、半導体装置の電圧変換効率も低減する。上記特許文献１に関しては、入力コンデンサＣｉｎを各半導体チップと同一のパッケージ内に収容する構成が開示されているが、入力コンデンサと各パワーＭＯＳとの間に、ある程度の距離が生じるために、寄生インダクタンスは充分に低減できず、半導体装置の電源供給効率が下がる。
本発明の一つの目的は、電源回路の主回路の寄生インダクタンスを低減することのできる技術を提供することにある。
本発明の他の目的は、半導体装置の電源供給効率を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、第１半導体チップの電界効果トランジスタをｐチャネル型の縦型の電界効果トランジスタで形成し、第２半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成することにより、前記第１、第２半導体チップを同一のチップ搭載部に搭載して互いに電気的に接続したものである。
また、本発明は、第１半導体チップの電界効果トランジスタをｐチャネル型の縦型の電界効果トランジスタで形成し、第２半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成することにより、前記第１、第２半導体チップを同一のチップ搭載部に搭載して互いに電気的に接続した構成を有し、
前記第１半導体チップの電極を前記入力電源供給用の外部端子に電気的に接続する第１リード板と、前記第２半導体チップの電極を前記基準電位供給用の外部端子に電気的に接続する第２リード板との間に電気的に接続されたコンデンサを有し、
前記コンデンサは、一対の電極の一方が前記第１リード板に接合され、前記一対の電極の他方が前記第２リード板に接合されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、第１半導体チップの電界効果トランジスタをｐチャネル型の縦型の電界効果トランジスタで形成し、第２半導体チップの電界効果トランジスタをｎチャネル型の縦型の電界効果トランジスタで形成することにより、前記第１、第２半導体チップを同一のチップ搭載部に搭載して互いに電気的に接続したことにより、前記第１、第２半導体チップ間の配線経路中のインダクタンス成分を低減できるので、電源回路の主回路の寄生インダクタンスを低減することができる。
また、コンデンサは一対の電極の一方が前記第１リード板に接合され、前記一対の電極の他方が前記第２リード板に接合されていることにより、電源回路の主回路の寄生インダクタンスを低減できるため、半導体装置の電源供給効率を向上することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられる非絶縁型ＤＣ−ＤＣコンバータである。
図１は本発明者が検討した非絶縁型ＤＣ−ＤＣコンバータ１の回路図の一例を示している。非絶縁型ＤＣ−ＤＣコンバータ１は、制御回路２、ドライバ回路３、パワーＭＯＳ・ＦＥＴ（以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１、入力コンデンサＣｉｎ、出力コンデンサＣｏｕｔおよびコイルＬ等のような素子を有している。なお、符合のＤはドレイン、Ｓはソースを示している。また、符号のＬ１〜Ｌ６は非絶縁型ＤＣ−ＤＣコンバータの主回路に寄生する寄生インダクタンスを示している。
制御回路２は、例えばパルス幅変調（Pulse Width Modulation：ＰＷＭ）回路等のようなパワーＭＯＳＱＨ１，ＱＬ１の電圧スイッチオンの幅（オン時間）を制御する信号を供給する回路である。この制御回路２の出力（制御信号用の端子）は、ドライバ回路３の入力に電気的に接続されている。ドライバ回路（第１制御回路）３の出力はパワーＭＯＳＱＨ１のゲート端子ＧＨおよびパワーＭＯＳＱＬ１のゲート端子ＧＬに電気的に接続されている。ドライバ回路３は、制御回路２から供給された制御信号によって、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子ＧＨ，ＧＬの電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。なお、ＶＤＩＮは、ドライバ回路の入力電源を示している。
上記パワーＭＯＳＱＨ１，ＱＬ１は、入力電源ＶＩＮの高電位（第１の電源電位）供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２の電源電位）ＧＮＤ供給用の端子（第２電源端子）ＥＴ２との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電源ＶＩＮの高電位供給用の端子ＥＴ１と出力ノード（出力端子）Ｌｘとの間に直列に接続されるように設けられ、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＬｘと接地電位ＧＮＤ供給用の端子ＥＴ２との間に直列に接続されるように設けられている。なお、Ｄｐ１はパワーＭＯＳＱＨ１の寄生ダイオード（内部ダイオード）、Ｄｐ２はパワーＭＯＳＱＬ１の寄生ダイオード（内部ダイオード）を示している。
パワーＭＯＳＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷回路４の入力）に電力を供給するコイルＬにエネルギーを蓄えるためのスイッチ機能を有している。このパワーＭＯＳ・ＦＥＴＱＨ１は、ｎチャネル型の縦型の電界効果トランジスタにより形成されている。縦型の電界効果トランジスタは、チャネルが半導体チップの厚さ方向に形成される素子であり、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。
一方、パワーＭＯＳ（第２電界効果トランジスタ）ＱＬ１は、ローサイドスイッチ（低電位側：第２動作電圧；以下、単にローサイドという）用の電界効果トランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタであって、制御回路２からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーＭＯＳＱＬ１は、上記パワーＭＯＳＱＨ１と同様にｎチャネル型の縦型のパワーＭＯＳにより形成されている。縦型を使用している理由は、図２の非絶縁型ＤＣ−ＤＣコンバータ１のタイミングチャートに示すように、ローサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイドスイッチ用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見えるため、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増加できる縦型の電界効果トランジスタを使用することが有利だからである。すなわち、ローサイドスイッチ用のパワーＭＯＳＱＬ１を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図２において、Ｔｏｎはハイサイドスイッチ用のパワーＭＯＳＱＨ１のオン時のパルス幅、Ｔはパルス周期を示している。
図１の入力電源ＶＩＮには、これと並列に上記入力コンデンサＣｉｎが電気的に接続されている。この入力コンデンサＣｉｎは、入力電源ＶＩＮから供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを非絶縁型ＤＣ−ＤＣコンバータ１の主回路に供給する電源回路である。これは、入力電源ＶＩＮは、非絶縁型ＤＣ−ＤＣコンバータ１のみの電源ではなく、他のデバイスの電源でもあるため、非絶縁型ＤＣ−ＤＣコンバータ１から遠く離れた位置に配置されており、入力電源ＶＩＮから非絶縁型ＤＣ−ＤＣコンバータ１に直接電源を供給すると電源供給効率が下がってしまうので、非絶縁型ＤＣ−ＤＣコンバータ１の主回路に対して相対的に近い位置に配置された入力コンデンサＣｉｎに電源を供給し、そこから非絶縁型ＤＣ−ＤＣコンバータ１の主回路に電源を供給するようにしたものである。入力電源ＶＩＮの入力用電源電位は、例えば５〜１２Ｖ程度である。また、基準電位ＧＮＤは、例えば入力用電源電位よりも低く、例えば接地電位で０（零）Ｖである。また、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数（パワーＭＯＳＱＨ１，ＱＬ１をオン、オフするときの周期）は、例えば１ＭＨｚである。
非絶縁型ＤＣ−ＤＣコンバータ１のパワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードＬｘが設けられている。出力ノードＬｘは、出力配線を介してコイルＬと電気的に接続され、さらに出力配線を介して負荷回路４と電気的に接続されている。この出力ノードＬｘとコイルＬとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に、上記パワーＭＯＳＱＬ１と並列になるように、ショットキーバリアダイオード（Schottky Barrier Diode：以下、ＳＢＤと略す）を電気的に接続しても良い。ＳＢＤは、パワーＭＯＳＱＬ１の寄生ダイオードＤｐ２よりも順方向電圧Ｖｆが低いダイオードである。このＳＢＤは、そのアノードが基準電位ＧＮＤ供給用の端子ＥＴ２と電気的に接続し、カソードは、出力ノードＬｘとパワーＭＯＳＱＬ１のドレインとを結ぶ出力配線に電気的に接続する。このようにＳＢＤを接続することにより、パワーＭＯＳＱＬ１をオフにした時のデットタイムの電圧降下を小さくすることができるので、ダイオードの導通損失を低減でき、また、逆回復時間（ｔｒｒ）の高速化によりダイオードリカバリー損失を低減できる。
上記出力コンデンサＣｏｕｔは、上記コイルＬと負荷回路４とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている。また、上記負荷回路４としては、上記電子機器のＣＰＵ（Central Processing Unit）またはＭＰＵ(Micro Processing Unit)等を例示できる。Ｉｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。
このような回路では、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用のパワーＭＯＳＱＨ１がオンの時、パワーＭＯＳＱＨ１のドレインＤに電気的に接続された端子ＥＴ１からパワーＭＯＳＱＨ１を通じて出力ノードＬｘに電流（第１電流）Ｉ１が流れ、ハイサイドスイッチ用のパワーＭＯＳＱＨ１がオフの時、コイルＬの逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にローサイドスイッチ用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。上記電流Ｉ１は、例えば２０Ａ程度の大電流である。
ところで、このような非絶縁型ＤＣ−ＤＣコンバータ１においては、大電流化および高周波化に伴い、入力コンデンサＣｉｎの周りの主回路に寄生する上記寄生インダクタンス（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４＋Ｌ５＋Ｌ６）が大きくなり、特に非絶縁型ＤＣ−ＤＣコンバータ１のハイサイド用のパワーＭＯＳＱＨ１のターンオフ時の跳ね上がり電圧が増大する結果、スイッチング損失が増大し、大きな損失を招く、という問題がある。
ここで、本発明者の検討によれば、上記寄生インダクタンスを低減するためのパッケージ構成の一例として図３〜図７に示す構成がある。図３はパッケージ内部の平面図、図４は図３のＹ１−Ｙ１線の断面図を示している。図３および図４では、ハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップ５ａと、ローサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ５ｂとが同一の封止体（樹脂封止体）６に収容されている。半導体チップ５ａ，５ｂがそれぞれ別々のダイパッド７ａ１，７ａ２に搭載されている。ハイサイド用のパワーＭＯＳＱＨ１のソースは、ローサイド用のパワーＭＯＳＱＬ１が搭載されたダイパッド７ａ２にボンディングワイヤ（以下、単にワイヤという）Ｗを通じて電気的に接続されている。
図５はパッケージ内部の平面図、図６は図５のＹ２−Ｙ２線の断面図を示している。図５および図６では、上記半導体チップ５ａ，５ｂの他に、上記ドライバ回路３が形成された半導体チップ５ｃも同一の封止体６内に収容されている。半導体チップ５ｃは、ダイパッド７ａ１，７ａ２とは別のダイパッド７ａ３上に搭載されている。この例でも半導体チップ５ａ，５ｂがそれぞれ別々のダイパッド７ａ１，７ａ２に搭載され、ハイサイド用のパワーＭＯＳＱＨ１のソースは、ローサイド用のパワーＭＯＳＱＬ１が搭載されたダイパッド７ａ２にワイヤＷを通じて電気的に接続されている。
さらに、図７は前記特許文献１に開示されたパッケージ構成であり、上記半導体チップ５ａ，５ｂ，５ｃの他に、入力コンデンサＣｉｎも同一の封止体６内に収容されている。この場合、ハイサイド用のパワーＭＯＳＱＨ１のソースはワイヤＷを通じて配線基板５０の配線に電気的に接続され、その配線はローサイド用のパワーＭＯＳＱＬ１のドレインに電気的に接続されている。ローサイド用のパワーＭＯＳＱＬ１のソースは、ワイヤＷを通じて配線基板５０の出力配線に電気的に接続されている。
しかし、上記図３，４および図５，６のような構成では、入力コンデンサＣｉｎが外付けであるために、上記寄生インダクタンスＬ１，Ｌ６を低減することができない。また、ハイサイド用のパワーＭＯＳＱＨ１のソースとダイパッド７ａ２とをワイヤＷで電気的に接続し、かつ、ローサイド用のパワーＭＯＳＱＬ１のソースと基準電位ＧＮＤとをワイヤＷで電気的に接続しているため、寄生インダクタンスＬ３，Ｌ５の低減には限界がある。
また、図７のように半導体チップ５ａ，５ｂ，５ｃと入力コンデンサＣｉｎとを同一の封止体６内に収容した構成においても、ワイヤＷで接続するため、寄生インダクタンスＬ３，Ｌ５を低減できない上、入力コンデンサＣｉｎと各パワーＭＯＳＱＨ１，ＱＬ１との間に、ある程度の距離が生じるために、寄生インダクタンスＬ１，Ｌ６の低減にも限界がある。
そこで、本実施の形態１では、上記寄生インダクタンスＬ１〜Ｌ６のうちの寄生インダクタンスＬ３，Ｌ４を低減するために、ハイサイド用のパワーＭＯＳと、ローサイド用のパワーＭＯＳとを共通のダイパッド（タブ、チップ搭載部）に搭載する。このため、本実施の形態１では、非絶縁型ＤＣ−ＤＣコンバータ１のハイサイド用のパワーＭＯＳを、ｐチャネル型の縦型のパワーＭＯＳまたはｎチャネル型の横型のパワーＭＯＳで形成する。
まず、ハイサイド用のパワーＭＯＳを、ｐチャネル型の縦型のパワーＭＯＳで形成する構成について説明する。図８は、本実施の形態１の非絶縁型ＤＣ−ＤＣコンバータ１の回路図の一例を示している。ハイサイド用のパワーＭＯＳがｐチャネル型の縦型のパワーＭＯＳＱＨ２で構成されている。パワーＭＯＳＱＨ２の機能自体は上記パワーＭＯＳＱＨ１と同じである。また、図８のハイサイド用のパワーＭＯＳＱＨ２のソースＳおよびドレインＤの配置は、図１のハイサイド用のパワーＭＯＳＱＨ１のソースＳおよびドレインＤの配置に対して逆向きになっている。すなわち、ハイサイド用のパワーＭＯＳＱＨ２のソースＳは入力電源ＶＩＮに接続され、ハイサイド用のパワーＭＯＳＱＨ２のドレインＤはローサイド用のパワーＭＯＳＱＬ１のドレインＤに接続されている。これは、ハイサイド用のパワーＭＯＳもローサイド用のパワーＭＯＳも、非絶縁型ＤＣ−ＤＣコンバータに組み込む場合には、その各々の寄生ダイオードＤｐ１，Ｄｐ２が逆方向接続になるように接続されるようになっているからであり、ｐチャネル型の縦型のパワーＭＯＳは、ｐｎ接合の向きが、ｎチャネル型の縦型のパワーＭＯＳのｐｎ接合の向きに対して逆向きになるので、ｐチャネル型の縦型のパワーＭＯＳの寄生ダイオードＤｐ１の向きも、ｎチャネル型の縦型のパワーＭＯＳの寄生ダイオードＤｐ１の向きに対して逆になるからである。またローサイド用のパワーＭＯＳＱＬ１がｎチャネル型の横型パワーＭＯＳで構成されている。このため、ハイサイド用のパワーＭＯＳＱＨ２とローサイド用のパワーＭＯＳＱＬ１のチャネル特性は対称である。これら以外の構成は、前記図１および図２等で説明したのと同じである。
このように、ハイサイド用のパワーＭＯＳをｐチャネル型の縦型のパワーＭＯＳで形成することにより、ハイサイド用のパワーＭＯＳＱＨ２とローサイド用のパワーＭＯＳＱＬ１とでドレインを共通にすることができるため、後述のパッケージ構成のようにハイサイド用のパワーＭＯＳＱＨ１とローサイド用のパワーＭＯＳＱＬ１とでダイパッドを分ける必要が無くなり、共通のダイパッドを使用できる。このため、上記寄生インダクタンスＬ３，Ｌ４を大幅に低減できる。また、ハイサイド用のパワーＭＯＳＱＨ１とローサイド用のパワーＭＯＳＱＬ１とをワイヤＷＡで接続する場合に比べて寄生抵抗を大幅に低減できる。したがって、非絶縁型ＤＣ−ＤＣコンバータ１のスイッチング損失を大幅に低減できる。更には、ハイサイド用のダイパッドとローサイド用のダイパッドに分離している場合に比べ、ハイサイド用のパワーＭＯＳＱＨ２とローサイド用のパワーＭＯＳＱＬ１との距離をより近接に配置できるため、パッケージサイズの小型化も実現できる。
ｐチャネル型の縦型のパワーＭＯＳは、一般的に、ｎチャネル型の縦型のパワーＭＯＳよりもオン抵抗が大きい。これは、ｐチャネル型のＭＯＳのキャリアであるホールの移動度が、ｎチャネル型のＭＯＳのキャリアである電子に比べて小さいためである。ただし、非絶縁型ＤＣ−ＤＣコンバータのハイサイドでは、オン抵抗に起因する導通損失よりもスイッチング損失の方が大きい。特に、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数が増大すればするほどスイッチング損失が大きくなる。このため、オン抵抗の増大による導通損失よりも寄生インダクタンスＬ１〜Ｌ６を低減することで低減できるスイッチング損失の低減効果の方が大きく、全体の損失を低減できる。ただし、ｐチャネル型の縦型のパワーＭＯＳは、後述の横型のパワーＭＯＳと比べた場合、オン抵抗を低減でき、更にはチップサイズも低減できるので、横型のパワーＭＯＳを用いた場合に比べればコストの低減が可能である。また、縦型のパワーＭＯＳのチップサイズは、横型のパワーＭＯＳに比べて低減できるため、ダイパッドの面積（大きさ）も縮小できる。すわなち、共通のダイパッド上に横型のパワーＭＯＳを実装する場合によりもパッケージサイズを低減できる。
次に、図９および図１０は、非絶縁型ＤＣ−ＤＣコンバータ１のハイサイド用のパワーＭＯＳとしてｐチャネル型の縦型のパワーＭＯＳＱＨ２を使用した場合のパッケージ構造の一例を示している。図９はパッケージ１０Ａ内の平面図、図１０は図９のＹ３−Ｙ３線の断面図を示している。なお、図９では図面を見易くするためパッケージ１０Ａの内部を透かして示している。また、符号Ｘは第１方向、符号Ｙは第１方向に直交する第２方向を示している。
パッケージ１０Ａ内には、２つの別体の半導体チップ５ａ２，５ｂが共通のダイパッド（タブ、第１チップ搭載部）７ａ４に搭載された状態で収容されている。この半導体チップ（第１半導体チップ）５ａ２には、非絶縁型ＤＣ−ＤＣコンバータ１のハイサイド用のｐチャネル型の縦型のパワーＭＯＳＱＨ２が形成されている。また、上記半導体チップ５ｂには、非絶縁型ＤＣ−ＤＣコンバータ１のローサイド用のｎチャネル型の縦型のパワーＭＯＳＱＬ１が形成されている。
このようにハイサイド用のパワーＭＯＳＱＨ２が形成された半導体チップ５ａ２と、ローサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ５ｂとを１つのパッケージ１０Ａ内に収容することにより、ハイサイド用のパワーＭＯＳＱＨ２とローサイド用のパワーＭＯＳＱＬ１とを結ぶ配線に寄生する寄生インダクタンスを低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の全体の損失を低減できる。特に、本実施の形態１では、ハイサイド用のｐチャネル型の縦型のパワーＭＯＳＱＨ２のドレインと、ローサイド用のｎチャネル型の縦型のパワーＭＯＳＱＬ１のドレインとを共通のダイパッド７ａ４を通じて互いに電気的に接続したことにより、上記寄生インダクタンスＬ３，Ｌ４を大幅に低減できる。また、ハイサイド用のパワーＭＯＳＱＨ２と、ローサイド用のパワーＭＯＳＱＬ１とをワイヤＷＡで接続した場合に比べて寄生抵抗を大幅に低減できる。また、半導体チップ５ａ２，５ｂ同士をより近接させて配置することができるので、パッケージ１０Ａを小型化することもできる。
半導体チップ５ａ２は、その厚さと交差する平面が四角形である。半導体チップ５ａ２は、その主面を上に向け、かつ、上記半導体チップ５ａ２の主面とは反対側の裏面をダイパッド７ａ４に向けた状態でダイパッド７ａ４上に搭載されている。この半導体チップ５ａ２の主面には、パワーＭＯＳＱＨ２のソース電極用のボンディングパッド（以下、単にパッドという）ＨＳＰと、ゲート電極用のパッドＨＧＰとが配置されている。このソース電極用のパッドＨＳＰは、複数本のワイヤＷを通じてリード（入力電源供給用の外部端子、第１外部端子）７ｂ１と電気的に接続されている。リード７ｂ１は、上記端子ＥＴ１と電気的に接続される外部端子であり、ダイパッド７ａ４の一方の長辺の近傍に、ダイパッド７ａ４とは分離された状態で配置されている。半導体チップ５ａ２自体は、ダイパッド７ａ４の第２方向Ｙの中心よりもリード７ｂ１に寄せて配置されている。このような半導体チップ５ａ２の配置により、上記寄生インダクタンスＬ２を低減できる。これは、リード７ｂ１と電気的に接続するためのワイヤＷの長さが、半導体チップ５ａ２をダイパッド７ａ４の第２方向Ｙの中心付近（中心よりもリード７ｂ３側）に配置した場合よりも短くできるからである。また、上記ゲート電極用のパッドＨＧＰは、ワイヤＷを通じて、リード７ｂｇ１と電気的に接続されている。このリード７ｂｇ１は、上記ドライバ回路３からの出力信号が入力される上記ゲート端子ＧＨに相当する外部端子であり、ダイパッド７ａ４の一方の長辺のほぼ中央近傍に、ダイパッド７ａ４とは分離された状態で配置されている。さらに、半導体チップ５ａ２の裏面はパワーＭＯＳＱＨ２のドレイン電極とされており、ダイパッド７ａ４と電気的に接続されている。
一方、この半導体チップ５ａ２よりも平面積が大きな半導体チップ５ｂは、半導体チップ５ｂの主面を上に向け、かつ、上記半導体チップ５ｂの主面とは反対側の裏面をダイパッド７ａ４に向けた状態でダイパッド７ａ４上に搭載されている。半導体チップ５ｂは、その厚さと交差する平面が四角形である。この半導体チップ５ｂの主面には、パワーＭＯＳＱＬ１のソース電極用のパッドＬＳＰと、ゲート電極用のパッドＬＧＰとが配置されている。このソース電極用のパッドＬＳＰは、複数本のワイヤＷを通じてリード（基準電位供給用の外部端子、第２外部端子）７ｂ２と電気的に接続されている。リード７ｂ２は、上記端子ＥＴ２と電気的に接続される外部端子であり、ダイパッド７ａ４の一方の長辺の近傍に、ダイパッド７ａ４とは分離された状態で配置されている。ソース電極用のパッドＬＳＰに対する複数のワイヤＷの接続位置は、半導体チップ５ｂの第２方向Ｙの中心よりもリード７ｂ２に寄せて配置されている。また、半導体チップ５ｂ自体も、ダイパッド７ａ４の第２方向Ｙの中心よりもリード７ｂ２に寄せて配置されている。このようなワイヤＷおよび半導体チップ５ｂの配置により、上記寄生インダクタンスＬ５を低減できる。これも上記半導体チップ５ａ２で説明した理由と同じであり、リード７ｂ２と電気的に接続するためのワイヤＷの長さが、半導体チップ５ｂをダイパッド７ａ４の第２方向Ｙの中心付近（中心よりもリード７ｂ３側）に配置した場合よりも短くできるからである。また、上記ゲート電極用のパッドＬＧＰは、ワイヤＷを通じて、リード７ｂｇ２と電気的に接続されている。このリード７ｂｇ２は、上記ドライバ回路３からの出力信号が入力される上記ゲート端子ＧＬに相当する外部端子であり、ダイパッド７ａ４の一方の長辺のほぼ中央近傍に、ダイパッド７ａ４とは分離された状態で配置されている。半導体チップ５ａ２，５ｂのリード７ｂｇ１，７ｂｇ２をダイパッド７ａ４の長手方向中央に互いに隣接させて配置したことにより、互いに同期して動作するパワーＭＯＳＱＨ２，ＱＬ１のゲート電極と上記制御回路２との距離を、短く、また、ほぼ同じ長さにすることができるので、非絶縁型ＤＣ−ＤＣコンバータ１の動作性能および信頼性を向上させることができる。さらに、半導体チップ５ｂの裏面はパワーＭＯＳＱＬ１のドレイン電極とされており、ダイパッド７ａ４と電気的に接続されている。ダイパッド７ａ４の他方の長辺には、複数のリード（出力用の外部端子）７ｂ３がダイパッド７ａ４と一体的に形成されている。この複数のリード７ｂ３は、上記出力ノードＬｘと電気的に接続される外部端子である。
半導体チップ５ａ２，５ｂは、その各々のゲート電極用のパッドＨＧＰ，ＬＧＰが第１方向Ｘの中心側に位置するように配置されている。これにより、ハイサイド用のパワーＭＯＳＱＨ２と、ローサイド用のパワーＭＯＳＱＬ１との入力配線Ｗ（特にワイヤＷＸ１，ＷＸ２）の長さが等しくなるようにすることができるので、非絶縁型ＤＣ−ＤＣコンバー
タ１の動作安定性を向上させることができる。
また、単にダイパッド７ａ４を共通にするだけなら、複数のリードの配置は様々である。しかし、もし複数のワイヤＷを介して電気的に接続されるリード７ｂ１〜７ｂ３，７ｂｇ１，７ｂｇ２がダイパッド７ａ４の長手方向における両辺側に配置されると、所定の間隔をダイパッド７ａ４の長手方向における両辺側に隣接して設けなくてはならない。この間隔は、複数のリード７ｂ１〜７ｂ３，７ｂｇ１，７ｂｇ２の電気的特性が異なることから、絶縁するためである。
これに対し、本実施の形態では、複数のリード（出力用の外部端子）７ｂ３がダイパッド７ａ４と一体的に形成され、かつ、ダイパッド７ａ４の長手方向における同一辺側に並べて配置されている。言い換えると、複数のワイヤＷを介して電気的に接続されるリード７ｂ１〜７ｂ３，７ｂｇ１，７ｂｇ２は前記リード７ｂ３とは反対の辺側にのみ並べて配置されるため、ダイパッド７ａ４と絶縁（分離）するために設けられる所定の間隔がダイパッド７ａ４の長手方向における一辺側にしか設けられない。この結果、所定の間隔がダイパッド７ａ４の両辺側に設けられる場合に比べて、パッケージ１０Ａの小型化を実現できる。
このような２つの半導体チップ５ａ２，５ｂ、リード７ｂ１〜７ｂ３，７ｂｇ１，７ｂｇ２の一部、ダイパッド７ａ４の一部およびワイヤＷは、封止体６により封止されている。ダイパッド７ａ４およびリード７ｂ１〜７ｂ３，７ｂｇ１，７ｂｇ２は、例えば４２アロイ等のような金属材料を主材料として形成されており、その厚さは、例えば２００μｍ程度である。ダイパッド７ａ４およびリード７７ｂ１〜７ｂ３，７ｂｇ１，７ｂｇ２の他の材料として、例えば銅（Ｃｕ）または銅の表面に表面から順にニッケル（Ｎｉ）、パラジウム（Ｐｄ）および金（Ａｕ）をメッキしたものを使用しても良い。ワイヤＷは、例えば金（Ａｕ）等のようなメタル細線からなる。封止体６は、例えばエポキシ系の樹脂からなる。また、封止体６の材料として低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を用いても良い。封止体６の形成方法としては、大量生産に好適なトランスファーモールド法を用いている。この封止体６の裏面には、例えば平面略矩形状の１つのダイパッド７ａ４の裏面が露出されている。また、封止体６の側面および裏面外周には、複数のリード７ｂ１〜７ｂ３，７ｂｇ１，７ｂｇ２の一部が露出されている。
次に、ハイサイド用のパワーＭＯＳＱＨ２が形成された半導体チップ５ａ２について説明する。図１１はハイサイド用のパワーＭＯＳＱＨ２が形成された半導体チップ５ａ２の拡大平面図、図１２は図１１の半導体チップ５ａ２の要部拡大平面図、図１３は図１２のＸ１−Ｘ１線の断面図、図１４は図１２のＹ４−Ｙ４線の断面図、図１５は図１２のＸ２−Ｘ２線の断面図を示している。
半導体チップ５ａ２の平面形状は、例えば第１方向Ｘの長さが第２方向Ｙの長さよりも長い長方形状とされている。半導体チップ５ａ２は、素子が形成される主面（デバイス形成面：第１面）と、その反対側の裏面（裏面電極形成面：第２面）とを有している。
半導体チップ５ａ２の主面には、パワーＭＯＳＱＨ２のゲート電極用のパッドＨＧＰと、ゲート電極用のパッドＨＧＰと電気的に接続されるゲートフィンガ（ゲート電極パターン）１２ａ，１２ｂと、パワーＭＯＳＱＨ２のソース電極用のパッドＨＳＰとが配置され、半導体チップ５ａ２の裏面には、例えば金（Ａｕ）からなる、ドレイン電極用の裏面電極ＨＢＥが配置されている。裏面電極ＨＢＥは上記ダイパッド７ａ４と電気的に接続される。
上記ゲート電極用のパッドＨＧＰは、半導体チップ５ａ２主面において第１方向Ｘの一端部の近傍に配置されており、半導体チップ５ａ２の最上層の表面保護膜ＰＲの一部に形成された開口部１３ａから露出されるゲートフィンガ１２ａ，１２ｂの一部で形成されている。表面保護膜ＰＲは、例えば酸化シリコン膜および窒化シリコン（Ｓｉ３Ｎ４）膜の積層膜あるいはその積層膜上にポリイミド膜（ＰｉＱ）のような有機膜が積層されてなる。一方のゲートフィンガ１２ａは、半導体チップ５ａ２の主面の外周近傍にその外周に沿って形成されている。他方のゲートフィンガ１２ｂは、半導体チップ５ａ２の第２方向Ｙの中央に第１方向Ｘに沿って延在した状態で形成されている。ゲートフィンガ１２ｂの一端はゲートフィンガ１２ａに接続されているが、他端はゲートフィンガ１２ａから離れた位置で終端している。ゲートフィンガ１２ａ，１２ｂは、例えばチタンタングステン（ＴｉＷ）等のようなバリアメタル層とアルミニウム（Ａｌ）等のようなメタル層とを下層から順に積み重ねた構成とされており、互いに一体的に形成されている。このようなゲートフィンが１２ａ，１２ｂを設けることにより、パワーＭＯＳＱＨ２のゲート抵抗を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の大電流化および高周波化に対応可能となっている。上記ソース電極用のパッドＨＳＰは、上記ゲートフィンガ１２ａ，１２ｂに取り囲まれた位置に配置されており、表面保護膜ＰＲの一部に形成された開口部１３ｂから露出される導体パターンの一部で形成されている。上下のパッドＨＳＰはゲートフィンガ１２ｂの途切れた箇所で互いに電気的に接続されている。パッドＨＳＰはゲートフィンガ１２ａ，１２ｂと同じ金属からなるが、パッドＨＳＰとゲートフィンガ１２ａ，１２ｂとは電気的に絶縁されている。
この半導体チップ５ａ２を構成する半導体基板（第１半導体層）５ＨＳは、例えばｐ＋型のシリコン単結晶からなり、その上層には、ｐ−型のシリコン単結晶からなるエピタキシャル層（第２半導体層）５ＨＥＰが形成されている。このエピタキシャル層５ＨＥＰの主面には、例えば酸化シリコン（ＳｉＯ２等）からなるフィールド絶縁膜ＦＬＤが形成されている。このフィールド絶縁膜ＦＬＤとその下層のｎ型ウエル領域ＮＷＬ１とに囲まれた活性領域にパワーＭＯＳＱＨ２を構成する複数の単位トランジスタセルが形成されている。パワーＭＯＳは、複数の単位トランジスタセルが並列に接続されることで形成されている。
各単位トランジスタセルは、例えばトレンチゲート構造のｐチャネル型の縦型のパワーＭＯＳＱＨ２とされている。トレンチゲート構造とすることにより、パワーＭＯＳＱＨ２の単位トランジスタセルの微細化及び高集積化が可能となっている。この単位トランジスタセルは、ドレイン領域としての機能を持つ半導体基板５ＨＳおよびエピタキシャル層５ＨＥＰと、チャネル形成領域としての機能を持つｎ型の半導体領域１４ｎと、ソース領域としての機能を持つ上記ｐ＋型の半導体領域１５ｐと、エピタキシャル層５ＨＥＰの厚さ方向に掘られた溝１６と、溝１６の底面および側面に形成されたゲート絶縁膜１７と、溝１６内にゲート絶縁膜１７を介して埋め込まれたゲート電極１８ＨＧ１とを有している。
上記ゲート電極用のパッドＨＧＰおよびゲートフィンガ１２ａ，１２ｂは、絶縁層１９ａに形成されたコンタクトホール２０ａを通じて、フィールド絶縁膜ＦＬＤ上に引き出されたゲート配線１８Ｌと電気的に接続されている。ゲート配線１８Ｌは、例えば低抵抗な多結晶シリコンからなり、これと一体形成されたゲート電極１８ＨＧ１と電気的に接続されている。ここでは、図１２の梨地のハッチングで示すようにゲート電極１８ＨＧ１（溝１６）がストライプ状に配置されている場合が例示されている。すなわち、パワーＭＯＳＱＨ２の各単位トランジスタ群の形成領域において、第２方向Ｙに延在する平面帯状の複数のゲート電極１８ＨＧ１が、第１方向Ｘに沿って複数並んで配置されている。ただし、ゲート電極１８ＨＧ１（溝１６）の平面配置形状はストライプ状に限定されるものではなく種々変更可能であり、例えば平面格子状としても良い。溝１６の深さは、ｎ型の半導体領域１４ｎを突き抜けた程度とされている。なお、上記絶縁層１９ａは、例えばＰＳＧ（Phospho Silicate Glass）等からなり、絶縁層１９ａによりゲート電極１８ＨＧ１およびゲート配線１８Ｌとソース電極用のパッドＨＳＰとの絶縁が図られている。一方、上記ソース電極用のパッドＨＳＰは、絶縁層１９ａに形成されたコンタクトホール２０ｂを通じてソース用のｐ+型の半導体領域１５ｐと電気的に接続されている他、エピタキシャル層５ＨＥＰにおけるｎ型の半導体領域１４ｎに掘られた溝２１を通じてｎ＋型の半導体領域２２ｎと電気的に接続され、これを通じてチャネル形成用のｎ型の半導体領域１４ｎと電気的に接続されている。ｎ＋型の半導体領域２２ｎが形成されていないと、電流がオフからオンに切り替わった際、チャネル領域にいきなり大きな電流が流れてしまうため、トランジスタが壊れてしまう。そこで、本実施の形態のようにｎ＋型の半導体領域２２ｎを形成し、そこに電流がオンに切り替わるまで負荷電流を流すことで、トランジスタの損傷を防げる。このようなパワーＭＯＳＱＨ２のチャネル（ｐ型のチャネル）は、各単位トランジスタのゲート電極１８ＨＧ１の側面がゲート絶縁膜１７を介して対向するｎ型の半導体領域１４ｎにおいて、ドレイン用のエピタキシャル層５ＨＥＰとソース用のｐ＋型の半導体領域１５ｐとの間に、半導体基板５ＨＳの厚さ方向（溝１６の深さ方向：半導体基板の主面および裏面に対して交差する方向）に沿って形成される。駆動電流もチャネルに沿って流れる。なお、図１１は平面図であるが図面を見易くするためにゲートフィンガ１２ａ，１２ｂおよびパッドＨＧＰに梨地のハッチングを付す。また、図１２は平面図であるが図面を見易くするためにゲート電極１８ＨＧ１およびゲート配線１８Ｌに梨地のハッチングを付す。また、図１２では構成を分かり易くするためにゲート電極１８ＨＧ１およびゲート配線１８Ｌを透かして見せている。
次に、ローサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ５ｂについて説明する。図１６は図９の半導体チップ５ｂのｎチャネル型の縦型のパワーＭＯＳＱＬ１の単位トランジスタセルの断面図を示している。
半導体チップ５ｂの基本構成は、上記半導体チップ５ａ２とほぼ同じである。半導体チップ５ｂの平面形状は、例えば第１方向Ｘの長さが第２方向Ｙの長さよりも長い長方形状とされている。半導体チップ５ｂは、素子が形成される主面（デバイス形成面：第１面）と、その反対側の裏面（裏面電極形成面：第２面）とを有している。
半導体チップ５ｂの主面には、パワーＭＯＳＱＬ１のゲート電極用のパッドＬＧＰと、ゲート電極用のパッドＬＧＰと電気的に接続されるゲートフィンガ１２ａ，１２ｂと、パワーＭＯＳＱＬ１のソース電極用のパッドＬＳＰとが配置され、半導体チップ５ｂの裏面には、例えば金（Ａｕ）からなる、ドレイン電極用の裏面電極ＬＢＥが配置されている。裏面電極ＬＢＥは上記ダイパッド７ａ４と電気的に接続される。
発明者の検討では、ローサイド用のパワーＭＯＳＱＬ１の半導体チップ５ｂにおいてゲートフィンガが半導体チップ５ｂの主面外周にしかない構造では、パワーＭＯＳＱＬ１のゲート抵抗を低減できずスイッチング速度が遅くなる。特に、非絶縁型ＤＣ−ＤＣコンバータ１のローサイドのパワーＭＯＳＱＬ１において、そのゲート抵抗がある値以上になると急激にセルフターンオン現象が顕著になり損失が著しく増大するという問題があることを本発明者が初めて見出した。セルフターンオン現象は、ローサイドのパワーＭＯＳＱＬ１をオフ、ハイサイド用のパワーＭＯＳＱＨ２をオンにした時に、ローサイドのパワーＭＯＳＱＬ１とハイサイドのパワーＭＯＳＱＨ２とを結ぶ配線の電位が上昇し、ローサイドのパワーＭＯＳＱＬ１のドレイン−ゲート間の容量と、ソース−ゲート間の容量との比に応じてローサイドのパワーＭＯＳＱＬ１のゲート電圧が上昇する結果、ローサイドのパワーＭＯＳＱＬ１が意に反してオンしてしまう誤動作である。現状は、非絶縁型ＤＣ−ＤＣコンバータ１の電流値も小さく周波数も低いためセルフターンオン現象による損失増大の影響が小さく、ローサイドのパワーＭＯＳＱＬ１のゲート抵抗は、ハイサイドのパワーＭＯＳＱＨ２のゲート抵抗ほど重視されていないが、上記のように非絶縁型ＤＣ−ＤＣコンバータ１の大電流および高周波化に伴い、セルフターンオン現象による損失増大が問題となる。そこで、本実施の形態１では、図９に示したように、半導体チップ５ｂの主面の単位トランジスタ群の上方に複数のゲートフィンガ１２ｂが配置されている。これにより、ローサイド用のパワーＭＯＳＱＬ１のゲート抵抗を低減できるので、セルフターンオン現象を抑制できる。このため、非絶縁型ＤＣ−ＤＣコンバータ１の損失を低減できる。また、非絶縁型ＤＣ−ＤＣコンバータ１の大電流および高周波化にも対応できる。上記ソース電極用のパッドＬＳＰは、平面櫛歯状に形成されている。ゲートフィンガ１２ａ，１２ｂおよびパッドＬＳＰ，ＬＧＰは、同一のメタルをエッチングによりパターニングすることで形成されているが、互いに絶縁されている。
この半導体チップ５ｂを構成する半導体基板（第１半導体層）５ＬＳは、例えばｎ＋型のシリコン単結晶からなり、その上層には、ｎ−型のシリコン単結晶からなるエピタキシャル層（第２半導体層）５ＬＥＰが形成されている。このエピタキシャル層５ＬＥＰの主面のフィールド絶縁膜ＦＬＤとその下層のｐウエルとに囲まれた活性領域にパワーＭＯＳＱＬ１の複数の単位トランジスタセルが形成されている。
各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型の縦型のパワーＭＯＳＱＬ１とされている。トレンチゲート構造とすることにより、パワーＭＯＳＱＬ１の単位トランジスタセルの微細化及び高集積化が可能となっている。この単位トランジスタセルは、ドレイン領域としての機能を持つ半導体基板５ＬＳおよびエピタキシャル層５ＬＥＰと、チャネル形成領域としての機能を持つｐ型の半導体領域１４ｐと、ソース領域としての機能を持つ上記ｎ＋型の半導体領域１５ｎと、エピタキシャル層５ＬＥＰの厚さ方向に掘られた溝１６と、溝１６の底面および側面に形成されたゲート絶縁膜１７と、溝１６内にゲート絶縁膜１７を介して埋め込まれたゲート電極１８ＬＧとを有している。
上記ゲート電極１８ＬＧの平面レイアウトやゲート電極１８ＬＧとゲートフィンガ１２ａ，１２ｂおよびパッドＬＧＰとの接続構成は、上記半導体チップ５ａ２の場合と同じである。溝１６の深さは、ｐ型の半導体領域１４ｐを突き抜けた程度とされている。一方、上記ソース電極用のパッドＬＳＰは、絶縁層１９ａに形成されたコンタクトホール２０ｂを通じてソース用のｎ+型の半導体領域１５ｎと電気的に接続されている他、エピタキシャル層５ＬＥＰに掘られた溝２１を通じてｐ＋型の半導体領域２２ｐと電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域１４ｐと電気的に接続されている。このようなパワーＭＯＳＱＬ１の動作電流は、各単位トランジスタセルにおいてドレイン用のエピタキシャル層５ＬＥＰとソース用のｎ＋型の半導体領域１５ｎとの間をゲート電極１８ＬＧの側面（すなわち、溝１６の側面）に沿って半導体基板５ＬＳの厚さ方向に流れるようになっている。
（実施の形態２）
本実施の形態２では、非絶縁型ＤＣ−ＤＣコンバータのハイサイド用のパワーＭＯＳにｎチャネル型の横型のパワーＭＯＳを使用した場合について説明する。回路図は図１と同じであるが、ｎチャネル型の横型のパワーＭＯＳでは、ｐ+型の打ち抜き層を使用することにより、半導体チップの主面にドレイン電極が配置され、半導体チップの裏面にソース電極が配置される構成となるため、前記実施の形態１のようにｐチャネル型の縦型のパワーＭＯＳを使用した場合と同様に、ハイサイド用のパワーＭＯＳと、ローサイド用のパワーＭＯＳとのダイパッドを共通化できる。このため、上記寄生インダクタンスＬ３，Ｌ４を低減できる。また、ハイサイド用のパワーＭＯＳのソースとローサイド用のパワーＭＯＳのドレインとを電気的に接続する配線の寄生抵抗も低減できる。また、ハイサイド用のパワーＭＯＳでは、それに付加される寄生容量により、非絶縁型ＤＣ−ＤＣコンバータ１の動作周波数が高くなるにつれスイッチング損失（ターンオン損失およびターンオフ損失）が大きく見えてくるようになるが、ハイサイド用のパワーＭＯＳとして横型のパワーＭＯＳを使用した場合は、縦型のパワーＭＯＳに比べてゲート−ドレイン間の帰還容量を小さくすることができるため、スイッチング損失を低減できる。また、ｐチャネル型の縦型のパワーＭＯＳを使用した場合と同様に、寄生インダクタンスＬ３，Ｌ４を低減できるため、スイッチング損失をさらに低減できる。
パッケージ１０Ａ内の半導体チップ５ａ２，５ｂの配置も前記図９および図１０で説明したのと同じである。半導体チップ５ａ２の平面図も図１１とほぼ同じであるが、本実施の形態２では図１１のソース電極用のパッドＨＳＰがドレイン電極用のパッドとなり、半導体チップ５ａ２の裏面の裏面電極がソース電極となる。本実施の形態２の場合も半導体チップ５ａ２，５ｂは前記実施の形態１と同様にゲートフィンガ１２ａ，１２ｂを有している。本実施の形態２の半導体チップ５ａ２におけるハイサイド用のパワーＭＯＳのゲート電極およびゲート配線の平面配置も前記図１１および図１２等で説明したのと同じである。
図１７は、本実施の形態２の場合の半導体チップ５ａ２の単位トランジスタセルの断面図の一例を示している。
エピタキシャル層５ＨＥＰには、ｐ型ウエル領域ＰＷＬ１が、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されている。半導体基板５ＨＳの主面（すなわちエピタキシャル層５ＨＥＰの主面）には、上記ハイサイド用のｎチャネル型の横型のパワーＭＯＳＱＨ３が形成されている。パワーＭＯＳＱＨ３の機能自体は前記パワーＭＯＳＱＨ１と同じである。パワーＭＯＳＱＨ３のゲート絶縁膜１７は、例えば薄い酸化シリコン膜（ＳｉＯ２等）などからなり、例えば熱酸化法などによって半導体基板５ＨＳの主面（すなわちエピタキシャル層５ＨＥＰの主面）上に形成されている。このゲート絶縁膜１７上にはパワーＭＯＳＱＨ３のゲート電極１８ＨＧ２が形成されている。このゲート電極１８ＨＧ２は、例えば半導体基板５ＨＳの主面上に形成された多結晶シリコン膜および金属シリサイド層（例えばチタンシリサイド層またはコバルトシリサイド層）をフォトリソグラフィ法およびエッチング法によりパターニングすることにより形成されている。パワーＭＯＳＱＨ３のソース領域としてのｎ＋型の半導体領域（ｎ＋型の拡散層）２６ａは、ゲート電極１８ＨＧ２の一方の端部にまで延びるような状態でｐ型ウエル領域ＰＷＬ１に形成されている。パワーＭＯＳＱＨ３のドレイン領域は、互いに共通になるように、隣接するゲート電極１８ＨＧ２，１８ＨＧ２の間に形成されており、ｎ−型の半導体領域（ｎ−型拡散層）２６ｂ１と、ｎ＋型半導体領域（ｎ＋型拡散層）２６ｂ２とを有している。ｎ−型の半導体領域（ｎ−型拡散層）２６ｂ１は、各々のゲート電極１８ＨＧ２の端部にまで延びるように形成されている。ｎ＋型半導体領域（ｎ＋型拡散層）２６ｂ２は、各々のゲート電極１８ＨＧ２からｎ−型の半導体領域２６ｂ１分だけ離間して設けられ、ｎ−型の半導体領域２６ｂ１よりも不純物濃度が高く設定されている。すなわち、ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造とされている。ｎ−型の半導体領域２６ｂ１およびｎ＋型の半導体領域２６ｂ２は、それぞれリン（Ｐ）などの不純物をイオン注入することなどにより形成されている。このようなパワーＭＯＳＱＨ３のチャネル（ｎ型のチャネル）は、ゲート電極１８ＨＧ２の下面がゲート絶縁膜１７を介して対向するｐ型ウエル領域ＰＷＬ１の上部であって、上記ソース用のｎ＋型の半導体領域（ｎ＋型の拡散層）２６ａと、上記ドレイン用のｎ−型の半導体領域（ｎ−型拡散層）２６ｂ１およびｎ＋型半導体領域（ｎ＋型拡散層）２６ｂ２との間に半導体基板５ＨＳの主面に沿うように形成される。なお、エピタキシャル層５ＨＥＰには、ｐ＋型の半導体領域（上記ｐ＋型の打ち抜き層）２７ａが形成されている。ｐ＋型の半導体領域２７ａは、例えばホウ素（Ｂ）などの不純物をイオン注入することなどにより形成されており、エピタキシャル層５ＨＥＰの主面から半導体基板５ＨＳに達するような不純物分布で形成されている。
半導体基板５ＨＳの主面上には、ゲート電極１８ＨＧ２を覆うように、例えば酸化シリコン膜などからなる絶縁層１９ｂが形成されている。絶縁層１９ｂ上には、ソース用の配線２８ＳＬおよびドレイン用の配線２８ＤＬが形成されている。ソース用の配線２８ＳＬおよびドレイン用の配線２８ＤＬは、例えばアルミニウム合金またはバリア膜上にアルミニウム合金膜を堆積した積層膜で構成されている。ソース用の配線２８Ｌは、絶縁層１９ｂに形成されたコンタクトホール２０ｂを通じて、ソース用のｎ＋型の半導体領域２６ａおよび打ち抜き層用のｐ＋型の半導体領域２７ａと電気的に接続されている。このため、ハイサイド用のパワーＭＯＳＱＨ３のソース用のｎ＋型の半導体領域２６ａは、ソース用の配線２８ＳＬを通じてｐ＋型の半導体領域２７ａに接続され、さらに半導体基板５ＨＳを通じて半導体基板５ＨＳの裏面の裏面電極ＨＢＥと電気的に接続されている。すなわち、裏面電極ＨＢＥは、ハイサイド用のパワーＭＯＳＱＨ３のソース電極となっており、上記基準電位ＧＮＤが印加されるようになっている。また、ドレイン用の配線２８ＤＬは、絶縁層１９ｂに形成されたコンタクトホール２０ｃを通じてドレイン用のｎ＋型の半導体領域２６ｂ２と電気的に接続されている。
絶縁層１９ｂ上には、ソース用の配線２８ＳＬおよびドレイン用の配線２８ＤＬを覆うように絶縁層１９ｃが堆積されている。絶縁層１９ｃは、絶縁層１９ｂと同じ絶縁材料からなり、その上面（半導体チップ５ａ２の主面）には、ドレイン電極用のパッドＨＤＰおよびゲート電極用のパッドＨＧＰが配置されている。パッドＨＤＰ，ＨＧＰの構成は前記実施の形態１のパッドＨＧＰと同じである。ドレイン電極用のパッドＨＤＰは、絶縁層１９ｃに形成されたスルーホール２９ａを通じてドレイン用の配線２８ＤＬと電気的に接続されている。ドレイン電極用のパッドＨＤＰは、上記ワイヤＷＡ１を通じてリード７ｂ１と電気的に接続される（図９参照）。ゲート電極用のパッドＨＧＰは、半導体チップ５ａ２に形成された配線を通じてゲート電極１８ＨＧ２と電気的に接続されている。なお、この場合も前記実施の形態１と同様に半導体チップ５ａ２の主面の最上層には表面保護膜ＰＲが形成され、その一部が開口されてパッドＨＧＰ，ＨＤＰが露出されている。
（実施の形態３）
本実施の形態３では、非絶縁型ＤＣ−ＤＣコンバータを構成する３つの半導体チップが１パッケージ内に収容されている場合の構成について説明する。
図１８は本実施の形態３のパッケージ１０Ｂの主面側の全体平面図、図１９は図１８のパッケージ１０Ｂの側面図、図２０は図１８のパッケージ１０Ｂの裏面側の全体平面図をそれぞれ示している。
本実施の形態３のパッケージ１０Ｂは、例えばＱＦＮ（Quad Flat Non-leaded package）構成とされている。ただし、ＱＦＮに限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）やＳＯＰ（Small Out-line Package）等のようなフラットパッケージ構成としても良い。
パッケージ１０Ｂを構成する封止体６は、その外観が薄板状に形成されている。この封止体６の裏面からは、例えば平面略矩形状の２つのダイパッド（第１、第２チップ搭載部）７ａ３，７ａ５の裏面が露出されている。ダイパッド７ａ３，７ａ５の材料は前記ダイパッド７ａ１，７ａ２，７ａ４と同じである。また、封止体６の四側面および裏面外周からは、封止体６の外周に沿って複数のリード（外部端子）７ｂの一部が露出されている。後述のように、ダイパッド７ａ５の主面には、それぞれ上記半導体チップ５ａ２，５ｂが搭載されている。また、ダイパッド７ａ３の主面には、上記半導体チップ５ｃが搭載されている。ダイパッド７ａ３の１つの角部には、位置決め用のテーパＴＲ１（インデックスマーク）が形成されている。なお、この構造ではダイパッド７ａ３，７ａ５の裏面（半導体チップ５ａ２，５ｂ，５ｃが搭載された面の反対側の面）も、リード７ｂの裏面（配線基板の端子と接合される接合面）も、パッケージ１０Ｂの搭載面（パッケージ１０Ｂを配線基板に搭載するときに配線基板に対向する面）に存在する。
次に、図２１は図１８のパッケージ１０Ｂの内部を透かして見たときのパッケージ１０Ｂの主面側の全体平面図、図２２は図２１のＹ５−Ｙ５線の断面図、図２３は図２１のＸ３−Ｘ３線の断面図、図２４はパッケージ１０Ｂ内の半導体チップ５ｂの全体平面図をそれぞれ示している。
パッケージ１０Ｂ内には、上記した２つのダイパッド７ａ３，７ａ５の一部と、そのダイパッド７ａ５に搭載された半導体チップ５ａ２，５ｂと、ダイパッド７ａ３に搭載された半導体チップ５ｃと、ワイヤＷＡ１，ＷＡ２，ＷＢと、リード７ｂの一部が封止されている。
ダイパッド７ａ３，７ａ５は、互いに所定の間隔を持って分離された状態で隣接して配置されている。半導体チップ５ａ２，５ｂ，５ｃの動作時に発生した熱は、主に半導体チップ５ａ２，５ｂ，５ｃの裏面からダイパッド７ａ３，７ａ５を通じてその裏面側から外部に放熱されるようになっている。このため、各々のダイパッド７ａ３，７ａ５は、半導体チップ５ａ２，５ｂ，５ｃの面積よりも大きく形成されている。これにより、非絶縁型ＤＣ−ＤＣコンバータ１の放熱性を向上させることができる。
ダイパッド７ａ３，７ａ５およびリード７ｂの裏面側の外周一部は、その厚さが薄くなるようにハーフエッチング領域が形成されている。これは、ダイパッド７ａ３，７ａ５およびリード７ｂと封止体６との密着性を向上させてダイパッド７ａ３，７ａ５およびリード７ｂの剥離や変形不良を低減または防止するためである。
最も大きなダイパッド７ａ５上には、上記ハイサイド用のパワーＭＯＳＱＨ２が形成された半導体チップ５ａ２と、上記ローサイド用のパワーＭＯＳＱＬ１とがその各々の主面を上に向けた状態で搭載されている。本実施の形態３においても、半導体チップ５ａ２，５ｂが同じダイパッド７ａ５上に搭載されていることにより、上記寄生インダクタンスＬ３，Ｌ４を低減できるので、スイッチング損失を低減できる。また、ハイサイド用のパワーＭＯＳをｎチャネル型の縦型のパワーＭＯＳで形成した場合に比べて、ハイサイド用のパワーＭＯＳＱＨ２が形成された半導体チップ５ａ２と、ローサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ５ｂとを近づけて配置できるので、パッケージ１０Ｂの小型化することができる。
半導体チップ５ａ２の構成は前記実施の形態１の図９〜図１５で説明したものと同じであり、この半導体チップ５ａ２のハイサイド用のパワーＭＯＳＱＨ２は、ｐチャネル型の縦型のパワーＭＯＳで形成されている。この半導体チップ５ａ２の主面には、パワーＭＯＳＱＨ２のソース電極用のパッドＨＳＰおよびゲート電極用のパッドＨＧＰが配置されている。このソース電極用のパッドＨＳＰは、複数本のワイヤＷＡ１を通じてリード７ｂ１（７ｂ）と電気的に接続されているとともに、複数本のワイヤＷＢを通じて半導体チップ５ｃのドライバ回路３のソース電極用のパッドと電気的に接続されている。また、上記ゲート電極用のパッドＨＧＰは、複数本のワイヤＷＢを通じて半導体チップ５ｃのドライバ回路３の出力（ドレイン）電極用のパッドと電気的に接続されている。さらに、半導体チップ５ａの裏面のパワーＭＯＳＱＨ２のドレイン電極は、ダイパッド７ａ５を通じてダイパッド７ａ５の外周に一体的に形成された複数のリード７ｂ３（７ｂ）および半導体チップ５ｂのローサイド用のパワーＭＯＳＱＬ１のドレイン電極と電気的に接続されている。このリード７ｂ３は、上記出力ノードＬｘと電気的に接続される。なお、ワイヤＷＡ１は、第１方向Ｘに隣接するワイヤＷＡ１が上下に位置するパッドＨＳＰに交互に接続されるように、千鳥配置されている。
半導体チップ５ａ２は、ダイパッド７ａ５の中央よりもリード７ｂ１に寄せて配置されている。これにより、パワーＭＯＳＱＨ２のソース電極用のパッドＨＳＰとリード７ｂ１とを電気的に接続するワイヤＷＡ１の長さを短くすることができるので、パワーＭＯＳＱ１のソースと、端子ＥＴ１との間の寄生のインダクタンスＬ２を低減できる。また、半導体チップ５ａ２は、その長辺がリード７ｂ１の隣接方向（第１方向Ｘ）に沿うように配置されている。これにより、上記ワイヤＷＡ１を複数本配置することができるので、パワーＭＯＳＱ１のソースと、端子ＥＴ１との間の寄生インダクタンスＬ２を低減できる。また、半導体チップ５ａ２を長方形に形成したことにより、図２１の第２方向Ｙに延在するポリシリコンで形成されたゲート配線（ゲート電極）の長さを短くすることができるので、パワーＭＯＳＱＨ２のゲート抵抗を低減できる。さらに、半導体チップ５ａ２は、半導体チップ５ａ２，５ｃ間の距離が、半導体チップ５ａ２，５ｂ間の距離よりも短くなるように、特に半導体チップ５ａ２のゲート電極用のパッドＨＧＰと、半導体チップ５ｃの出力電極用のパッドとの距離が近づくように配置されている。これは、ハイサイド用のパワーＭＯＳＱＨ２では、そのゲートのインダクタンスの増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成であり、半導体チップ５ａ２を半導体チップ５ｃに近づけて配置することができるので、パワーＭＯＳＱＨ２のゲート電極用のパッドＨＧＰと、ドライバ回路３の出力電極用のパッドとを電気的に接続するワイヤＷＢの長さを短くすることができる。このため、パワーＭＯＳＱＨ２のゲートに寄生するインダクタンスを低減でき、パワーＭＯＳＱＨ２のスイッチング損失を低減できる。また、ドライバ回路３とパワーＭＯＳＱＨ２との間の寄生インダクタンスをを低減できるので、制御信号の伝達速度を向上させることができる。以上のような半導体チップ５ａ２の配置によりパワーＭＯＳＱＨ２のスイッチング損失を低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。
また、上記ワイヤＷＡ１，ＷＢは、共に、例えば金（Ａｕ）からなるが、ワイヤＷＡ１は、ワイヤＷＢよりも太いものが使用されている。これにより、パワーＭＯＳＱＨ２のソース側の配線インダクタンスを低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１のスイッチング損失を低減でき、電圧変換効率を向上させることができる。
一方、半導体チップ５ｂの主面には、パワーＭＯＳＱＬ１のソース電極用のパッドＬＳＰおよびゲート電極用のパッドＬＧＰが配置されている。このパッドＬＳＰは、複数本のワイヤＷＡ２を通じてリード７ｂ２（７ｂ）と電気的に接続され、複数本のワイヤＷＢを通じて半導体チップ５ｃのドライバ回路３のソース電極用のパッドと電気的に接続されている。また、上記ゲート電極用のパッドＬＧＰは、複数本のワイヤＷＢを通じて半導体チップ５ｃのドライ回路３の出力（ドレイン）電極用のパッドと電気的に接続されている。さらに、半導体チップ５ｂの裏面のパワーＭＯＳＱＬ１のドレイン電極は、ダイパッド７ａ５を通じてリード７ｂ３（７ｂ）および半導体チップ５ａ２のハイサイド用のパワーＭＯＳＱＨ２のドレイン電極と電気的に接続されている。
ローサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ５ｂは、図２１および図２４の第１方向Ｘの長さが、第２方向Ｙの長さよりも長い長方形に形成されている。半導体チップ５ｂの主面には、パワーＭＯＳＱＬ１のゲート電極用のパッドＬＧＰと、ゲートフィンガ１２ａ，１２ｂと、パワーＭＯＳＱＬ１のソース電極用のパッドＬＳＰとが配置され、半導体チップ５ｂの裏面には、例えば金（Ａｕ）からなる、ドレイン電極用の裏面電極が配置されている。
上記ゲート電極用のパッドＬＧＰは、半導体チップ５ｂ主面において角部近傍に配置されており、半導体チップ５ｂの最上層の表面保護膜の一部に形成された開口部１３ｃから露出されるゲートフィンガ１２ａ，１２ｂの一部で形成されている。一方のゲートフィンガ１２ａは、半導体チップ５ａ２の主面の外周近傍にその外周に沿って形成されている。他方の複数のゲートフィンガ１２ｂは、半導体チップ５ｂの一方の長辺から他方の長辺に向かって延在した状態で形成されている。ゲートフィンガ１２ｂの一端はゲートフィンガ１２ａに接続されているが、他端はゲートフィンガ１２ａから離れた位置で終端している。このようなゲートフィンが１２ａ，１２ｂを設けることにより、パワーＭＯＳＱＬ１のゲート抵抗を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の大電流化および高周波化に対応可能となっている。上記ソース電極用のパッドＬＳＰは、上記ゲートフィンガ１２ａ，１２ｂに取り囲まれた位置に配置されており、表面保護膜ＰＲの一部に形成された開口部から露出される導体パターンの一部で形成されている。パッドＬＳＰはゲートフィンガ１２ａ，１２ｂと同じ金属からなるが、パッドＬＳＰとゲートフィンガ１２ａ，１２ｂとは電気的に絶縁されている。
この半導体チップ５ｂは、半導体チップ５ａと沿うように配置されているが、半導体チップ５ｂから離間され、リード７ｂ２に近づくようにダイパッド７ａ２の中央からずれて配置されている。すなわち、半導体チップ５ｂは、基準電位ＧＮＤが供給される端子ＥＴ２が接続されるリード７ｂ２に寄せて配置されている。また、ソース電極用のパッドＬＳＰに対するワイヤＷＡ２の接続点が、半導体チップ５ｂの中心よりもリード７ｂ２に寄せて配置されている。これらにより、パワーＭＯＳＱＬ１のソース電極用のパッドＬＳＰとリード７ｂ２とを電気的に接続するワイヤＷＡ２の長さを短くすることができる。また、半導体チップ５ｂの互いに交差する長辺と短辺の２辺が、複数のリード７ｂ２の配置形状（平面Ｌ字状）に沿うように配置され、特にパワーＭＯＳＱＬ１のソース電極用のパッドＬＳＰが、複数のリード７ｂ２の配置形状に沿って延びるような形状とされている。これにより、上記ワイヤＷＡ２を複数本配置することができる。さらに、複数のリード７ｂ２は、ダイパッド７ａ５の互いに直交する２つの辺に沿って配置され、かつ、その２つの辺に沿って延びる平面Ｌ字状の配線部７ｃに接続されている。このように複数のリード７ｂ２を配線部７ｃにまとめて接続したことにより、複数のリード７ｂ２が分割されているよりも体積が増加するため、配線抵抗を低減でき、基準電位ＧＮＤを強化できる。このような構成は、ローサイド用のパワーＭＯＳＱＬ１のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成であり、上記のような構成にすることにより、パワーＭＯＳＱＬ１のソース側のオン抵抗を低減できるので、パワーＭＯＳＱＬ１の導通損失を低減できる。また、ワイヤＷＡ２に生じる寄生のインピーダンスのばらつきを低減できるので、ワイヤＷＡ２に流れる電流の大きさのばらつきも低減できる。これらにより、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、基準電位ＧＮＤの強化が可能となり、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
また、上記ワイヤＷＡ２，ＷＢは、共に、例えば金（Ａｕ）からなるが、ワイヤＷＡ２は、ワイヤＷＢよりも太いものが使用されている。パワーＭＯＳＱＬ１のソースに電気的に接続されるワイヤとして太いワイヤＷＡ２を使用することにより、パワーＭＯＳＱＬ１のソース側の配線抵抗を低減できる。このため、パワーＭＯＳＱＬ１のオン抵抗を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。
また、発熱量が最も高いローサイド用のパワーＭＯＳＱＬ１が形成された半導体チップ５ｂが搭載されたダイパッド７ａ５と、ドライバ回路３が形成された半導体チップ５ｃが搭載されたダイパッド７ａ３とが分離されていることにより、半導体チップ５ｂで発生した熱が、ダイパッド７ａ３に直接的に伝わらないようにできる。これらにより、非絶縁型ＤＣ−ＤＣコンバータ１の動作安定性を向上させることができる。
さらに図２１の右上の最も小面積のダイパッド７ａ３には、上記ドライバ回路３が形成された半導体チップ５ｃがその主面を上に向けた状態で搭載されている。この半導体チップ５ｃの主面には、上記パッドの他に、ドライバ回路３の各々の信号入力（ゲート）電極用のパッドおよびソース電極用のパッドが配置されている。このゲート電極用のパッドは、複数本のワイヤＷＢを通じてリード７ｂ４（７ｂ）と電気的に接続されている。ソース電極用のパッドは、複数本のワイヤを通じて、ダイパッド７ａ３と一体形成されたリード７ｂ５（７ｂ）と電気的に接続されている。
このドライバ回路３が形成された半導体チップ５ｃも平面矩形状に形成されており、パワーＭＯＳＱＨ２，ＱＬ１と接続されるパッドが、半導体チップ５ｃの主面において、半導体チップ５ａ２，５ｂのそれぞれと隣接する側の２辺に沿って配置されている。これにより、ワイヤＷＢの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。また、上記のように、半導体チップ５ａ２では、オン抵抗よりもスイッチング損失を低減したいことから、上記のように半導体チップ５ｃと半導体チップ５ａ２との距離が半導体チップ５ｃと半導体チップ５ｂとの距離よりも近くなるように配置している点と、それに付け加えて、上記ワイヤＷＢについても、パワーＭＯＳＱＨ２のソース、ゲートとそれぞれ電気的に接続されるワイヤＷＢは、パワーＭＯＳＱＬ１のソース、ゲートとそれぞれ電気的に接続されるワイヤＷＢよりも短く形成されている。なお、ワイヤＷＢは、ワイヤＷＡ１，ＷＡ２よりも細いものが使用されている。これは、太いワイヤを使用すると必然的に、半導体チップ５ｃの主面のパッドのサイズも大きくしなければならず、チップサイズが増大し、製品コストが高くなるからである。
上記半導体チップ５ａ２，５ｂ，５ｃは、各々の特性の違いから外形サイズ（面積）は異なり、半導体チップ５ａ２の外形サイズは半導体チップ５ｃの外形サイズよりも大きく形成され、半導体チップ５ｂの外形サイズは半導体チップ５ａ２の外形サイズよりも大きく形成されている。ドライバ回路３を有する半導体チップ５ｃは、パワーＭＯＳＱＨ２，ＱＬ１のゲートを制御する制御回路であるため、パッケージ全体のサイズを考慮して、できるだけ素子の外形サイズを小さくしたい。これに対し、パワーＭＯＳＱＨ２，ＱＬ１では、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できるため、半導体チップ５ａ２，５ｂの外形サイズは、半導体チップ５ｃの外形サイズよりも大きく形成されている。さらに、図２に示したように、ローサイド用のパワーＭＯＳＱＬ１は、ハイサイド用のパワーＭＯＳＱＨ２よりもオン時間が長いため、パワーＭＯＳＱＬ１のオン抵抗は、パワーＭＯＳＱＨ２のオン抵抗よりもさらに低減する必要がある。このため、半導体チップ５ｂの外形サイズは、半導体チップ５ａ２の外形サイズよりも大きく形成している。
（実施の形態４）
本実施の形態４では、非絶縁型ＤＣ−ＤＣコンバータを構成する３つの半導体チップが１パッケージ内に収容されている場合の構成であって、ハイサイド用のパワーＭＯＳがｎチャネル型の横型のパワーＭＯＳで形成されている場合について説明する。
図２５は本実施の形態４のパッケージ１０Ｂ内部を透かして見たときのパッケージ１０Ｂの主面側の全体平面図、図２６は図２５のパッケージ１０Ｂ内のハイサイド用のパワーＭＯＳＱＨ３が形成された半導体チップ５ａ２の単位トランジスタセルの断面図をそれぞれ示している。なお、図２５のＹ５−Ｙ５線の断面図は図２２と同じであり、図２５のＸ３−Ｘ３線の断面図は図２３と同じである。
リード７ｂ、ワイヤＷＡ１，ＷＡ２，ＷＢ、ダイパッド７ａ３，７ａ５および半導体チップ５ａ２，５ｂ，５ｃの配置は前記実施の形態３で説明したのと同じである。異なるのは、半導体チップ５ａ２の主面（ゲート電極用のパッドＨＧＰやドレイン電極用のパッドＨＤＰが配置されているのと同じ面）にも、ハイサイド用のパワーＭＯＳＱＨ３のソース電極用のパッドＨＳＰがパッドＨＧＰ，ＨＤＰと電気的に絶縁された状態で配置されている点である。
図２６に示す半導体チップ５ａ２に形成された素子構造自体は、図１７に示したものと同じであるが、配線層の構成を変えることで、ソース電極用のパッドＨＳＰが半導体チップ５ａ２の主面にも引き出されている。すなわち、半導体チップ５ａ２のソース用の配線２８ＳＬは、絶縁層１９ｃに形成されたスルーホール２９ｂを通じて、半導体チップ５ａ２の主面のソース電極用のパッドＨＳＰと電気的に接続されている。なお、裏面電極ＨＢＥも前記実施の形態２で説明したようにソース電極となっている。
この半導体チップ５ａ２の主面のソース電極用のパッドＨＳＰは、図２５に示すように、複数のワイヤＷＢを通じて、半導体チップ５ｃの主面のドライバ回路３のソース電極用のパッドと電気的に接続されている。ここでは半導体チップ５ａ２の主面のソース電極用のパッドＨＳＰと、半導体チップ５ｃの主面のソース電極用のパッドとを結ぶワイヤＷＢがほぼ水平になるように配置されている。半導体チップ５ｃのドライバ回路３のソース電極用のパッドとダイパッド７ａ５とをワイヤＷＢによって電気的に接続しても良いが、上記のように、この半導体チップ５ａ２の主面のソース電極用のパッドＨＳＰと半導体チップ５ｃの主面のソース電極用のパッドとを複数のワイヤＷＢを通じて電気的に接続することにより、そのワイヤＷＢの長さを短くすることができるので、上記寄生インダクタンスＬ３を低減できる。このため、ハイサイド用のパワーＭＯＳＱＨ３のスイッチング損失を低減できる。したがって、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。
（実施の形態５）
本実施の形態５では、図９に示したパッケージ１０Ａにおいて、ワイヤＷＡに代えて、金属からなるリード板を用いた構成について説明する。
図２７は本実施の形態５のパッケージ１０Ｃ内部を透かして見たときのパッケージ１０Ｃの主面側の全体平面図、図２８は図２７のＹ６−Ｙ６線の断面図をそれぞれ示している。なお、図２７では図面を見易くするためリード板を透かして下の半導体チップ５ａ２，５ｂが見えるように示している。また、半導体チップ５ａ２には、ｐチャネル型の縦型のパワーＭＯＳＱＨ２またはｎチャネル型の横型のパワーＭＯＳＱＨ３のいずれかのハイサイド用のパワーＭＯＳが形成されている。
本実施の形態５では、ハイサイド用のパワーＭＯＳが形成された半導体チップ５ａ２の主面のパッド（半導体チップ５ａ２にｐチャネル型の縦型のパワーＭＯＳＱＨ２が形成されている場合はソース電極用のパッドＨＳＰ、半導体チップ５ａ２にｎチャネル型の横型パワーＭＯＳＱＨ３が形成されている場合はドレイン電極用のパッドＨＤＰ）と、入力電源ＶＩＮ用のリード７ｂ１とがリード板３０ａによって電気的に接続されている。また、ローサイド用のパワーＭＯＳが形成された半導体チップ５ｂの主面のソース電極用のパッドＬＳＰと、基準電位ＧＮＤ用のリード７ｂ２とがリード板３０ｂによって電気的に接続されている。ここではリード板３０ａ，３０ｂの全体が封止体６によって覆われている。
上記リード板３０ａ，３０ｂは、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような導電性および熱伝導性の高い金属からなり、発熱源となる半導体チップ５ａ２，５ｂの主面の大半を覆うように配置されている。リード板３０ａの一端は接合層３１を介してパッドＨＳＰ（またはパッドＨＤＰ）と接合され電気的に接続され、リード板３０ａの他端は接合層３１を介してリード７ｂ１と接合され電気的に接続されている。また、リード３０ｂの一端は接合層３１を介してパッドＬＳＰと接合され電気的に接続され、リード３０ｂの他端は接合層３１を介してリード７ｂ２と接合され電気的に接続されている。接合層３１は、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田または金（金）等からなる。接合層３１として導電性樹脂を使用することもできる。ゲート電極用のパッドＨＧＰ，ＬＧＰとリード７ｂｇ１，７ｂｇ２とはワイヤＷによって電気的に接続されている。
本実施の形態５によれば、リード板３０ａ，３０ｂを使用することにより、上記寄生インダクタンスＬ２，Ｌ５を低減できる。また、ワイヤＷに比べて寄生抵抗も低減できる。したがって、非絶縁型ＤＣ−ＤＣコンバータ１のスイッチング損失および導通損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。
（実施の形態６）
本実施の形態６では、リード板がパッケージの表面に露出されている構成について説明する。
図２９は本実施の形態６のパッケージ１０Ｄの上面（パッケージ１０Ｄをプリント配線基板に実装する場合のパッケージ１０Ｄの実装面とは反対側の面）の全体平面図、図３０は図２９のＹ６−Ｙ６線の断面図をそれぞれ示している。なお、パッケージ１０Ｄの内部平面図は図２７と同じである。
本実施の形態６では、リード板３０ｃ，３０ｄの一部がパッケージ１０Ｄの上面から露出されている。これにより、放熱性を向上させることができる。また、リード板３０ｃ，３０ｄに放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、放熱用の部品を追加する場合に比べて半導体装置の組み立て工程を簡略化でき、半導体装置の組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。なお、リード板３０ｃ，３０ｄの材料および平面形状は、それぞれ前記リード板３０ｃ，３０ｄと同じである。
また、リード板３０ｃ，３０ｄの上部外周に凹み（食いつき部）３２が形成されている。これにより、封止体６の樹脂がリード板３０ｃ，３０ｄの凹み３２に食いつき、リード３０ｃ，３０ｄと封止体６との接合強度を向上させることができるので、リード板３０ｃ，３０ｄが外れてしまう不具合を抑制または防止できる。凹み３２はリード板３０ｃ，３０ｄの下部（より半導体チップ５ａ２，５ｂに近い側）外周に設けても良い。これら以外の構成は前記実施の形態１，２，５と同じである。
図３１は、図２９および図３０のパッケージ１０Ｄの上面上に放熱フィン（ヒートシンク）３３を接合した構成の一例の断面図を示している。放熱フィン３３は、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等のような金属からなり、例えばシリコーンゴム等のような絶縁性の接着材３４を介してパッケージ１０Ｄの上面およびリード板３０ｃ，３０ｄの露出面に接合されている。放熱フィン３３の上部には複数の凹凸が設けられている。このような放熱フィン３２を接合することにより、放熱性をさらに高めることができる。
（実施の形態７）
本実施の形態７では、パッケージに入力コンデンサを搭載する構成について説明する。
図３２は本実施の形態７のパッケージ１０Ｄの上面（パッケージ１０Ｄをプリント配線基板に実装する場合のパッケージ１０Ｄの実装面とは反対側の面）の全体平面図、図３３は図３２のパッケージ内部を透かして見たときのパッケージ１０Ｄの主面側の全体平面図、図３４は図３２および図３３のＹ７−Ｙ７線の断面図をそれぞれ示している。
本実施の形態７では、パッケージ１０Ｄの上面に入力コンデンサＣｉｎが直接搭載されている。すなわち、平面で見たときに入力コンデンサＣｉｎは、その一部が半導体チップ５ａ２，５ｂの両方に重なるような配置とされている。このパッケージ１０Ｄの構成では、リード板３０ｃは入力電源ＶＩＮに接続されている一方、リード板３０ｄは接地電位ＧＮＤに接続されている。このため、パッケージ１０Ｄにおいて、上記の２つのリード板３０ｃ，３０ｄが露出される上面に、リード板３０ｃ，３０ｄを橋渡すように入力コンデンサＣｉｎを直接実装することができる。また、この実施の形態７では、入力コンデンサＣｉｎが外部に露出されているので入力コンデンサＣｉｎ自体で発生した熱の放散の上でも都合が良い。
入力コンデンサＣｉｎの一対の電極３５ａの一方は、接合層３６を介してリード板３０ｃに接合され電気的に接続され、入力コンデンサＣｉｎの一対の電極３５ａの他方は、接合層３６を介してリード板３０ｄに接合され電気的に接続されている。リード板３０ｃ，３０ｄの存在により、入力コンデンサＣｉｎの一対の電極３５ａの接続面に平坦性および充分な接続面積を確保することができるので、入力コンデンサＣｉｎの接続の容易性および信頼性を向上させることができる。
入力コンデンサＣｉｎをリード板３０ｃ，３０ｄに接合する接合層３６は、リード板３０ｃ，３０ｄをソース電極ＨＳＰ（またはドレイン電極ＨＤＰ）やリード７ｂ１，７ｂ２に接合する接合層３１と同様に、例えば鉛（Ｐｂ）−錫（Ｓｎ）半田または金（金）等からなる。しかし、パッケージ１０Ｄの製造上、入力コンデンサＣｉｎは、リード板３０ｃ，３０ｄを接合層３１によってソース電極ＨＳＰ（またはドレイン電極ＨＤＰ）やリード７ｂ１，７ｂ２と接合した後に実装されるので、入力コンデンサＣｉｎを接合する接合層３６の融点は、リード板３０ｃ，３０ｄを接合する接合層３１の融点よりも低くなければならない。そこで、リード板３０ｃ，３０ｄの接合に用いる接合層３１には、例えば４００℃〜４５０℃の融点を持つ金バンプや３５０℃〜４００℃の融点を持つ高温半田（鉛−錫半田）を使用し、入力コンデンサＣｉｎの接合に用いる接合層３６には、例えば３５０℃〜４００℃の融点を持つ高温半田（鉛−錫半田）であって上記接合層３６の融点よりも低いものを用いる。
なお、図３５は入力コンデンサＣｉｎの一例の一部破断斜視図を示している。入力コンデンサＣｉｎは、その両端の各々に配置された一対の電極３５ａと、複数の内部電極３５ｂと、複数の内部電極３５ｂ間に介在される誘電体３５ｃとを有している。内部電極３５ｂは、一対の電極３５ａの一方に接続されたものと他方に接続されたものとが互いに対向するように交互に配置されている。一対の電極３５ａは、例えば銀からなる下地電極の表面に、例えばニッケルからなるめっき層と、例えば錫からなるめっき層とを順に施した構成を有している。上記内部電極３５ｂは、例えばパラジウム（Ｐｄ）、銅またはニッケルからなる。上記誘電体３５ｃは、例えば酸化チタン、ジルコン酸カルシウムまたはチタン酸バリウムからなる。
このように本実施の形態７においては、入力コンデンサＣｉｎを、パッケージ１０Ｄ上面に直接搭載できる。すなわち、入力コンデンサＣｉｎを半導体チップ５ａ２，５ｂの直上の近い位置に配置できる。このため、上記寄生インダクタンスＬ１，Ｌ６を低減でき、電源供給効率を向上させることができる。すなわち、本実施の形態７のパッケージ１０Ｄでは、寄生インダクタンスＬ１〜Ｌ６の全ての寄生インダクタンスを低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１のスイッチング損失を低減でき、システムの高効率化が可能となる。
また、ユーザは、非絶縁型ＤＣ−ＤＣコンバータ１のシステム全体の構成に応じて、パッケージ１０Ｄの上面に、前記実施の形態６の図３１で示したように放熱フィン３３を搭載する場合と、本実施の形態７で示したように入力コンデンサＣｉｎを搭載する場合とを選択できる。例えばシステムのオン抵抗を下げたい場合は、放熱フィン３３を搭載した方が好ましい。一方、例えばシステムのスイッチング損失を低減したい場合は、入力コンデンサＣｉｎを搭載した方が好ましい。
（実施の形態８）
本実施の形態８では、上記入力コンデンサをパッケージ内に収容した構成について説明する。
図３６は本実施の形態８のパッケージ１０Ｅにおいて前記図３２のＹ７−Ｙ７線に相当する箇所の断面図を示している。なお、パッケージ１０Ｅの平面図は図２７と同じである。
本実施の形態８では、入力コンデンサＣｉｎは、前記実施の形態７と同様に、リード板３０ａ，３０ｂに接合層３６を介して接続されているが、入力コンデンサＣｉｎが封止体６内に収容されている。
本実施の形態８では、前記実施の形態７で得られた効果の他に、以下の効果を得ることができる。すなわち、ユーザが入力コンデンサＣｉｎを搭載する必要が無く、実装に余計な手間がかからないという効果を得ることができる。また、リード板３０ａ，３０ｂを露出させない構成なので、パッケージ１０Ｅの製造が容易である。
（実施の形態９）
本実施の形態９では、前記実施の形態３においてワイヤをリード板に変えた場合の構成について説明する。
図３７は本実施の形態９のパッケージ１０Ｆの内部を透かして見たときのパッケージ１０Ｆの主面側の全体平面図、図３８は図３７のＹ５−Ｙ５線の断面図、図３９は図３７のＸ３−Ｘ３線の断面図をそれぞれ示している。なお、図３７では図面を見易くするためリード板を透かして下の半導体チップ５ａ２，５ｂが見えるように示している。また、半導体チップ５ａ２には、ｐチャネル型の縦型のパワーＭＯＳＱＨ２が形成されている。
本実施の形態９では、ハイサイド用のパワーＭＯＳが形成された半導体チップ５ａ２の主面のパッドＨＳＰと、入力電源ＶＩＮ用のリード７ｂ１とがリード板３０ｅによって電気的に接続されている。また、ローサイド用のパワーＭＯＳが形成された半導体チップ５ｂの主面のソース電極用のパッドＬＳＰと、基準電位ＧＮＤ用のリード７ｂ２とがリード板３０ｆによって電気的に接続されている。リード板３０ｅ，３０ｆの材料は、前記リード３０ａ〜３０ｄと同じである。また、リード板３０ｅ，３０ｆは、前記リード３０ａ〜３０ｄと同様に発熱源となる半導体チップ５ａ２，５ｂの主面の大半を覆うように配置されている。ここではリード板３０ｅ，３０ｆの全体が封止体６によって覆われている。
本実施の形態９によれば、リード板３０ｅ，３０ｆを使用することにより、上記寄生インダクタンスＬ２，Ｌ５を低減できる。また、ワイヤＷに比べて寄生抵抗も低減できる。したがって、非絶縁型ＤＣ−ＤＣコンバータ１のスイッチング損失および導通損失をさらに低減でき、非絶縁型ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。
（実施の形態１０）
本実施の形態１０では、前記実施の形態９のリード板がパッケージの表面に露出されている構成について説明する。
図４０は本実施の形態１０のパッケージ１０Ｇの上面（パッケージ１０Ｇをプリント配線基板に実装する場合のパッケージ１０Ｇの実装面とは反対側の面）の全体平面図、図４１は図４０のＹ５−Ｙ５線の断面図、図４２は図４０のＸ３−Ｘ３線の断面図をそれぞれ示している。なお、パッケージ１０Ｇの内部平面図は図３７と同じである。
本実施の形態１０では、リード板３０ｇ，３０ｈの一部がパッケージ１０Ｇの上面から露出されている。これにより、放熱性を向上させることができる。また、リード板３０ｇ，３０ｈに放熱機能を持たせていることにより、放熱用の他の部品を追加する必要がないので、放熱用の部品を追加する場合に比べて半導体装置の組み立て工程を簡略化でき、半導体装置の組み立て時間を短縮できる。また、部品点数を減らせるので、半導体装置のコストを低減できる。なお、リード板３０ｇ，３０ｈの材料および平面形状は、それぞれ前記リード板３０ｅ，３０ｆと同じである。
また、前記実施の形態６と同様に、リード板３０ｇ，３０ｈの上部外周に凹み（食いつき部）３２を設けたことにより、リード３０ｇ，３０ｈと封止体６との接合強度を向上させることができるので、リード板３０ｇ，３０ｈが外れてしまう不具合を抑制または防止できる。凹み３２はリード板３０ｇ，３０ｈの下部（より半導体チップ５ａ２，５ｂに近い側）外周に設けても良い。これら以外の構成は前記実施の形態３，９と同じである。なお、本実施の形態１０の構造は、半導体チップ５ａ２のハイサイド用のパワーＭＯＳをｎチャネル型の横型のパワーＭＯＳで形成した場合でも適用できる。その場合、リード板３０ｇは接合層３１を介して半導体チップ５ａ２の主面のドレイン電極用のパッドＨＤＰと接続されるようになる。
図４３は、図４０〜図４２のパッケージ１０Ｇの上面上に接着材３４を介して放熱フィン（ヒートシンク）３３を接合した構成の一例の断面図を示している。このような放熱フィン３２を接合することにより、放熱性をさらに高めることができる。
（実施の形態１１）
本実施の形態７では、前記実施の形態１０のパッケージ１０Ｇに入力コンデンサＣｉｎを搭載する構成について説明する。
図４４は本実施の形態１１のパッケージ１０Ｇの上面（パッケージ１０Ｇをプリント配線基板に実装する場合のパッケージ１０Ｇの実装面とは反対側の面）の全体平面図、図４５は図４４のパッケージ内部を透かして見たときのパッケージ１０Ｇの主面側の全体平面図、図４６は図４４および図４５のＹ５−Ｙ５線の断面図をそれぞれ示している。なお、図４４および図４５のＸ３−Ｘ３の断面図は、前記図４２と同じである。
本実施の形態１１では、前記実施の形態７と同様に、パッケージ１０Ｇの上面に入力コンデンサＣｉｎが直接搭載されている。すなわち、平面で見たときに入力コンデンサＣｉｎは、その一部が半導体チップ５ａ２，５ｂの両方に重なるような配置とされている。この構成では、リード板３０ｇは入力電源ＶＩＮに接続されている一方、リード板３０ｈは接地電位ＧＮＤに接続されているため、パッケージ１０Ｇにおいて、上記の２つのリード板３０ｇ，３０ｈが露出される上面に、リード板３０ｇ，３０ｈを橋渡すように入力コンデンサＣｉｎを直接実装することができる。また、この実施の形態１１でも、入力コンデンサＣｉｎが外部に露出されているので入力コンデンサＣｉｎ自体で発生した熱の放散の上で都合が良い。
入力コンデンサＣｉｎの一対の電極３５ａの一方は、接合層３６を介してリード板３０ｇに接合され電気的に接続され、入力コンデンサＣｉｎの一対の電極３５の他方は、接合層３６を介してリード板３０ｈに接合され電気的に接続されている。リード板３０ｇ，３０ｈの存在により、入力コンデンサＣｉｎの一対の電極３５ａの接続面に平坦性および充分な接続面積を確保することができるので、入力コンデンサＣｉｎの接続の容易性および信頼性を向上させることができる。なお、接合層３１，３６の材料については前期実施の形態７で説明したのと同じである。また、入力コンデンサＣｉｎの構成も前記図３５で説明したものと同じである。
このように本実施の形態１１においては、入力コンデンサＣｉｎを、パッケージ１０Ｇ上面に直接搭載でき、入力コンデンサＣｉｎを半導体チップ５ａ２，５ｂの直上の近い位置に配置できるため、上記寄生インダクタンスＬ１，Ｌ６を低減でき、電源供給効率を向上させることができる。すなわち、本実施の形態１１のパッケージ１０Ｇでは、３つの半導体チップ５ａ２，５ｂ，５ｃを有する構成において、寄生インダクタンスＬ１〜Ｌ６の全ての寄生インダクタンスを低減できるので、非絶縁型ＤＣ−ＤＣコンバータ１のスイッチング損失を低減でき、システムの高効率化が可能となる。
また、前記実施の形態７で説明したのと同様に、ユーザは、非絶縁型ＤＣ−ＤＣコンバータ１のシステム全体の構成に応じて、パッケージ１０Ｇの上面に、前記実施の形態１０の図４３で示したように放熱フィン３３を搭載する場合と、本実施の形態１１で示したように入力コンデンサＣｉｎを搭載する場合とを選択できる。例えばシステムのオン抵抗を下げたい場合は、放熱フィン３３を搭載した方が好ましい。一方、例えばシステムのスイッチング損失を低減したい場合は、入力コンデンサＣｉｎを搭載した方が好ましい。
図４７は入力コンデンサＣｉｎを内包する場合のパッケージ１０Ｈの構成の一例であって前記図４４および図４５のＹ５−Ｙ５線に相当する箇所の断面図を示している。パッケージ１０Ｈの平面図は図４４および図４５と同じである。ここでは、入力コンデンサＣｉｎが前記図４４および図４５と同様にリード板３０ｅ，３０ｆに接合層３６を介して接続されているが、入力コンデンサＣｉｎが封止体６内に収容されている。この場合、ユーザが入力コンデンサＣｉｎを搭載する必要が無く、実装に余計な手間がかからないという効果を得ることができる。また、リード板３０ｅ，３０ｆを露出させない構成なので、パッケージ１０Ｈの製造が容易である。
次に、図４８は上記パッケージ１０Ｇ等の実装状態の一例の平面図、図４９は図４８のパッケージ１０Ｇ等の側面図をそれぞれ示している。なお、図４８では配線基板３７の配線の様子が分かるようにパッケージ１０Ｇを透かして見せている。
配線基板３７は、例えばプリント配線基板からなり、その主面には、パッケージ１０Ｇ，３８，３９およびチップ部品４０ａ，４０ｂが搭載されている。パッケージ３８には、上記制御回路２が形成され、パッケージ３９には、上記負荷回路４が形成されている。チップ部品４０ａには、上記コイルＬが形成され、チップ部品４０ｂには、上記出力コンデンサＣｏｕｔが形成されている。パッケージ３８のリード３８ａは、配線基板３７の配線３７ａを通じてパッケージ１０ｇのリード７ｂ（７ｂ４）と電気的に接続されている。パッケージ１０Ｇのリード７ｂ１は、配線基板３７の配線３７ｂと電気的に接続されている。パッケージ１０Ｇの出力のリード（出力端子）７ｂ３は、配線基板３７の配線（出力配線）３７ｃを通じてチップ部品４０ａのコイルＬの一端に電気的に接続されている。チップ部品４０ａのコイルＬの他端は、配線基板３７の配線（出力配線）３７ｄを通じて負荷回路４と電気的に接続されている。パッケージ１０Ｇの基準電位ＧＮＤ用のリード７ｂ２は、配線基板３７の配線３７ｅを通じて複数のチップ部品４０ｂの出力コンデンサＣｏｕｔの一端と電気的に接続されている。チップ部品４０ｂの出力コンデンサＣｏｕｔの他端は、配線基板３７の配線３７ｄを通じて負荷回路４と電気的に接続されている。
次に、図５０は本実施の形態１１のパッケージ１０Ｇを含む非絶縁型ＤＣ−ＤＣコンバータ１の回路システム構成の一例を示している。この回路システムでは、１つの負荷回路４に対して複数個のパッケージ１０Ｇが並列に接続されている。入力電源電位Ｖｉｎ、基準電位ＧＮＤおよび制御回路２は複数個のパッケージ１０Ｇに共通となっている。このような回路システムでは、パワーＭＯＳＱＨ２，ＱＬ１、ドライバ回路３がそれぞれ別々にパッケージングされている構成であると、システム全体の小型化が阻害される。これに対して、本実施の形態１１では、パワーＭＯＳＱＨ２，ＱＬ１、ドライバ回路３が同一のパッケージ１０Ｇに収容されているので、システム全体を小型にすることができる。なお、符号のＤｓは、上記ＳＢＤである。
次に、本実施の形態のパッケージの組立方法の一例を図５１の組み立てフロー図を用いて説明する。
まず、リードフレームおよびダイボンドペーストを用意する（工程１００）。図５２にリードフレーム７の単位領域の要部平面図の一例を示す。図５２はリードフレーム７の主面（半導体チップの実装面）を示している。リードフレーム７は、図５２の左右方向（第１方向Ｘ）に沿って延びる２つの枠体部７ｆ１と、２つの枠体部７ｆ１間を橋渡すように枠体部７ｆ１に対して直交する方向（第２方向Ｙ）に延びる枠体部７ｆ２と、枠体部７ｆ１，７ｆ２の内周から単位領域の中央に向かって延びる複数のリード７ｂと、この複数のリード７ｂと一体成形されそのリード７ｂを通じて枠体部７ｆ１，７ｆ２に支持されている２つのダイパッド７ａ３，７ａ５およびＬ字状の配線部７ｃとを有している。リード７ｂ、ダイパッド７ａ３，７ａ５および配線部７ｃの裏面側の外周には、ハーフエッチング領域が形成されており、他の部分よりも薄くされている。なお、ダイボンドペーストとしては、例えば銀（Ａｇ）ペーストを用いた。
続いて、図５３に示すように、上記リードフレーム７の各単位領域のダイパッド７ａ３，７ａ５の主面上に、ダイボンドペーストを介して上記半導体チップ５ａ２，５ｂ，５ｃを搭載した後、熱処理を施しダイボンドペーストをキュアし、半導体チップ５ａ２，５ｂ，５ｃをダイパッド７ａ３，７ａ５上に固着する（工程１０１，１０２）。小さな半導体チップ５ｃ，５ａ２，５ｂの順に搭載することで生産性の向上を図ることもできる。なお、半導体チップ５ａ２，５ｂ，５ｃは、３種類の半導体ウエハの主面の各々に半導体チップ５ａ２，５ｂ，５ｃを通常のウエハプロセス（前工程（素子形成工程および配線形成工程を含む））を経て形成した後、各半導体ウエハの裏面にダイシングテープを貼り付け、ダイシングブレードにより各半導体ウエハからそれぞれ半導体チップ５ａ２，５ｂ，５ｃを切り出すことで得られたものである。
続いて、図５４に示すように、前記したようにリード板３０ｅ，３０ｆまたはリード板３０ｇ，３０ｈを接続する（工程１０３）。その後、図５５に示すように、細いワイヤＷＢのボンディングを行う（工程１０４）。ワイヤＷＢを接続した後、リード板３０ｅ，３０ｆ等を接続すると、リード板３０ｅ，３０ｆ等の接続時にワイヤＷＢの断線不良を招く虞があるので、リード板３０ｅ，３０ｆ等の接続工程後にワイヤＷＢを接続するようにした。これにより、細いワイヤＷＢの断線不良を抑制または防止できる。その後、リード板３０ｅ，３０ｆを使用した場合は、前記パッケージ１０Ｈのようにリード板３０ｅ，３０ｆに入力コンデンサＣｉｎを接続しても良い（工程２００）。
続いて、図５６に示すように、トランスファーモールド法により樹脂封止（モールド）工程を行う（工程１０５）。トランスファーモールディング法は、ポット、ランナー、樹脂注入ゲートおよびキャビティ等を備えた成形金型（モールド金型）を使用し、ポットからランナーおよび樹脂注入ゲートを通してキャビティの内部に熱硬化性樹脂を注入して封止体６を形成する方法である。ＱＦＮ型のパッケージの製造においては、複数の製品形成領域（デバイス形成領域、製品取得領域）を有する多数個取りリードフレームを使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファーモールド法や、各製品形成領域に搭載された半導体チップを一括して樹脂封止する一括方式のトランスファーモールド法が採用されている。図５６は、リード板３０ｇ，リード板３０ｈを使用した場合を例示しているが、リード板３０ｅ，３０ｆを使用し、工程２００で入力コンデンサＣｉｎを接続している場合は、リード板３０ｅ，３０ｆおよび入力コンデンサＣｉｎの全体を封止体６で覆う。
上記のような樹脂封止工程後、注入した封止用樹脂を硬化し（レジンキュア工程１０６）、マークを付した後（工程１０７）、図５７に示すように、リードフレーム７から個々の製品部分を切り出す（工程１０８）。上記樹脂封止工程後であって、切断工程１０８の前に、前記したようにリード板３０ｇ，３０ｈに入力コンデンサＣｉｎを接続しても良い（工程２０１）。また、切断工程１０８の後に、前記したようにリード板３０ｇ，３０ｈに入力コンデンサＣｉｎを接続しても良い（工程１０９）。このようにしてパッケージ１０Ｇを製造する。
（実施の形態１２）
本実施の形態１２では、入力コンデンサを半導体チップに直接接続する構成について説明する。
図５８は本実施の形態１２のパッケージ１０ｉ内部を透かして見たときのパッケージ１０ｉの主面側の全体平面図、図５９は図５８のＹ７−Ｙ７線の断面図、図６０は図５８の場合の回路図をそれぞれ示している。なお、図６０ではハイサイド用のパワーＭＯＳとしてｐチャネル型の縦型のパワーＭＯＳを使用した例を示しているが、ｎチャネル型の横型のパワーＭＯＳを使用しても良い。
本実施の形態１２では、入力コンデンサＣｉｎの一対の電極３５ａが接合層３６を介して半導体チップ５ａ２の主面のパッド（半導体チップ５ａ２にｐチャネル型の縦型のパワーＭＯＳＱＨ２が形成されている場合はソース電極用のパッドＨＳＰ、半導体チップ５ａ２にｎチャネル型の横型のパワーＭＯＳＱＨ３が形成されている場合はドレイン電極用のパッドＨＤＰ）と、半導体チップ５ｂの主面のソース電極用のパッドＬＳＰと直接接続されている。図１ではワイヤボンディング部であった寄生インダクタンスＬ２，Ｌ５は、本実施の形態１２では、図６０に示すように、主回路の寄生インダクタンスでは無くなるので、上記リード板３０ａ，３０ｂ，３０ｃ，３０ｄを用いて配線する必要がなくなる。このため、パッケージ１０ｉのコストを低減できる。ただし、半導体チップ５ａ２，５ｂの主面において入力コンデンサＣｉｎの電極３５ａが接続される部分は接続性の確保の観点からゲートフィンガ１２ｂを削除しなければならない分、ゲート抵抗が大きくなるので、前記実施の形態１，２の場合よりも低周波および低電流で駆動する機器に向いている。これ以外の構成は、前記実施の形態１，２と同じである。
（実施の形態１３）
本実施の形態１３では、前記実施の形態３において入力コンデンサを半導体チップに直接接続する構成について説明する。
図６１は本実施の形態１３のパッケージ１０ｊ内部を透かして見たときのパッケージ１０ｊの主面側の全体平面図、図６２は図６１のＹ５−Ｙ５線の断面図をそれぞれ示している。なお、回路図は図３５と同じである。また、図６１のＸ３−Ｘ３線の断面図は、図２３と同じである。さらに、図６１ではハイサイド用のパワーＭＯＳとしてｐチャネル型の縦型のパワーＭＯＳを使用した例を示しているが、ｎチャネル型の横型のパワーＭＯＳを使用しても良い。
本実施の形態１３の場合も入力コンデンサＣｉｎの一対の電極３５ａが接合層３６を介して半導体チップ５ａ２の主面のパッド（半導体チップ５ａ２にｐチャネル型の縦型のパワーＭＯＳＱＨ２が形成されている場合はソース電極用のパッドＨＳＰ、半導体チップ５ａ２にｎチャネル型の横型のパワーＭＯＳＱＨ３が形成されている場合はドレイン電極用のパッドＨＤＰ）と、半導体チップ５ｂの主面のソース電極用のパッドＬＳＰと直接接続されている。したがって、回路図は前記図３５の回路になるので、前記実施の形態１２と同様に、低コストで寄生インダクタンスを低減できる。この場合、ゲートフィンガ１２ｂの削除に加えて、ワイヤＷＡ１の本数も削減しなければならないので、さらにゲート抵抗が大きくなる。したがって、高周波及び大電流で駆動する場合は、前記実施の形態１，２に比べて損失が大きくなってしまうが、低周波及び低電流で駆動する場合には、前記実施の形態１，２に比べて損失もあまり変わらず、なおかつ低コスト化が実現できる。ただし、ハイサイド用のパワーＭＯＳの導通損失の割合はそれほど大きくないので、システムの使用条件やユーザの要望に応じて、本実施の形態１３の構成のパッケージ１０ｊと、図４６および図４７で示したパッケージ１０Ｇ，１０Ｈを使い分ければ良い。
（実施の形態１４）
本実施の形態１４では、入力コンデンサを内蔵するパッケージにおいてダイパッドが露出する主面とは反対側の裏面がパッケージの実装面とされている構成について説明する。
図６３は本実施の形態１４のパッケージ１０ｋの断面図を示している。なお、平面図は図４５と同じであり、図６３は図４５のＹ５−Ｙ５線の断面図である。
本実施の形態１４のパッケージ１０ｋの構造は、前記図４７で示したのとほぼ同じである。異なるのは、例えば次の点である。
第１に、リード７ｂ（７ｂ１，７ｂ２）が、パッケージ１０ｋのダイパッド７ａ５が露出される主面から、その主面とは反対側のパッケージ１０ｋの裏面側に向かって折れ曲がっている。これにより、リード７ｂと封止体６との接触面積を増やすことができ、リード７ｂと封止体６との接着力を向上させることができるので、リード７ｂが封止体６から抜け落ちてしまう不具合を抑制または防止できる。
第２に、リード７ｂ（７ｂ１，７ｂ２）は、パッケージ１０ｋの主面、裏面および側面から露出されており、パッケージ１０ｋのダイパッド７ａ５の露出面とは反対側の裏面がパッケージ１０ｋの実装面とされている点である。これによりパッケージ１０ｋの主面と裏面の両面からの放熱が可能となるため、実施の形態１よりも放熱性を向上できる。図６４はパッケージ１０ｋを配線基板３７に実装し、かつ、放熱フィン３３を取り付けた状態の断面図を示している。パッケージ１０ｋは、そのリード７ｂ（７ｂ１，７ｂ２）が接合層４２を介して配線基板３７の配線３７ｂ，３７ｅと接続された状態で配線基板３７上に実装されている。接合層４２は、例えば錫−銀（Ａｇ）−銅（Ｃｕ）合金や錫−銀−ビスマス（Ｂｉ）−銅合金等のような錫−銀系の鉛フリー（無鉛）半田（融点：約２２１度）、錫−銅−ニッケル（Ｎｉ）合金等のような錫−銅系の鉛フリー半田（融点：約２２７度）、錫−亜鉛（Ｚｎ）合金等のような錫−亜鉛系の鉛フリー半田（融点：約１９８度）、錫−ビスマス−銀合金等のような錫−ビスマス系の鉛フリー半田（融点：約１４８度）または錫−アンチモン（Ｓｂ）合金の鉛フリー半田からなる。
このような本実施の形態１４の構造の場合、パッケージ１０ｋの主面（ダイパッド７ａ３，７ａ５およびリード７ｂ（７ｂ１，７ｂ２）の一部が露出される面）上に接着材３４を介して放熱フィン３３を設けることができる。すなわち、半導体チップ５ａ２，５ｂ，５ｃで生じた熱をダイパッド７ａ３，７ａ５および放熱フィン３３を通じて外部に逃がすことができる。すなわち、本実施の形態１４では、パッケージ１０ｋの両面から放熱が可能となるだけでなく、パッケージ１０ｋの主面に放熱フィン３３を取り付けられるので、更なる放熱性の向上によりシステムのオン抵抗を低減できる上、入力コンデンサＣｉｎを半導体チップ５ａ２，５ｂの近くに接続できるので、システムのスイッチング損失も低減できる。
（実施の形態１５）
本実施の形態１５では、入力コンデンサを外付けしたパッケージにおいてダイパッドが露出する主面とは反対側の裏面がパッケージの実装面とされている構成について説明する。
図６５は本実施の形態１５のパッケージ１０ｍを配線基板３７に実装し、かつ、放熱フィン３３を取り付けた状態の断面図、図６６は図６５を配線基板３７の裏面側から見た要部平面図を示している。なお、図６６のＹ８−Ｙ８線の断面が図６５である。
本実施の形態１５のパッケージ１０ｍの構造は、前記図４６で示したのとほぼ同じである。異なるのは、例えば次の点である。
第１に、前記実施の形態１４と同様に、リード７ｂ（７ｂ１，７ｂ２）が、パッケージ１０ｍのダイパッド７ａ５が露出される主面から、その主面とは反対側のパッケージ１０ｍの裏面側に向かって折れ曲がっていることにより、リード７ｂと封止体６との接触面積を増やすことができ、リード７ｂと封止体６との接着力を向上させることができるので、リード７ｂが封止体６から抜け落ちてしまう不具合を抑制または防止できる。
第２に、リード７ｂ（７ｂ１，７ｂ２）は、パッケージ１０ｋの主面、裏面および側面から露出されており、パッケージ１０ｋのダイパッド７ａ５の露出面とは反対側の裏面がパッケージ１０ｋの実装面とされている点である。
本実施の形態１５の場合もパッケージ１０ｍは、そのリード７ｂ（７ｂ１，７ｂ２）が接合層４２を介して配線基板３７の配線３７ｂ，３７ｅと接続された状態で配線基板３７上に実装されている。また、本実施の形態１５の場合もパッケージ１０ｍの主面（ダイパッド７ａ３，７ａ５およびリード７ｂ（７ｂ１，７ｂ２）の一部が露出される面）上に接着材３４を介して放熱フィン３３を設けることができる。すなわち、半導体チップ５ａ２，５ｂ，５ｃで生じた熱をダイパッド７ａ３，７ａ５および放熱フィン３３を通じて外部に逃がすことができる。
また、本実施の形態１５の場合は、リード板３０ｇ，３０ｈが接合層４２を通じて配線基板３７の主面（被実装面）の導体パターン３７ｇと接合され、さらに複数のスルーホール内の導体部３７ｈを介して配線基板３７の裏面の導体パターン３７ｉと接続されている。すなわち、半導体チップ５ａ２，５ｂ，５ｃで生じた熱をリード板３０ｇ，３０ｈ、導体パターン３７ｇ，複数の導体部３７ｈおよび導体パターン３７ｉを通じて外部に逃がすことができるので、さらに放熱性を向上させることができる。
配線基板３７には、パッケージ１０ｍの実装面のリード板３０ｇ，３０ｈの一部が露出されるような開口部３７ｊが形成されており、その開口部３７ｊ内において入力コンデンサＣｉｎが装着されている。
このように、本実施の形態１５では、放熱フィン３３および導体パターン３７ｉからの放熱が可能なので、さらに放熱性を向上させることができ、システムのオン抵抗を低減できる上、入力コンデンサＣｉｎを半導体チップ５ａ２，５ｂの近くに接続できるので、システムのスイッチング損失も低減できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、パッケージ構造としてフラットパッケージ構造を例示したが、これに限定されるものではなく、例えばＢＧＡ（Ball Grid Array）パッケージ構造を採用しても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵやＤＳＰの駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の駆動用の電源回路にも適用できる。
本発明は、半導体装置の製造業に適用できる。
本発明の一実施の形態である半導体装置の一例の回路図である。 図１の半導体装置のタイミングチャート図である。 本発明者が検討したパッケージ内の平面図である。 図３のＹ１−Ｙ１線の断面図である。 本発明者が検討したパッケージ内の平面図である。 図５のＹ２−Ｙ２線の断面図である。 本発明者が検討した特許文献２のパッケージ内の平面図である。 本発明の一実施の形態である半導体装置の一例の回路図である。 本発明の一実施の形態である半導体装置のパッケージ内の平面図である。 図９のＹ３−Ｙ３線の断面図である。 図９のハイサイドスイッチ用の電界効果トランジスタが形成された半導体チップの拡大平面図である。 図１１の半導体チップの要部拡大平面図である。 図１２のＸ１−Ｘ１線の断面図である。 図１２のＹ４−Ｙ４線の断面図である。 図１２のＸ２−Ｘ２線の断面図である。 図９の半導体チップのローサイドスイッチ用の電界効果トランジスタの単位トランジスタセルの断面図である。 本発明の田の実施の形態である半導体装置のハイサイドスイッチ用の電界効果トランジスタの単位トランジスタセルの断面図である。 本発明の他の実施の形態である半導体装置のパッケージの主面側の全体平面図である。 図１８のパッケージの側面図である。 図１８のパッケージの裏面側の全体平面図である。 図１８のパッケージの内部を透かして見たときのパッケージの主面側の全体平面図である。 図２１のＹ５−Ｙ５線の断面図である。 図２１のＸ３−Ｘ３線の断面図である。 図１８のパッケージ内のローサイドスイッチ用の電界効果トランジスタが形成された半導体チップの全体平面図である。 本発明の他の実施の形態である半導体装置のパッケージの主面側の全体平面図である。 図２５のパッケージ内のハイサイド用のパワーＭＯＳ・ＦＥＴが形成された半導体チップの単位トランジスタセルの断面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見たときのパッケージの主面側の全体平面図である。 図２７のＹ６−Ｙ６線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージの上面の全体平面図である。 図２９のＹ６−Ｙ６線の断面図である。 図２９および図３０のパッケージの上面上に放熱フィンを接合した構成の一例の断面図である。 本発明の他の実施の形態である半導体装置のパッケージの上面の全体平面図である。 図３２のパッケージ内部を透かして見たときのパッケージの主面側の全体平面図である。 図３２および図３３のＹ７−Ｙ７線の断面図である。 入力コンデンサの一例の一部破断斜視図である。 本発明の他の実施の形態である半導体装置のパッケージにおいて前記図３２のＹ７−Ｙ７線に相当する箇所の断面図である。 本発明の他の実施の形態である半導体装置のパッケージの内部を透かして見たときのパッケージの主面側の全体平面図である。 図３７のＹ５−Ｙ５線の断面図である。 図３７のＸ３−Ｘ３線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージの上面の全体平面図である。 図４０のＹ５−Ｙ５線の断面図である。 図４０のＸ３−Ｘ３線の断面図である。 図４０〜図４２のパッケージの上面上に放熱フィンを接合した構成の一例の断面図である。 本発明の他の実施の形態である半導体装置のパッケージの上面の全体平面図である。 図４４のパッケージ内部を透かして見たときのパッケージの主面側の全体平面図である。 図４４および図４５のＹ５−Ｙ５線の断面図である。 入力コンデンサを内包する場合のパッケージの構成の一例であって前記図４４および図４５のＹ５−Ｙ５線に相当する箇所の断面図である。 本発明の実施の形態である半導体装置のパッケージ等の実装状態例の平面図である。 図４８のパッケージの側面図である。 本発明の実施の形態である半導体装置のパッケージを含む非絶縁型ＤＣ−ＤＣコンバータの回路システム構成例の説明図である。 本発明の実施の形態である半導体装置の組立工程のフロー図である。 本発明の実施の形態である半導体装置の組立工程中のリードフレームの単位領域の主面の平面図である。 図５２のリードフレームのダイパッドに半導体チップを搭載した後のリードフレームの主面の平面図である。 図５３のリードフレーム上の半導体チップ上にリード板を接続した後のリードフレームの主面の平面図である。 図５４のリードフレームの半導体チップにワイヤボンディング処理を施した後のリードフレームの主面の平面図である。 図５５のリードフレームの半導体チップ等を封止体で封止した後のリードフレームの主面の平面図である。 図５６のリードフレームから切断して得られたパッケージの主面の平面図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見たときのパッケージの主面側の全体平面図である。 図５８のＹ７−Ｙ７線の断面図である。 図５８の場合の半導体装置の回路図である。 本発明の他の実施の形態である半導体装置のパッケージ内部を透かして見たときのパッケージの主面側の全体平面図である。 図６１のＹ５−Ｙ５線の断面図である。 本発明の他の実施の形態である半導体装置のパッケージの断面図である。 図６３のパッケージを配線基板に実装し、かつ、放熱フィンを取り付けた状態の断面図である。 本発明の他の実施の形態である半導体装置のパッケージを配線基板に実装し、かつ、放熱フィンを取り付けた状態の断面図である。 図６５を配線基板の裏面側から見た要部平面図である。
符号の説明
１ 非絶縁型のＤＣ−ＤＣコンバータ
２ 制御回路
３ ドライバ回路
４ 負荷回路
５ａ 半導体チップ
５ａ２ 半導体チップ（第１半導体チップ）
５ｂ 半導体チップ（第２半導体チップ）
５ｃ 半導体チップ
６ 封止体
７ａ１，７ａ２ ダイパッド
７ａ３ ダイパッド（第２チップ搭載部）
７ａ４ ダイパッド（第１チップ搭載部）
７ａ５ ダイパッド（第１チップ搭載部）
７ｂ１〜７ｂ５ リード
７ｂｇ１、７ｂｇ２ リード
１０Ａ〜１０ｋ，１０ｍ パッケージ
１２ａ，１２ｂ ゲートフィンガ
１３ａ，１３ｂ，１３ｃ 開口部
１４ｎ ｎ型の半導体領域
１４ｐ ｐ型の半導体領域
１５ｐ ｐ＋型の半導体領域
１５ｎ ｎ＋型の半導体領域
１６ 溝
１７ ゲート絶縁膜
１８ＨＧ１，１８ＨＧ２ ゲート電極
１８Ｌ ゲート配線
１９ａ，１９ｂ，１９ｃ 絶縁層
２０ａ，２０ｂ，２０ｃ コンタクトホール
２１ 溝
２２ｎ ｎ＋型の半導体領域
２２ｐ ｐ＋型の半導体領域
２６ａ ｎ＋型の半導体領域
２６ｂ１ ｎ−型の半導体領域
２６ｂ２ ｎ＋型半導体領域
２７ａ ｐ＋型の半導体領域
２８ＳＬ ソース用の配線
２８ＤＬ ドレイン用の配線
２９ａ，２９ｂ スルーホール
３０ａ〜３０ｈ リード板
３１ 接合層
３２ 凹み
３３ 放熱フィン
３４ 接合層
３５ａ 電極
３５ｂ 内部電極
３５ｃ 誘電体
３６ 接合層
３７ 配線基板
３７ａ〜３７ｅ 配線
３７ｇ 導体パターン
３７ｈ 導体部
３７ｉ 導体パターン
３７ｊ 開口部
３８，３９ パッケージ
３８ａ リード
４０ａ，４０ｂ チップ部品
４２ 接合層
５０ 配線基板
ＱＨ１，ＱＨ２ パワーＭＯＳ・ＦＥＴ
ＱＬ１ パワーＭＯＳ・ＦＥＴ
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
Ｌ コイル
Ｌ１〜Ｌ６ 寄生インダクタンス
Ｄ ドレイン
Ｓ ソース
ＧＨ，ＧＬ ゲート端子
ＶＩＮ 入力電源
ＶＤＩＮ 入力電源
ＥＴ１，ＥＴ２ 端子
Ｌｘ 出力ノード
Ｄｐ１，Ｄｐ２ 寄生ダイオード
Ｗ，ＷＡ１，ＷＡ２ ボンディングワイヤ
ＷＢ ボンディングワイヤ
ＨＳＰ，ＨＧＰ，ＨＤＰ ボンディングパッド
ＬＳＰ．ＬＧＰ ボンディングパッド
ＰＲ 表面保護膜
ＮＷＬ１ ｎ型ウエル領域
ＰＷＬ１ ｐ型ウエル領域
ＦＬＤ フィールド絶縁膜
Ｄｓ ショットキーバリアダイオード

Claims (20)

  1. （ａ）第１主面およびその反対側の第２主面を持つ第１チップ搭載部と、
    （ｂ）前記第１チップ搭載部の周囲に配置され、かつ、第1の電源電位を供給する第１外部端子と、
    （ｃ）前記第１チップ搭載部の周囲に配置され、かつ、第1の電源電位よりも低い第２の電源電位を供給する第２外部端子と、
    （ｄ）前記第１チップ搭載部と一体的に形成された出力用の外部端子と、
    （ｅ）前記第１チップ搭載部の第１主面に搭載され、かつ、前記第1外部端子と前記出力用の外部端子との間にソース・ドレイン経路が直列接続された第１半導体チップと、
    （ｆ）前記第１チップ搭載部の第１主面に搭載され、かつ、前記出力用の外部端子と前記第２外部端子との間にソース・ドレイン経路が直列接続された第２半導体チップと、
    （ｇ）前記第１半導体チップの主面に形成された電極を前記第１外部端子に電気的に接続するワイヤと、
    （ｈ）前記第２半導体チップの主面に形成された電極を前記第２外部端子に電気的に接続するワイヤと、
    （ｉ）前記第１半導体チップ、前記第２半導体チップおよび前記ワイヤを封止する封止体とを有し、
    前記第１半導体チップには、ｐチャネル型の第１電界効果トランジスタが形成され、
    前記第２半導体チップには、ｎチャネル型の第２電界効果トランジスタが形成され、
    前記第１電界効果トランジスタは、
    第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面から前記第２面に向って形成された溝と、
    前記溝の内壁面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１面に形成され、かつ、前記ゲート電極の両端に形成されたソース用のｐ型の半導体領域と、
    前記ゲート電極の側面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用のｎ型の半導体領域により形成され、
    前記第２電界効果トランジスタは、
    第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面から前記第２面に向って形成された溝と、
    前記溝の内壁面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１面に形成され、かつ、前記ゲート電極の両端に形成されたソース用のｎ型の半導体領域と、
    前記ゲート電極の側面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用のｐ型の半導体領域と、
    前記第２面に形成されたドレイン用の半導体領域により形成され、
    前記第１半導体チップは前記第１チップ搭載部の中心よりも前記第１外部端子に寄せて配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記封止体内には、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの動作を制御する制御回路が収容されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記制御回路は、前記第１、第２半導体チップとは分離された別の第３半導体チップに形成されており、前記第３半導体チップは、前記第１チップ搭載部とは分離された別の第２チップ搭載部に搭載されていることを特徴とする半導体装置。
  4. （ａ）第１主面およびその反対側の第２主面を持つ第１チップ搭載部と、
    （ｂ）前記第１チップ搭載部の周囲に配置され、かつ、第1の電源電位を供給する第１外部端子と、
    （ｃ）前記第１チップ搭載部の周囲に配置され、かつ、第1の電源電位よりも低い第２の電源電位を供給する第２外部端子と、
    （ｄ）前記第１チップ搭載部と一体的に形成された出力用の外部端子と、
    （ｅ）前記第１チップ搭載部の第１主面に搭載され、かつ、前記第1外部端子と前記出力用の外部端子との間にソース・ドレイン経路が直列接続された第１半導体チップと、
    （ｆ）前記第１チップ搭載部の第１主面に搭載され、かつ、前記出力用の外部端子と前記第２外部端子との間にソース・ドレイン経路が直列接続された第２半導体チップと、
    （ｇ）前記第１半導体チップの主面に形成された電極を前記第１外部端子に電気的に接続する第１リード板と、
    （ｈ）前記第２半導体チップの主面に形成された電極を前記第２外部端子に電気的に接続する第２リード板と、
    （ｉ）前記第１半導体チップおよび前記第２半導体チップを封止する封止体とを有し、
    前記第１半導体チップには、ｐチャネル型の第１電界効果トランジスタが形成され、
    前記第２半導体チップには、ｎチャネル型の第２電界効果トランジスタが形成され、
    前記第１電界効果トランジスタは、
    第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面から前記第２面に向って形成された溝と、
    前記溝の内壁面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１面に形成され、かつ、前記ゲート電極の両端に形成されたソース用のｐ型の半導体領域と、
    前記ゲート電極の側面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用のｎ型の半導体領域により形成され、
    前記第２電界効果トランジスタは、
    第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面から前記第２面に向って形成された溝と、
    前記溝の内壁面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１面に形成され、かつ、前記ゲート電極の両端に形成されたソース用のｎ型の半導体領域と、
    前記ゲート電極の側面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用のｐ型の半導体領域と、
    前記第２面に形成されたドレイン用の半導体領域により形成され、
    前記第１半導体チップは前記第１チップ搭載部の中心よりも前記第１外部端子に寄せて配置されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、前記第１リード板には第１接合層を介してコンデンサの一方の電極が電気的に接続され、前記第２リード板には第２接合層を介して前記コンデンサの他方の電極が電気的に接続されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記コンデンサの電極と前記第１、第２リード板とを接合する第１、第２接合層の融点は、前記第１リード板と前記第１半導体チップの電極および前記第１外部端子とを接合する第３接合層および前記第２リード板と前記第２半導体チップの電極および前記第２外部端子とを接合する第４接合層の融点よりも低いことを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記第１、第２接合層は鉛−錫半田からなり、前記第３、第４接合層は金からなることを特徴とする半導体装置。
  8. 請求項５記載の半導体装置において、前記第１リード板および前記第２リード板は、一部が前記封止体から露出されており、前記コンデンサは、前記封止体の前記第１リード板および前記第２リード板の露出表面に搭載されていることを特徴とする半導体装置。
  9. 請求項５記載の半導体装置において、前記第１リード板および前記第２リード板は、全体が前記封止体に覆われており、前記コンデンサは、前記封止体内に内蔵されていることを特徴とする半導体装置。
  10. 請求項４記載の半導体装置において、前記第１リード板および前記第２リード板の前記
    封止体に接する面に凹みが形成されていることを特徴とする半導体装置。
  11. （ａ）第１主面およびその反対側の第２主面を持つ第１チップ搭載部と、
    （ｂ）前記第１チップ搭載部の周囲に配置され、かつ、第1の電源電位を供給する第１外部端子と、
    （ｃ）前記第１チップ搭載部の周囲に配置され、かつ、第1の電源電位よりも低い第２の電源電位を供給する第２外部端子と、
    （ｄ）前記第１チップ搭載部と一体的に形成された出力用の外部端子と、
    （ｅ）前記第１チップ搭載部の第１主面に搭載され、かつ、前記第1外部端子と前記出力用の外部端子との間にソース・ドレイン経路が直列接続された第１半導体チップと、
    （ｆ）前記第１チップ搭載部の第１主面に搭載され、かつ、前記出力用の外部端子と前記第２外部端子との間にソース・ドレイン経路が直列接続された第２半導体チップと、
    （ｇ）前記第１半導体チップの主面に形成された電極を前記第１外部端子に電気的に接続するワイヤと、
    （ｈ）前記第２半導体チップの主面に形成された電極を前記第２外部端子に電気的に接続するワイヤと、
    （ｉ）前記第１半導体チップ、前記第２半導体チップおよび前記ワイヤを封止する封止体とを有し、
    前記第１半導体チップには、ｎチャネル型の第１電界効果トランジスタが形成され、
    前記第２半導体チップには、ｎチャネル型の第２電界効果トランジスタが形成され、
    前記第１電界効果トランジスタは、
    第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１面に形成され、かつ、前記ゲート電極の両端に形成されたソース及びドレイン用のｎ型の半導体領域と、
    前記ゲート電極の下面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用のｐ型の半導体領域により形成され、
    前記第２電界効果トランジスタは、
    第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面から前記第２面に向って形成された溝と、
    前記溝の内壁面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１面に形成され、かつ、前記ゲート電極の両端に形成されたソース用のｎ型の半導体領域と、
    前記ゲート電極の側面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用のｐ型の半導体領域と、
    前記第２面に形成されたドレイン用の半導体領域により形成され、
    前記第１半導体チップは前記第１チップ搭載部の中心よりも前記第１外部端子に寄せて配置されていることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、前記封止体内には、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの動作を制御する制御回路が収容されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、前記制御回路は、前記第１、第２半導体チップとは分離された別の第３半導体チップに形成されており、前記第３半導体チップは、前記第１チップ搭載部とは分離された別の第２チップ搭載部に搭載されていることを特徴とする半導体装置。
  14. （ａ）第１主面およびその反対側の第２主面を持つ第１チップ搭載部と、
    （ｂ）前記第１チップ搭載部の周囲に配置され、かつ、第1の電源電位を供給する第１外部端子と、
    （ｃ）前記第１チップ搭載部の周囲に配置され、かつ、第1の電源電位よりも低い第２の電源電位を供給する第２外部端子と、
    （ｄ）前記第１チップ搭載部と一体的に形成された出力用の外部端子と、
    （ｅ）前記第１チップ搭載部の第１主面に搭載され、かつ、前記第1外部端子と前記出力用の外部端子との間にソース・ドレイン経路が直列接続された第１半導体チップと、
    （ｆ）前記第１チップ搭載部の第１主面に搭載され、かつ、前記出力用の外部端子と前記第２外部端子との間にソース・ドレイン経路が直列接続された第２半導体チップと、
    （ｇ）前記第１半導体チップの主面に形成された電極を前記第１外部端子に電気的に接続する第１リード板と、
    （ｈ）前記第２半導体チップの主面に形成された電極を前記第２外部端子に電気的に接続する第２リード板と、
    （ｉ）前記第１半導体チップおよび前記第２半導体チップを封止する封止体とを有し、
    前記第１半導体チップには、ｎチャネル型の第１電界効果トランジスタが形成され、
    前記第２半導体チップには、ｎチャネル型の第２電界効果トランジスタが形成され、
    前記第１電界効果トランジスタは、
    第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１面に形成され、かつ、前記ゲート電極の両端に形成されたソース及びドレイン用のｎ型の半導体領域と、
    前記ゲート電極の下面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用のｐ型の半導体領域により形成され、
    前記第２電界効果トランジスタは、
    第１面と第２面とを有する半導体基板と、
    前記半導体基板の前記第１面から前記第２面に向って形成された溝と、
    前記溝の内壁面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第１面に形成され、かつ、前記ゲート電極の両端に形成されたソース用のｎ型の半導体領域と、
    前記ゲート電極の側面に形成され、かつ、前記ソース及びドレイン用の半導体領域間に形成されたチャネル形成用のｐ型の半導体領域と、
    前記第２面に形成されたドレイン用の半導体領域により形成され、
    前記第１半導体チップは、前記第１チップ搭載部の中心よりも前記第１外部端子に寄せて配置されていることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、前記第１リード板には第１接合層を介してコンデンサの一方の電極が電気的に接続され、前記第２リード板には第２接合層を介して前記コンデンサの他方の電極が電気的に接続されていることを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、前記コンデンサの電極と前記第１、第２リード板とを接合する第１、第２接合層の融点は、前記第１リード板と前記第１半導体チップの電極および前記第１外部端子とを接合する第３接合層および前記第２リード板と前記第２半導体チップの電極および前記第２外部端子とを接合する第４接合層の融点よりも低いことを特徴とする半導体装置。
  17. 請求項１６記載の半導体装置において、前記第１、第２接合層は鉛−錫半田からなり、前記第３、第４接合層は金からなることを特徴とする半導体装置。
  18. 請求項１５記載の半導体装置において、前記第１リード板および前記第２リード板は、一部が前記封止体から露出されており、前記コンデンサは、前記封止体の前記第１リード板および前記第２リード板の露出表面に搭載されていることを特徴とする半導体装置。
  19. 請求項１５記載の半導体装置において、前記第１リード板および前記第２リード板は、全体が前記封止体に覆われており、前記コンデンサは、前記封止体内に内蔵されていることを特徴とする半導体装置。
  20. 請求項１４記載の半導体装置において、前記第１リード板および前記第２リード板において前記封止体と接する面に凹みが形成されていることを特徴とする半導体装置。
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