JP2002217416A - 半導体装置 - Google Patents

半導体装置

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Mitsuzo Sakamoto
光造 坂本
Nobuyoshi Matsuura
伸悌 松浦
Masafumi Koyano
雅史 小谷野
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    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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Abstract

(57)【要約】 【課題】 電源回路の電源効率を向上させる。 【解決手段】 ＤＣ−ＤＣコンバータを構成する複合パ
ワーＭＯＳ・ＦＥＴ ＰＭのハイ側のパワーＭＯＳ・Ｆ
ＥＴＱ１を横型のＭＯＳ・ＦＥＴで構成し、ロウ側のパ
ワーＭＯＳ・ＦＥＴＱ２を縦型のＭＯＳ・ＦＥＴで構成
した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置技術に
関し、特に、電源回路を有する半導体装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】例えばパーソナルコンピュータやサーバ
ー等に使用されているＣＰＵ（Central Processing Uni
t）を駆動する電源回路として用いられるＤＣ−ＤＣコ
ンバータ回路には、低電圧、大電流駆動で、かつ、小
型、低消費電力が求められている。この電源回路を小型
にするためには、電源回路に組み込まれるコイルを小型
にすることが必要とされるが、そのためにはＰＷＭ（Pu
lse Width Modulation）周波数を必然的に上げることが
要求される。また、低消費電力にするためには、電源回
路のスイッチング素子であるパワーＭＯＳ・ＦＥＴの寄
生容量およびオン抵抗を低減させる必要がある。この電
源回路の主要部は、スイッチング素子用のパワーＭＯＳ
・ＦＥＴと、整流用のパワーＭＯＳ・ＦＥＴとを有して
いる。現在、ＰＷＭ周波数は、２００ｋＨｚ〜５００ｋ
Ｈｚ程度であるため、スイッチング素子用および整流用
のいずれのパワーＭＯＳ・ＦＥＴも、低オン抵抗に有利
な縦型構造のパワーＭＯＳ・ＦＥＴが使用されている。
【０００３】なお、電源回路については、例えば１９９
９年、ＩＥＥＥ「０．３５μｍ、４３μΩｃｍ2、６ｍ
Ω Ｐｏｗｅｒ ＭＯＳ・ＦＥＴ ｔｏ Ｆｕｔｕｒｅ
Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ」（バージニア大
学）、Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ｄｅｃｅ
ｍｂｅｒ．６，１９９９「ＭＯＳ・ＦＥＴ ｓｅｌｅｃ
ｔｉｏｎ ｉｓ Ｋｅｙ ｔｏ ｓｕｃｃｅｓｓｆｕｌ
ＤＣ−ＤＣ ｃｏｎｖｅｒｓｉｏｎ」、「Ｄｅｖｉｃ
ｅ Ｒｅｑｕｉｒｍｅｎｔｓ ｆｏｒ Ｆｕｔｕｒｅ
ｃｐｕ Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒｓ」Ｉｎ
ｔｅｌＣｏｒｐｏｒａｔｉｏｎに記載がある。
【０００４】
【発明が解決しようとする課題】ところが、上記電源回
路技術においては、以下の課題があることを本発明者は
見出した。
【０００５】すなわち、縦型のパワーＭＯＳ・ＦＥＴで
は、ゲート電極とドレイン領域が薄いゲート絶縁膜を介
して平面的に重なっている構造上、ゲート−ドレイン間
の寄生容量を小さくすることが困難であり、ＰＷＭ周波
数がさらに高くなるにつれてパルス幅が小さくなるにも
関わらず、上記寄生容量によりパルスの立ち上がりが遅
くなり、スイッチング損失やドライブ損失が増大する問
題がある。すなわち、高い電源効率を実現するのに必要
な低寄生容量および低オン抵抗特性を実現することがで
きないという問題である。
【０００６】また、スイッチング用および整流用のパワ
ーＭＯＳ・ＦＥＴを両方とも縦型のパワーＭＯＳ・ＦＥ
Ｔとすると、パワーＭＯＳ・ＦＥＴのソース電極をボン
ディングワイヤで接続せざるを得ず、そのボンディング
ワイヤのインダクタンス成分の影響により、電源効率の
低下やノイズの増加が問題となる。
【０００７】本発明の目的は、電源回路の電源効率を向
上させることのできる技術を提供することにある。
【０００８】また、本発明の他の目的は、電源回路にお
けるインダクタンス成分を低減することのできる技術を
提供することにある。
【０００９】また、本発明の他の目的は、電源回路にお
けるノイズの発生を抑制または防止することのできる技
術を提供することにある。
【００１０】また、本発明の他の目的は、電源回路を有
する半導体装置のサイズを縮小することのできる技術を
提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】すなわち、本発明は、電源回路を構成する
ハイ側のスイッチを横型の電界効果トランジスタで構成
し、ロウ側のスイッチを縦型の電界効果トランジスタで
構成したものである。
【００１４】また、本発明は、前記横型の電界効果トラ
ンジスタのソースと、前記縦型の電界効果トランジスタ
のドレインとを共通の導体に接合し、互いに電気的に接
続したものである。
【００１５】また、本発明は、第１の電位を供給するた
めの第１の端子と、前記第１の端子にドレインが接続さ
れた第１電界効果トランジスタと、前記第１電界効果ト
ランジスタのソースにドレインが電気的に接続された第
２の電界効果トランジスタと、前記第１の電位よりも低
い電位を供給する端子であって、前記第２の電界効果ト
ランジスタのソースが電気的に接続された第２の端子と
を有し、前記第１電界効果トランジスタを横型の電界効
果トランジスタで構成し、前記第２の電界効果トランジ
スタを縦型の電界効果トランジスタで構成したものであ
る。
【００１６】また、本発明は、半導体チップの第１の面
に形成されたソース用の半導体領域と、前記第１の面に
形成されたドレイン用の半導体領域と、前記ソースおよ
びドレイン用の半導体領域の間において前記第１の面上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成されたゲート電極と、前記第１の面上において前記ゲ
ート電極を覆うように堆積された絶縁膜と、前記絶縁膜
上に設けられ、前記ゲート電極に電気的に接続されたゲ
ート用の外部端子と、前記絶縁膜上に設けられ、前記ド
レイン用の半導体領域に電気的に接続されたドレイン用
の外部端子と、前記第１の面に対向する第２の面に形成
されたソース用の外部端子と、前記第１の面のソース用
の半導体領域を前記ソース用の外部端子に電気的に接続
する接続手段とを有するものである。
【００１７】
【発明の実施の形態】以下の実施の形態においては便宜
上その必要があるときは、複数のセクションまたは実施
の形態に分割して説明するが、特に明示した場合を除
き、それらはお互いに無関係なものではなく、一方は他
方の一部または全部の変形例、詳細、補足説明等の関係
にある。
【００１８】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００１９】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００２０】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００２１】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
【００２２】また、本実施の形態ではＭＯＳ・ＦＥＴ
（Metal Oxide Semiconductor FieldEffect Transisto
r）を単にＭＯＳと略す。
【００２３】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
【００２４】（実施の形態１）まず、本実施の形態の電
源回路について図１〜図４により説明する。図１および
図２は、例えばパーソナルコンピュータやサーバー等に
使用されているＣＰＵ（Central Processing Unit）駆
動用のＶＲＭ（Voltage Regulator Module）を例示して
いる。ここでは、そのＶＲＭとして、例えば非絶縁型Ｄ
Ｃ−ＤＣコンバータ(DC-DC converter)を示している。
なお、図１は、ＶＲＭの回路図を示している。図１中の
ＧＮＤは、基準電位を示しており、ここでは、例えば零
（０）Ｖとされている。また、図２は、パッケージ実装
状態を示しており、（ａ）は平面図、（ｂ）は（ａ）の
側面図を示している。
【００２５】この非絶縁型ＤＣ−ＤＣコンバータは、パ
ルス幅変調（Pulsewidth modulation）回路ＰＷＭ、複
合パワーＭＯＳＰＭ（ｎチャネル型のパワーＭＯＳＱ
１，Ｑ２（第１、第２電界効果トランジスタ））、ツェ
ナーダイオードＤ１、鉄心入りのコイルＬ１、電解コン
デンサＣ１等のような素子を有している。これら各素子
は、配線基板ＣＢ上に実装され、配線基板ＣＢの配線Ｃ
Ｌを通じて電気的に接続されている。
【００２６】パルス幅変調回路ＰＷＭは、パワーＭＯＳ
Ｑ１，Ｑ２のゲート電極に所定のバイアス電圧を印加す
ることにより、そのパワーＭＯＳＱ１，Ｑ２のスイッチ
オンの幅をコントロールする装置である。なお、このパ
ルス幅変調回路ＰＷＭは、パワーＭＯＳＱ１，Ｑ２等と
は別にパッケージングされている（図２参照）。
【００２７】複合パワーＭＯＳＰＭにおけるハイ（ｈｉ
ｇｈ）側（高電位側：第１動作電圧）のパワーＭＯＳＱ
１は、非絶縁型ＤＣ−ＤＣコンバータのメインスイッチ
であって、非絶縁型ＤＣ−ＤＣコンバータの出力（ＣＰ
Ｕの入力）に電力を供給するコイルＬ１にエネルギーを
蓄えるためのスイッチの機能を有している。本実施の形
態においては、このパワーＭＯＳＱ１が、横型のＭＯＳ
で構成されている。これについては後ほど詳細に説明す
る。このパワーＭＯＳＱ１のドレインは、端子（第１電
源端子）ＴＥ１に接続されている。この端子ＴＥ１に印
加される入力電圧Ｖinは、例えば５〜１０Ｖまたは１２
Ｖ程度である。また、パワーＭＯＳＱ１のソースは、ロ
ウ（Ｌｏｗ）側（低電位側：第２動作電圧）のパワーＭ
ＯＳＱ２のドレインと接続されている。
【００２８】複合パワーＭＯＳＰＭにおけるロウ（Ｌｏ
ｗ）側のパワーＭＯＳＱ２は、非絶縁型ＤＣ−ＤＣの整
流用のＭＯＳであって、ＰＷＭ周波数に同期してＭＯＳ
の抵抗を低くして整流を行う機能を有している。本実施
の形態においては、このパワーＭＯＳＱ２が、縦型のＭ
ＯＳで構成されている。これについては後ほど詳細に説
明する。このパワーＭＯＳＱ２のソースは、基準電位
（第２電源端子）ＧＮＤに接続されている。これらパワ
ーＭＯＳＱ１，Ｑ２は、同一パッケージ内に収容されて
いる。
【００２９】また、このパワーＭＯＳＱ２のソース、ド
レイン間には、ショットキーダイオードＤ１が接続され
ており、パワーＭＯＳＱ２のオフにした際のデットタイ
ムの電圧降下を小さくし、続くパルス波形の立ち上がり
を速くすることが可能となっている。ここでは、ショッ
トキーダイオードＤ１を、パワーＭＯＳＱ２とは別にパ
ッケージングしているが、同一パッケージ内に収容して
も良い。
【００３０】このようなＤＣ−ＤＣコンバータでは、ハ
イ側のパワーＭＯＳＱ１がオンの時、電流Ｉ１が流れ、
ハイ側のパワーＭＯＳＱ１がオフの時、コイルＬ１の逆
起電圧により電流Ｉ２が流れる。電流Ｉ２が流れている
時、ロウ側のパワーＭＯＳＱ２のゲート−ソース間に正
の電圧を印加し、パワーＭＯＳＱ２をオンすることで、
電圧降下を少なくすることができる。このＤＣ−ＤＣコ
ンバータのタイミングチャートを図３（ａ），（ｂ）に
示す。Ｔonはハイ側のパワーＭＯＳＱ１のオン時のパル
ス幅、Ｔはパルス周期を示している。図３の（ｂ）は
（ａ）よりもＤＣ−ＤＣコンバータの出力電圧が相対的
に低くなった場合を示している。ここで、ＤＣ−ＤＣコ
ンバータの出力電圧Ｖoutは、次式で表される。Ｖout＝
（Ｔon／Ｔ）Ｖin、ここで、Ｔon／Ｔはハイ側のパワー
ＭＯＳＱ１におけるデューティファクタを示している。
【００３１】ところで、近年は、出力電圧Ｖout（すな
わち、ＣＰＵの入力電圧）の低下が進められている。一
方で、入力電圧Ｖinは変更されず一定である。このた
め、図３（ｂ）に示すように、出力電圧Ｖoutが低くな
ると、上式からも分かるように、ハイ側ではパワーＭＯ
ＳＱ１のオン時間が極めて短くなる。したがって、ハイ
側では、高速に動作することが必要である。
【００３２】また、ＤＣ−ＤＣコンバータの小型化のた
めには、コイルＬ１の小型化が要求されるが、コイルＬ
１を小さくすると出力波形にリップルが増えるので、そ
れを無くし出力波形を平滑化するにはＰＷＭ周波数を上
げることが要求されている。本発明者らの検討によれ
ば、ＰＷＭ周波数が１ＭＨｚ以上になった場合、ハイ側
のパワーＭＯＳＱ１を縦型のＭＯＳで構成すると、充分
な電源効率を確保することが不可能であることを見出し
た。これは、縦型のＭＯＳは、ゲート電極とドレイン領
域が薄いゲート絶縁膜を介して平面的に重なっている構
造上、寄生容量（ゲート−ドレイン間の寄生容量等）を
低減することが困難であることから、ＰＷＭ周波数がさ
らに高くなるにつれてパルス幅が小さくなるにも関わら
ず、上記寄生容量によりパルスの立ち上がりが遅くな
り、上記の高速動作を達成することができず、スイッチ
ング損失やドライブ損失が増えてしまう等の理由からで
ある。
【００３３】図４に、動作周波数ｆとパワーＭＯＳの損
失Ｐｄとの関係等を示す。動作周波数の増大するとスイ
ッチング損失およびドライブ損失が増大することが分か
る。スイッチング損失Ｐds＝（１／２）Ｖin・Ｉｄ・ｔ
f・ｆ（Ｗ）、ｔf＝ｒｇ・（Ｑgd／（ＶGS（on）−Ｖt
h））ｌｏｇ（ＶGS（on）／Ｖth）で表せる。Ｉｄは、
パワーＭＯＳＱ１のドレイン電流である。ｒｇは、パワ
ーＭＯＳの内部ゲート抵抗である。Ｑgdは、パワーＭＯ
ＳＱ１のゲート−ドレイン電荷量である。ＶGS（on）
は、パワーＭＯＳＱ１がオンの時のゲート−ソース間電
圧である。Ｖthは、パワーＭＯＳＱ１のしきい値電圧で
ある。また、ドライブ損失Ｐdrive＝ｆ・Ｑg・ＶGSで表
せる。Ｑgは、パワーＭＯＳＱ１のトータルゲート（規
定のゲートバイアス印加時の）電荷量である。
【００３４】このように、ハイ側のパワーＭＯＳＱ１を
縦型のＭＯＳで構成するには限界がある。そこで、本実
施の形態では、上記のようにハイ側のパワーＭＯＳＱ１
を横型のＭＯＳで構成した。これにより、パワーＭＯＳ
Ｑ１を縦型のＭＯＳで構成した場合の約１／１０に帰還
容量を低減できる。これにより、容量（ゲート−ドレイ
ン間容量等）を１／１０に低減できる。したがって、上
記スイッチング損失およびドライブ損失の式により、ス
イッチング損失およびドライブ損失を１／１０にでき
る。そして、１０倍の高周波化が可能となる。横型のＭ
ＯＳにおいて、容量（ゲート−ドレイン間容量等）を低
減できる理由は、横型のＭＯＳの場合、ゲート電極とド
レイン電極との間の距離を縦型のＭＯＳよりも長くでき
るからである。
【００３５】一方、上記のように、出力電圧Ｖoutが低
くなると、ロウ側では、図３（ｂ）に示すように、パワ
ーＭＯＳＱ２のオン時間が長くなる。すなわち、ロウ側
では、スイッチング損失等についてあまり気にしなくて
良いが、オン時間が長くなるので消費電力を下げる等の
観点から、低オン抵抗であることが必要である。そこ
で、本実施の形態では、ロウ側のパワーＭＯＳＱ２を、
横型のＭＯＳで構成せず、上記のように縦型のＭＯＳで
構成した。縦型のＭＯＳの場合、チャネル長を縮小する
ことができるので、相互コンダクタンスを増大させるこ
とができる。すなわち、相互コンダクタンスの逆数がオ
ン抵抗であることから低オン抵抗にできる。図４に示す
ように、オン抵抗損失は、動作周波数に関係なくほぼ一
定である。オン抵抗損失は、Ｉｄ2・Ｒonで表すことが
できるので、オン抵抗Ｒonを下げることで、オン抵抗損
失を低減できる。
【００３６】ところで、ハイ側のパワーＭＯＳＱ１を縦
型とした場合は、ハイ側のパワーＭＯＳＱ１と、ロウ側
のパワーＭＯＳＱ２とを実装する基板（フレーム）を共
通化できず、そのパワーＭＯＳＱ１のソースと基板とを
ボンディングワイヤ（以下、単にワイヤという）を通じ
て接続せねばならない。その結果、そのワイヤのインダ
クタンス（ソースインダクタンス）によって駆動電圧に
悪影響が生じ、図４に示す見かけ上のオン抵抗ＲonLsや
オン抵抗損失ＰｄLsの増大を招き、電源効率の低下およ
びノイズの増大等の問題が生じる。縦型のＭＯＳでパワ
ーＭＯＳＱ１を構成した場合、ＶGS＝ＶGS（drive）−
ＶLsと表すことができ、ＶLs＝２πｆ・Ｌｓ・Ｉｄと表
すことができる。Ｌｓは上記ワイヤのインダクタンスで
ある。ここで、例えばＴon＝１００ｎｓ、Ｌｓ＝５ｎ
Ｈ、Ｉｄ＝１０Ａとすると、上記ＶLs＝３Ｖとなる。な
お、通常、ワイヤのインダクタンスＬｓは、例えば２〜
１０ｎＨ程度である。また、通常のハイ側のパワーＭＯ
Ｓのドレイン電流Ｉｄは、例えば１０〜２０Ａ程度であ
る。
【００３７】これに対して、本実施の形態においては、
上記のように、ハイ側のパワーＭＯＳＱ１を横型とし、
ロウ側のパワーＭＯＳＱ２を縦型としたことにより、こ
れらを実装する基板（フレーム、導体）を共通化するこ
とができる。すなわち、ハイ側のパワーＭＯＳＱ１と、
ロウ側のパワーＭＯＳＱ２とをフレーム１を通じて直列
に接続した構造とすることができる。このため、上記ソ
ースと基板とを繋ぐワイヤを無くせるので、ハイ側のソ
ースインダクタンスを削減できる。これにより、そのソ
ースインダクタンスに起因するハイ側のパワーＭＯＳＱ
１の駆動電圧への悪影響を防止でき、見かけ上のオン抵
抗の増大を防止できる。また、ノイズを低減または防止
でき、高周波動作にも対応できる。さらに、実装密度の
向上も図ることができる。なお、この基板（フレーム）
を共通化したパッケージ構造については後述する。
【００３８】以上のことから、本実施の形態によれば、
ＤＣ−ＤＣコンバータ（電源回路）の高周波動作におい
て、スイッチング損失、オン抵抗損失およびドライブ損
失を低減でき、ＤＣ−ＤＣコンバータの小型化および高
効率化の両立が可能となっている。
【００３９】次に、上記複合パワーＭＯＳＰＭのパッケ
ージ構造を図５および図６により説明する。図５は複合
パワーＭＯＳＰＭの平面図、図６（ａ）および（ｂ）
は、それぞれ図５のＡ１−Ａ１線およびＡ２−Ａ２線の
断面図を示している。
【００４０】フレーム（基板）１は、例えば銅等のよう
な金属の表面にニッケルまたは金メッキ処理が施された
平面四角形上の薄板からなり、その同一主面上には、２
個の半導体チップ（以下、単にチップという）２Ａ，２
Ｂがその主面を上に向け、かつ、その裏面を銀入りペー
スト剤等のような接着剤３を介して接合させた状態で並
んで搭載されている。
【００４１】図５の右側のチップ（第１の半導体チッ
プ）２Ａには、上記横型のＭＯＳで構成されたパワーＭ
ＯＳＱ１が形成されている。チップ２Ａの主面（第１の
面、第１主面）には、ゲート引出電極（ゲート用の外部
端子）４ＧＡと、それよりも相対的に大面積のドレイン
引出電極（ドレイン用の外部端子）４ＤＡとがパターニ
ングされている。ゲート引出電極４ＧＡおよびドレイン
引出電極４ＤＡは、例えばアルミニウムまたはアルミニ
ウム合金等からなり、ワイヤ５ａを通じて、リード１Ｌ
と電気的に接続されている。ワイヤ５ａは、例えば金ま
たはアルミニウム等かならなる。ワイヤ５ａを用いた場
合、ゲート引出電極４ＧＡおよびドレイン引出電極４Ｄ
Ａと、リード１Ｌとの相対的な位置が多少ずれても、そ
れを補って双方を接続することができるので、組立易
い。リード１Ｌは、上記フレーム１と同一材料からな
る。一方、チップ２Ａの裏面（第２の面、第２主面）
は、そのパワーＭＯＳＱ１のソースとなっており、接着
剤３を通じてフレーム１と電気的に接続されている。
【００４２】図５の左側のチップ（第２の半導体チッ
プ）２Ｂには、上記縦型のＭＯＳで構成されたパワーＭ
ＯＳＱ２が形成されている。チップ２Ｂの主面には、ゲ
ート引出電極４ＧＢと、それよりも相対的に大面積のソ
ース引出電極４ＳＢとがパターニングされている。ゲー
ト引出電極４ＧＢおよびソース引出電極４ＳＢは、例え
ばアルミニウムまたはアルミニウム合金等からなり、ワ
イヤ５ｂを通じて、リード１Ｌと電気的に接続されてい
る。ワイヤ５ｂは、例えば上記ワイヤ５ａと同一材料か
らなり、この場合も、ゲート引出電極４ＧＢおよびソー
ス引出電極４ＳＢと、リード１Ｌとの相対的な位置が多
少ずれても、それを補って双方を接続することができる
ので、組立易い。一方、チップ２Ｂの裏面は、そのパワ
ーＭＯＳＱ２のドレインとなっており、接着剤３を通じ
てフレーム１と電気的に接続されている。すなわち、チ
ップ２Ａのソースと、チップ２Ｂのドレインとはフレー
ム１を通じて互いに電気的に接続されている。したがっ
て、上記のようにパワーＭＯＳＱ１のソースとフレーム
１とを電気的に接続するワイヤを無くせるので、電源効
率の向上、ノイズの低減または防止、さらには実装密度
の向上を図ることができる。
【００４３】このように本実施の形態においては、設計
上の容量（特にゲート−ドレイン間容量）が異なるチッ
プ２ａ，２Ｂが、フレーム１を共通の基板としてそのフ
レーム１上に並んで搭載されている。このような２つの
チップ２Ａ，２Ｂ、ワイヤ５ａ，５ｂ、フレーム１およ
びリード１Ｌは、封止樹脂６によって封止されている。
フレーム１の端部および裏面（チップ２Ａ，２Ｂの搭載
面に対向する面）は封止樹脂６から露出されている。こ
れにより、チップ２ａ，２Ｂの動作時に発生した熱をフ
レーム１を通じて封止樹脂６の外部に放散させ易い構造
となっている。特に、このパッケージ構造ではフレーム
１の面積を大きくとれるので放熱性を向上させることが
可能となっている。また、リード１Ｌの端部は、封止樹
脂６から露出されてアウターリードを形成している。そ
のアウターリードは、図２に示した配線基板ＣＢのラン
ド等を通じて配線ＣＬと電気的に接続される。
【００４４】このような複合パワーＭＯＳＰＭを製造す
るには、フレーム１の同一主面上に、上記チップ２Ａ，
２Ｂを接着剤３を介して並べて搭載した後、各チップ２
Ａ，２Ｂの電極とフレーム１のリード１Ｌとをワイヤ５
ａ，５ｂで接続し、さらに、チップ２ａ，２ｂ、ワイヤ
５ａ，５ｂ、フレーム１およびリード１Ｌを封止樹脂６
によって封止し、最後に個々のパッケージに分離してリ
ード１Ｌのアウターリードを成形することにより製造す
れば良い。
【００４５】次に、図５および図６で説明した複合パワ
ーＭＯＳＰＭを構成する各チップ２Ａの構造を図７およ
び図８により詳細に説明する。図７および図８は、上記
ハイ側のパワーＭＯＳＱ１の構造を示している。図７
は、チップ２Ａの平面図、図８は図７のＡ３−Ａ３線の
断面図を示している。
【００４６】チップ２Ａを構成する半導体基板２Ｓ１
は、例えばｐ+型のシリコン単結晶からなる。半導体基
板２Ｓ１の裏面には、例えばアルミニウム等からなる導
体膜７Ａが蒸着法またはスパッタリング法等によって堆
積されている。この導体膜７Ａは、パワーＭＯＳＱ１の
ソース電極（ソース用の外部端子）を形成している。す
なわち、ソース電位はチップ２Ａの裏面から供給される
構造となっている。一方、半導体基板２Ｓ１の主面上に
は、例えばｐ型のシリコン単結晶からなるエピタキシャ
ル層２ＥＰ１が形成されている。このエピタキシャル層
２ＥＰ１には、ｐウエルＰＷＬが形成されている。半導
体基板２Ｓ１、エピタキシャル層２ＥＰ１、ｐウエルＰ
ＷＬには、例えばホウ素（Ｂ）が導入されている。この
チップ２Ａの主面側おいてエピタキシャル層２ＥＰ１
（ｐウエルＰＷＬを含む）には、上記横型のパワーＭＯ
ＳＱ１が複数形成されており、全体で１つのパワーＭＯ
ＳＱ１を構成している。図８は、複数のパワーＭＯＳＱ
１のうちの１つのパワーＭＯＳＱ１を示している。
【００４７】各パワーＭＯＳＱ１は、ソース用のｎ型の
半導体領域８、ドレイン用のｎ-型の半導体領域９ａお
よびｎ型の半導体領域９ｂ、ゲート絶縁膜１０Ａおよび
ゲート電極１１Ａを有している。ソース用のｎ型の半導
体領域８は、例えばリン（Ｐ）またはヒ素（Ａｓ）がｐ
ウエルＰＷＬに導入されて形成されている。このｎ型の
半導体領域８は、エピタキシャル層２ＥＰ１の主面上に
形成された導体膜１２と電気的に接続されている。導体
膜１２は、例えば低抵抗ポリシリコンからなる。導体膜
１２を、例えばアルミニウムまたはアルミニウム合金等
のような金属膜で構成することにより、さらに低抵抗に
することもできる。この導体膜１２は、エピタキシャル
層２ＥＰ１および半導体基板２Ｓ１に形成されたｐ型の
半導体領域１３と電気的に接続されている。このｐ型の
半導体領域１３は、例えばホウ素のような不純物が、エ
ピタキシャル層２ＥＰ１の主面から半導体基板２Ｓ１に
分布してなる。すなわち、パワーＭＯＳＱ１におけるソ
ース用のｎ型の半導体領域８は、チップ２Ａの主面側の
導体膜１２、ｐ型の半導体領域１３および半導体基板２
Ｓ１を通じて、チップ２Ａ裏面のソース電極用の導体膜
７Ａと電気的に接続されている。このｐ型の半導体領域
１３に代えて、エピタキシャル層２ＥＰ１に半導体基板
２Ｓ１に達する溝を掘り、その溝内に、低抵抗ポリシリ
コンを埋め込んだり、あるいはアルミニウム等のような
金属膜を被着したりしても良い。
【００４８】一方、上記パワーＭＯＳＱ１のドレイン用
のｎ-型の半導体領域９ａは、ｐウエルＰＷＬおよびエ
ピタキシャル層２ＥＰ１を跨ぐように形成されている。
また、ｎ-型の半導体領域９ｂは、エピタキシャル層２
ＥＰ１に形成されている。ｎ-型の半導体領域９ａおよ
びｎ型の半導体領域９ｂは、例えばリン（Ｐ）またはヒ
素（Ａｓ）が導入されてなり、互いに電気的に接続され
ている。このｎ型の半導体領域９ｂは、層間絶縁膜１４
ａに穿孔されたコンタクトホールＣＮＴを通じて上記ド
レイン引出電極４ＤＡと電気的に接続されている。層間
絶縁膜１４ａは、例えばＰＳＧ（Phospho Silicate Gla
ss）からなり、上記ゲート電極１１Ａおよび導体膜１２
を覆うように形成されている。ゲート電極１１Ａおよび
導体膜１２とドレイン引出電極４ＤＡとは、この層間絶
縁膜１４ａによって絶縁されている。このように、本実
施の形態における横型のパワーＭＯＳＱ１では、チップ
２Ａの主面（層間絶縁膜１４ａ）上にゲート引出電極４
ＧＡおよびドレイン引出電極４ＤＡのみが配置される構
造となっている。すなわち、ゲート電位およびドレイン
電位はチップ２Ａの主面側から供給される構造となって
いる。
【００４９】ゲート電極１１Ａは、例えば低抵抗ポリシ
リコンからなり、上記したゲート引出電極４ＧＡと電気
的に接続されている。ここでは、ゲート電極１１ａをパ
ターニングする際に、上記導体膜１２も同時にパターニ
ングされている。ゲート電極１１Ａ下のゲート絶縁膜１
０Ａは、例えば酸化シリコン膜からなる。このようなパ
ワーＭＯＳＱ１では、チャネル形成用の半導体領域（第
２導電型のチャネル形成用の半導体領域）がゲート電極
１１Ａ下において、上記ｎ型の半導体領域８と、ｎ-型
の半導体領域９ａとの間に形成される。すなわち、この
パワーＭＯＳＱ１は横型なので、上記チャネルにおいて
ドレイン電流は、エピタキシャル層２ＥＰ１の主面に沿
うように流れる。また、このようなチップ２Ａの構造で
は、ドレイン電流が、チップ２Ａの主面側のドレイン引
出電極４ＤＡから、ｎ型の半導体領域９ｂ、ｎ-型の半
導体領域９ａ、チャネル（チャネル形成用の半導体領域
の導電型が反転された状態）、ｎ型の半導体領域８、導
体膜１２、ｐ型の半導体領域１３および半導体基板２Ｓ
１を通じて、チップ２Ａの裏面側のソース電極用の導体
膜７Ａに流れる。そして、さらに、フレーム１を通じ
て、チップ２ＢのパワーＭＯＳＱ２のドレイン電極に流
れるようになっている。なお、チップ２Ａの最上層に
は、表面保護用の絶縁膜が形成されており、これによ
り、ゲート引出電極４ＧＡおよびドレイン引出電極４Ｄ
Ａの大半が覆われている。ゲート引出電極４ＧＡおよび
ドレイン引出電極４ＤＡの一部は、表面保護用の絶縁膜
から露出されており、その露出領域に上記ワイヤ５ａが
接続されている。
【００５０】このような横型のパワーＭＯＳＱ１では、
ソース、ドレイン間の耐圧を確保する関係上、それらの
間をある程度離して形成する必要があり微細化は難しい
が、反対に、ゲート電極１１Ａとドレインとの距離を縦
型のＭＯＳの場合よりも大きくとれるので、ゲート−ド
レイン間の寄生容量を小さくすることができる。
【００５１】次に、図５および図６で説明した複合パワ
ーＭＯＳＰＭを構成する各チップ２Ｂの構造を図９〜図
１１により詳細に説明する。図９〜図１１は、上記ロウ
側のパワーＭＯＳＱ２の構造を示している。図９は、チ
ップ２Ｂの平面図、図１０は図９のＡ４−Ａ４線の断面
図、さらに、図１１は図１０の領域Ｂの拡大断面図を示
している。
【００５２】チップ２Ｂを構成する半導体基板２Ｓ２
は、例えばｎ++型のシリコン単結晶からなる。半導体基
板２Ｓ２の裏面には、例えばアルミニウム等からなる導
体膜７Ｂが蒸着法またはスパッタリング法等によって堆
積されている。この導体膜７Ｂは、パワーＭＯＳＱ２の
ドレイン電極（ドレイン用の外部端子）を形成してい
る。一方、半導体基板２Ｓ２の主面上には、例えばｎ型
のシリコン単結晶からなるエピタキシャル層２ＥＰ２が
形成されている。このエピタキシャル層２ＥＰ２には、
エピタキシャル層２ＥＰ２自体で構成されるｎ型の半導
体領域１５、その上に形成されたｐ型の半導体領域１６
およびその上に形成されたｎ+型の半導体領域１７が設
けられている。ｎ型の半導体領域１５およびｎ+型の半
導体領域１７には、例えばリンまたはヒ素が導入されて
いる。ｐ型の半導体領域１６には、例えばホウ素が導入
されている。
【００５３】このチップ２Ｂには、上記縦型のパワーＭ
ＯＳＱ２が複数形成されており、全体で１つのパワーＭ
ＯＳＱ２を構成している。図１１は、複数のパワーＭＯ
ＳＱ２のうちの１つのパワーＭＯＳＱ２を示している。
ここでは、例えばトレンチゲート構造の縦型のパワーＭ
ＯＳＱ２を例示している。すなわち、エピタキシャル層
２ＥＰ２の厚さ方向に掘られた溝１８内には、その内壁
面に形成されたゲート絶縁膜１０Ｂを介して、パワーＭ
ＯＳＱ２のゲート電極１１Ｂが埋め込まれている。この
ように埋め込みゲート構造を採用したことにより、各パ
ワーＭＯＳＱ２の微細化が可能となり、チップ２Ｂに形
成されるパワーＭＯＳＱ２の集積度を向上させることが
可能となっている。ゲート絶縁膜１０Ｂは、例えば酸化
シリコンからなる。ゲート電極１１Ｂは、例えば低抵抗
ポリシリコンからなり、図１０に示す導体膜１９を通じ
てチップ２Ｂの主面のゲート引出電極４ＧＢと電気的に
接続されている。導体膜１９は、例えば低抵抗ポリシリ
コンからなる。ゲート電極１１Ｂ上には、キャップ用絶
縁膜２０が堆積されており、ゲート電極１１Ｂとソース
引出電極４ＳＢとの絶縁が図られている。エピタキシャ
ル層２ＥＰ２の主面上には、例えばＰＳＧからなる層間
絶縁膜１４ｂが堆積されている。上記導体膜１９は、層
間絶縁膜１４ｂによって覆われ、ソース引出電極４ＳＢ
との絶縁が図られている。
【００５４】上記ｎ+型の半導体領域１７は、パワーＭ
ＯＳＱ２のソースを形成する領域であり、チップ２Ｂの
主面側の上記ソース引出電極４ＳＢと電気的に接続され
ている。また、上記ｎ型の半導体領域１５および半導体
基板２Ｓ２は、パワーＭＯＳＱ２のドレインを形成する
領域となっている。このようなパワーＭＯＳＱ２では、
チャネル形成用の半導体領域（第２導電型のチャネル形
成用の半導体領域）が、上記ｎ型の半導体領域１５とｎ
+型の半導体領域１７との間のｐ型の半導体領域１６に
おいて、ゲート電極１１Ｂの側面に対向する部分に形成
される。すなわち、このパワーＭＯＳＱ２は縦型なの
で、上記チャネル（チャネル形成用の半導体領域の導電
型が反転された状態）においてドレイン電流は、エピタ
キシャル層２ＥＰ２（ｐ型の半導体領域１６）の厚さ方
向に沿って（溝１８の深さ方向に沿って）流れる。すな
わち、フレーム１を通じてドレイン電極用の導体膜７Ｂ
に流れてきたドレイン電流は、半導体基板２Ｓ２、ｎ型
の半導体領域１５、ｐ型の半導体領域１６（チャネル）
およびｎ+型の半導体領域１７を通じてソース引出電極
４ＳＢに流れるようになっている。なお、図１０中にお
いてエピタキシャル層２ＥＰ２の主面に形成された絶縁
膜２１は、素子分離用のフィールド絶縁膜を示してい
る。また、チップ２Ｂの最上層に形成された絶縁膜２２
は、表面保護膜を示している。絶縁膜２２は、例えばポ
リイミド樹脂等からなり、これにより、ゲート引出電極
４ＧＢおよびソース引出電極４ＳＢの大半が覆われてい
る。ゲート引出電極４ＧＢおよびソース引出電極４ＳＢ
の一部は絶縁膜２２から露出されており、その露出領域
に上記ワイヤ５ｂが接続されている。
【００５５】このような縦型のパワーＭＯＳＱ２では、
微細化し易いことからゲート−ドレイン間の容量が大き
くなるが、反対に、チャネル長を小さくすることがで
き、相互コンダクタンスを増大できるので、オン抵抗を
小さくすることができる。
【００５６】このような本実施の形態によれば、以下の
効果を得ることができる。 (1)．ＶＲＭの高周波動作が可能となる。 (2)．ＶＲＭにおけるインダクタンス成分を低減するこ
とができるので、ＶＲＭの高周波動作への悪影響やノイ
ズを低減または防止でき、信頼性の高いＶＲＭを提供す
ることが可能となる。 (3)．ＶＲＭの電源効率を向上させることが可能とな
る。 (4)．ＰＷＭ周波数を向上できるので、コイルＬ１を縮
小することができる。このため、ＶＲＭのサイズを縮小
することが可能となる。 (5)．ＣＰＵの低動作電圧に対応可能なＶＲＭを提供す
ることが可能となる。
【００５７】（実施の形態２）本実施の形態２において
は、前記複合パワーＭＯＳにおいて、各チップの電極
と、リードとをバンプ電極を通じて接続する構造とし
た。それ以外は、前記実施の形態１と同じである。
【００５８】図１２（ａ）は、その複合パワーＭＯＳＰ
Ｍの平面図、（ｂ）は（ａ）からリードおよび封止樹脂
を取り除いた平面図を示している。また、図１３（ａ）
〜（ｃ）は、図１２（ａ）のＡ５−Ａ５線、Ａ６−Ａ６
線およびＡ７−Ａ７線の断面図を示している。リード１
Ｌのチップ側の端部は、チップ２Ａ，２Ｂのゲート引出
電極４ＧＡ，４ＧＢ、ドレイン引出電極４ＤＡおよびソ
ース引出電極４ＳＡに平面的に重なる位置まで延びて配
置され、例えば金（Ａｕ）等からなるバンプ電極２３を
通じてゲート引出電極４ＧＡ，４ＧＢ、ドレイン引出電
極４ＤＡおよびソース引出電極４ＳＡと接合され電気的
に接続されている。
【００５９】このような本実施の形態２によれば、前記
実施の形態１で得られた効果の他に以下の効果を得るこ
とができる。すなわち、リード１Ｌと、ゲート引出電極
４ＧＡ，４ＧＢ、ドレイン引出電極４ＤＡおよびソース
引出電極４ＳＡとをバンプ電極２３で接続することによ
り、インダクタンスを低減できる。このため、電源効率
を向上させることができる。また、ノイズを抑制または
防止することができる。また、ワイヤループを無くせる
ので、封止樹脂の薄型化を推進できる。
【００６０】（実施の形態３）前記実施の形態１，２の
複合パワーＭＯＳ構造では、２個のチップをフレームの
同一主面上に並べて配置した場合について説明した。本
実施の形態３では、この２個のチップをフレームの主面
と裏面とに搭載する場合について説明する。それ以外の
構造は、前記実施の形態１と同じである。
【００６１】図１４（ａ）は、その複合パワーＭＯＳＰ
Ｍの一面側の平面図、（ｂ）は（ａ）の裏面側の平面図
を示している。また、図１５（ａ）〜（ｃ）は、図１４
（ａ）のＡ８−Ａ８線、Ａ９−Ａ９線およびＡ１０−Ａ
２０線の断面図を示している。
【００６２】フレーム１の一面側には、チップ２Ｂが接
着剤３を介して接合され電気的に接続されている。ま
た、フレーム１の裏面側には、チップ２Ａが接着剤３を
介して接合され電気的に接続されている。チップ２Ａ，
２Ｂのゲート引出電極４ＧＡ，４ＧＢ、ドレイン引出電
極４ＤＡおよびソース引出電極４ＳＢは、それぞれワイ
ヤ５ａ，５ｂを介してリード１Ｌと電気的に接続されて
いる。
【００６３】チップ２Ａ，２Ｂ、ワイヤ５ａ，５ｂ、リ
ード１Ｌおよびフレーム１は、封止樹脂６によって封止
されている。リード１Ｌの端部は、封止樹脂６から露出
されガルウィング状に成型されて配線基板ＣＢのランド
を通じて配線と電気的に接続されている。また、フレー
ム１の両端は封止樹脂６から露出され、ガルウィング状
に成型されて配線基板ＣＢのランドと接合されるように
なっている。これは放熱経路を形成するためである。す
なわち、チップ２Ａ，２Ｂの動作時に発生した熱はフレ
ーム１を通じて配線基板ＣＢに流れ放散される構造とな
っている。
【００６４】このような本実施の形態３によれば、前記
実施の形態１で得られた効果の他に、以下の効果を得る
ことが可能となる。すなわち、フレーム１の一面および
その裏面にチップ２Ａ，２Ｂを搭載することにより、複
合パワーＭＯＳＰＭの実装面積を小さくすることができ
る。したがって、ＶＲＭの小型化を推進することが可能
となる。
【００６５】（実施の形態４）本実施の形態４は、前記
実施の形態３の変形例であって、前記複合パワーＭＯＳ
の各チップの電極と、リードとをバンプ電極を通じて接
続する構造とした場合について説明するものである。そ
れ以外は、前記実施の形態３と同じである。
【００６６】図１６（ａ）は、その複合パワーＭＯＳＰ
Ｍの平面図、（ｂ）は（ａ）の裏面側の平面図を示して
いる。また、図１７（ａ）〜（ｃ）は、図１６（ａ）の
Ａ１１−Ａ１１線、Ａ１２−Ａ１２線およびＡ１３−Ａ
１３線の断面図を示している。リード１Ｌのチップ側の
端部は、チップ２Ａ，２Ｂのゲート引出電極４ＧＡ，４
ＧＢ、ドレイン引出電極４ＤＡおよびソース引出電極４
ＳＡに平面的に重なる位置まで延びて配置され、前記バ
ンプ電極２３を通じてゲート引出電極４ＧＡ，４ＧＢ、
ドレイン引出電極４ＤＡおよびソース引出電極４ＳＡと
接合され電気的に接続されている。
【００６７】このような本実施の形態４によれば、前記
実施の形態２および実施の形態３で得られた効果を得る
ことができる。
【００６８】（実施の形態５）本実施の形態５において
は、前記ハイ側における横型のパワーＭＯＳの変形例を
説明する。ここでは、一般的な横型のパワーＭＯＳを用
いた場合について説明する。
【００６９】図１８は、そのパワーＭＯＳＱ１を有する
チップ２Ａの主面側の平面図、図１９は、図１８の要部
断面図を示している。素子構造は、前記実施の形態１と
ほぼ同じである。異なるのは、チップ２Ａの主面側に、
ゲート引出電極４ＧＡおよびドレイン引出電極４ＤＡの
他に、ソース引出電極４ＳＡが配置されていることであ
る。このソース引出電極４ＳＡは、例えばアルミニウム
またはアルミニウム合金からなり、層間絶縁膜１４ａに
穿孔されたコンタクトホールＣＮＴを通じてｎ型の半導
体領域８およびｐ型の半導体領域１３と電気的に接続さ
れ、双方の半導体領域８，１３を電気的に接続してい
る。チップ２Ａの裏面（フレーム１に対向し接続される
面）は、前記実施の形態１と同様にパワーＭＯＳＱ１の
ソースとなっている。
【００７０】このチップ２Ａをフレーム１に搭載する場
合は、チップ２Ａの主面のソース引出電極４ＳＡとフレ
ーム１とをワイヤで電気的に接続する。しかし、ここで
は、上記のようにチップ２Ａの裏面もソースとなってお
り、その裏面とフレーム１とを電気的に接続する。すな
わち、本実施の形態５でもパワーＭＯＳＱ１，Ｑ２は、
フレーム１を通じて直列に接続される。これにより、そ
のワイヤによるインダクタンスの影響を小さくすること
ができる。
【００７１】このような本実施の形態５によれば、チッ
プ２Ａのゲート引出電極４ＧＡとフレーム１とを接続す
るワイヤを無くせないので、そのワイヤによるインダク
タンスの影響が若干あること、ワイヤの分の面積を要す
ること等はあるものの、それ以外は、前記実施の形態１
と同様の効果を得ることができる。
【００７２】（実施の形態６）本実施の形態６において
は、前記ロウ側における縦型のパワーＭＯＳの変形例を
説明する。
【００７３】図１９は、縦型のパワーＭＯＳＱ２の要部
断面図を示している。半導体基板２Ｓ３は、例えばｎ+
型のシリコン単結晶からなり、縦型のパワーＭＯＳＱ２
のドレイン領域を形成している。半導体基板２Ｓ３の裏
面には、導体膜７Ｂが堆積されている。この導体膜７Ｂ
は、パワーＭＯＳＱ２のドレイン電極となっている。一
方、半導体基板２Ｓ３の上層には、例えばｎ-型のシリ
コン単結晶からなるエピタキシャル層２ＥＰ３が形成さ
れている。このエピタキシャル層２ＥＰ３には、エピタ
キシャル層２ＥＰ３自体で構成されるｎ-型の半導体領
域２５が形成されている。このｎ-型の半導体領域２５
には、互いに離間するようにｐ型の半導体領域２６が形
成されている。そして、各ｐ型の半導体領域２６内に
は、ｎ+型の半導体領域２７が形成されている。すなわ
ち、ｐ型の半導体領域２６は、エピタキシャル層２ＥＰ
３の主面においてｎ-型の半導体領域２５とｎ+型の半導
体領域２７との間に介在されるように配置されている。
上記ｎ+型の半導体領域２７は、縦型のパワーＭＯＳＱ
２のソース領域を形成する領域であり、ソース引出電極
４ＳＢと電気的に接続されている。なお、ｎ-型の半導
体領域２５およびｎ+型の半導体領域２７には、例えば
リンまたはヒ素が含有されている。ｐ型の半導体領域２
６には、例えばホウ素が含有されている。
【００７４】このエピタキシャル層２ＥＰ３の主面上に
は、例えば酸化シリコンからなるゲート絶縁膜１０Ｃを
介して、例えば低抵抗ポリシリコンからなるゲート電極
１１Ｃが形成されている。ゲート電極１１Ｃはその表面
が層間絶縁膜１４ｃで覆われており、ソース引出電極４
ＳＢとの絶縁がなされている。このゲート電極１１Ｃ
は、その両端部が、上記したｎ-型の半導体領域２５
と、ｎ+型の半導体領域２７と、それらの間に介在され
るｐ型の半導体領域２６とに平面的に重なるように配置
されている。この構造では、ゲート電極１１Ｃ下におい
て、ｎ-型の半導体領域２５と、ｎ+型の半導体領域２７
との間に介在されたｐ型の半導体領域２６部分にチャネ
ルが形成される。ドレイン電流は、ドレイン電極用の導
体膜７Ｂから半導体基板２Ｓ３、ｎ-型の半導体領域２
５、ゲート電極１１Ｃ下のｐ型の半導体領域２６および
ｎ+型の半導体領域２７を介してソース引出電極４ＳＢ
に流れる。なお、このような横型のパワーＭＯＳＱ２を
有するチップ２Ｂの実装状態等は前記実施の形態１〜５
と同じなので説明を省略する。
【００７５】このような本実施の形態６によれば、前記
実施の形態１〜５と同様の効果が得られる。
【００７６】（実施の形態７）本実施の形態７において
は、マルチフェーズＶＲＭの実装例について説明する。
図２０は、４フェーズ（Phase）ＶＲＭの回路図、図２
１は、その実装状態の一部破断斜視図を示している。４
つの複合パワーＭＯＳＰＭのゲート電極には、パルス幅
変調回路ＰＷＭが電気的に接続されている。各複合パワ
ーＭＯＳＱＰＭの出力は、コイルＬ１および電解コンデ
ンサＣ１を介してＣＰＵの入力と電気的に接続されてい
る。各複合パワーＭＯＳＰＭは、配線基板ＣＢの主面と
裏面との両面に２個づつ実装されている。各複合パワー
ＭＯＳＰＭの内部構造およびパッケージ構造は、前記実
施の形態１〜６で説明したのと同じなので説明を省略す
る。
【００７７】このような本実施の形態７によれば、複合
パワーＭＯＳＰＭを高密度に実装することが可能であ
る。また、高速応答が可能である。
【００７８】（実施の形態８）図２２（ａ）は、本発明
の他の実施の形態である絶縁型ＤＣ−ＤＣコンバータの
回路図、（ｂ）はその電流波形を示している。
【００７９】入力電圧Ｖinが入力される端子ＴＥ１と基
準電位ＧＮＤとの間には、一次側コイルＬ２ａと、パワ
ーＭＯＳＱ３とが接続されている。パワーＭＯＳＱ３の
構造は、縦型でも横型でも良い。出力電圧Ｖout用の端
子ＴＥ２と基準電位ＧＮＤとの間には、２次側コイルＬ
２ｂおよびパワーＭＯＳＱ１が並列に接続されている。
２次側コイルＬＬ２ｂは、１次側コイルＬ２ａと一体と
なって変圧器を構成している。２次側コイルＬ２ｂとパ
ワーＭＯＳＱ１との間には、パワーＭＯＳＱ２が介在さ
れている。すなわち、パワーＭＯＳＱ１のソースには、
パワーＭＯＳＱ２のソースに接続され、パワーＭＯＳＱ
２のドレインには２次側コイルＬ２ｂが接続されてい
る。パワーＭＯＳＱ１のドレインと端子ＴＥ２との間に
は、コイルＬ１が接続されている。また、そのコイルＬ
１の後段において、端子ＴＥ２と基準電位ＧＮＤとの間
には、パワーＭＯＳＱ１と並列に電解コンデンサＣ１が
接続されている。このようなＤＣ−ＤＣコンバータで
は、トランスの二次側が正電圧の時、パワーＭＯＳＱ２
がオンし、フォワード電流ＩＦが流れ、負電圧の時、コ
イルＬ１の逆起電力によってフライホイール電流ＩＦが
パワーＭＯＳＱ１を通じて流れる。
【００８０】本実施の形態では、パワーＭＯＳＱ１を横
型のＭＯＳで構成し、パワーＭＯＳＱ２を縦型のＭＯＳ
で構成している。パワーＭＯＳＱ１を横型にしたのは、
次の理由からである。すなわち、このＤＣ−ＤＣコンバ
ータにおいて、二次側の電圧の立ち上がりにより、パワ
ーＭＯＳＱ１の容量Ｃrssが充電される結果、電流Ｉｓ
が流れセルフターンオンにより、パワーＭＯＳＱ１，Ｑ
２が同時にオンしてしまう。この問題は、高周波動作に
伴い顕著となるので、パワーＭＯＳＱ１は、容量の小さ
い横型のＭＯＳで構成することが好ましい。
【００８１】本実施の形態によれば、高周波動作に対応
できる。すなわち、高周波動作となっても誤動作するこ
となく、安定した電源を供給することが可能となる。
【００８２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００８３】例えば前記実施の形態１〜８においては、
複合パワーＭＯＳのパッケージング構造としてフラット
パッケージ構造を採用した場合について説明したが、こ
れに限定されるものではなく種々変更可能であり、例え
ばＢＧＡ（Ball Grid Array）パッケージ構造を採用し
ても良い。
【００８４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＰＵ
駆動用の電源回路に適用した場合について説明したが、
それに限定されるものではなく、例えば他の回路の駆動
用の電源回路にも適用できる。
【００８５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1).本発明によれば、電源回路を構成するハイ側のスイ
ッチを横型の電界効果トランジスタで構成し、ロウ側の
スイッチを縦型の電界効果トランジスタで構成したこと
により、ハイ側では損失を低減でき、ロウ側ではオン抵
抗を下げることができるので、電源回路の電源効率を向
上させることが可能となる。 (2).本発明によれば、前記横型の電界効果トランジスタ
のソースと、前記縦型の電界効果トランジスタのドレイ
ンとを共通の導体に接合し、互いに電気的に接続したこ
とにより、前記横型の電界効果トランジスタと導体とを
接続するボンディングワイヤを無くせるので、電源回路
におけるインダクタンス成分を低減することが可能とな
る。このため、ノイズの発生を抑制または防止でき、電
源回路の高周波動作が可能となる。 (3)．本発明によれば、上記(1)，(2)により、電源回路
における入力周波数を高周波にでき、電源回路における
コイルを小さくすることができるので、電源回路を有す
る半導体装置のサイズを縮小することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である電源回路の回路図
である。
【図２】（ａ）は図１の電源回路を構成するパッケージ
の実装状態を示す平面図、（ｂ）は（ａ）の側面図であ
る。
【図３】（ａ）および（ｂ）は、図１の電源回路のタイ
ミングチャートである。
【図４】図１の電源回路の効果の説明図である。
【図５】複合パワーＭＯＳ・ＦＥＴの平面図である。
【図６】（ａ）および（ｂ）は、それぞれ図５のＡ１−
Ａ１線およびＡ２−Ａ２線の断面図である。
【図７】図５の複合パワーＭＯＳ・ＦＥＴを構成する一
方の半導体チップの平面図である。
【図８】図７のＡ３−Ａ３線の断面図である。
【図９】図５の複合パワーＭＯＳ・ＦＥＴを構成する他
方の半導体チップの平面図である。
【図１０】図９のＡ４−Ａ４線の断面図である。
【図１１】図１０の領域Ｂの拡大断面図である。
【図１２】（ａ）は本発明の他の実施の形態である複合
パワーＭＯＳ・ＦＥＴの平面図、（ｂ）は（ａ）から封
止樹脂およびリードを取り除いて示した平面図である。
【図１３】（ａ）〜（ｃ）は図１２（ａ）のＡ５−Ａ５
線、Ａ６−Ａ６線およびＡ７−Ａ７線の断面図である。
【図１４】（ａ）は本発明のさらに他の実施の形態であ
る複合パワーＭＯＳ・ＦＥＴの一面側の平面図、（ｂ）
は（ａ）の裏面側の平面図である。
【図１５】（ａ）〜（ｃ）は図１４（ａ）のＡ８−Ａ８
線、Ａ９−Ａ９線およびＡ１０−Ａ１０線の断面図であ
る。
【図１６】（ａ）は本発明の他の実施の形態である複合
パワーＭＯＳ・ＦＥＴの平面図、（ｂ）は（ａ）の裏面
側の平面図である。
【図１７】（ａ）〜（ｃ）は図１６（ａ）のＡ１１−Ａ
１１線、Ａ１２−Ａ１２線およびＡ１３−Ａ１３線の断
面図である。
【図１８】（ａ）は本発明の他の実施の形態である複合
パワーＭＯＳ・ＦＥＴのうちの一方のパワーＭＯＳ・Ｆ
ＥＴの平面図、（ｂ）は（ａ）の要部断面図である。
【図１９】本発明のさらに他の実施の形態である複合パ
ワーＭＯＳ・ＦＥＴのうちの一方のパワーＭＯＳ・ＦＥ
Ｔの要部断面図である。
【図２０】本発明の他の実施の形態である複合パワーＭ
ＯＳ・ＦＥＴを適用した４フェーズＶＲＭの回路図であ
る。
【図２１】図２０のＶＲＭを構成する各パッケージの実
装状態の一部破断斜視図である。
【図２２】（ａ）および（ｂ）は、本発明のさらに他の
実施の形態である電源回路の回路図である。
【符号の説明】
１ フレーム（導体） １Ｌ リード ２Ａ，２Ｂ 半導体チップ ２Ｓ１，２Ｓ２，２Ｓ３ 半導体基板 ２ＥＰ１，２ＥＰ２，２ＥＰ３ エピタキシャル層 ３ 接着剤 ４ＧＡ，４ＧＢ ゲート引出電極 ４ＤＡ ドレイン引出電極 ４ＳＡ，４ＳＢ ソース引出電極 ５ａ，５ｂ ボンディングワイヤ ６ 封止樹脂 ７Ａ，７Ｂ 導体膜 ８ ｎ型の半導体領域 ９ａ ｎ-型の半導体領域 ９ｂ ｎ型の半導体領域 １０Ａ ゲート絶縁膜 １０Ｂ ゲート絶縁膜 １０Ｃ ゲート絶縁膜 １１Ａ ゲート電極 １１Ｂ ゲート電極 １１Ｃ ゲート電極 １２ 導体膜 １３ ｐ型の半導体領域 １４ａ〜１４ｃ 層間絶縁膜 １５ ｎ型の半導体領域 １６ ｐ型の半導体領域 １７ ｎ+型の半導体領域 １８ 溝 １９ 導体膜 ２０ キャップ用絶縁膜 ２１ 絶縁膜 ２２ 絶縁膜 ２５ ｎ型の半導体領域 ２６ ｐ型の半導体領域 ２７ ｎ+型の半導体領域 ＣＢ 配線基板 ＧＮＤ 基準電位 ＰＷＭ パルス幅変調回路 ＰＭ 複合パワーＭＯＳ・ＦＥＴ Ｑ１ パワーＭＯＳ・ＦＥＴ（第１電界効果トランジス
タ） Ｑ２ パワーＭＯＳ・ＦＥＴ（第２電界効果トランジス
タ） Ｑ３ パワーＭＯＳ・ＦＥＴ Ｄ１ ツェナーダイオード Ｌ１ コイル Ｌ２ａ 一次側コイル Ｌ２ｂ 二次側コイル Ｃ１ 電解コンデンサ ＴＥ１ 端子（第１電源端子） ＴＥ２ 端子（第２電源端子） Ｉ１，Ｉ２ 電流 ＩＦ，Ｉｒ 電流 Ｉｓ 電流 Ｃrss 容量 ＣＮＴ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18 (72)発明者 松浦 伸悌 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 小谷野 雅史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B011 DB02 DB04 EA02 5F040 DA01 DA03 DA11 DC01 EC07 EH07 EJ01 FC05

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１動作電圧を供給する第１電源端子及
    び前記第１動作電圧より低い第２動作電圧を供給する第
    ２電源端子と、 前記第１電源端子と出力端子との間にそのソース・ドレ
    イン経路が直列接続された第１電界効果トランジスタ
    と、 前記出力端子と前記第２電源端子との間にそのソース・
    ドレイン経路が直列接続された第２電界効果トランジス
    タとを含む電源回路を有し、 前記第１電界効果トランジスタは、 第１主面と前記第１主面に対向する第２主面とを有する
    半導体基板と、 前記半導体基板の第１主面上にゲート絶縁膜を介して形
    成されたゲート電極と、 前記第１主面に形成され、かつ、前記ゲート電極の両端
    に形成された第１導電型のソース及びドレイン領域と、 前記第１主面に形成され、かつ、前記ソース及びドレイ
    ン領域間に形成された前記第１導電型と反対の第２導電
    型のチャンネル形成用の半導体領域とを有し、 前記第２電界効果トランジスタは、 第１主面と前記第１主面に対向する第２主面とを有する
    半導体基板と、 前記半導体基板の第１主面上にゲート絶縁膜を介して形
    成されたゲート電極と、 前記第１主面に形成され、かつ、その一部が平面的に前
    記ゲート電極と重なるように形成された第２導電型のチ
    ャンネル形成用の半導体領域と、 前記チャンネル形成用の半導体領域中に形成され、か
    つ、前記ゲート電極の一端部に形成された第１導電型の
    ソース領域と、 前記第２主面に形成され、かつ、前記チャンネル形成用
    の半導体領域の下部に形成されたドレイン領域と有する
    ことを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記第１電界効果トランジスタのソースと、前記第２電界
    効果トランジスタのドレインとを共通の導体に接合し、
    互いに電気的に接続したことを特徴とする半導体装置。
  3. 【請求項３】 請求項２記載の半導体装置において、前
    記第１電界効果トランジスタと、前記第２電界効果トラ
    ンジスタとを同一のパッケージ内に封止したことを特徴
    とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置において、前
    記第１電界効果トランジスタが形成された半導体チップ
    の第１主面にはゲート用の外部端子およびドレイン用の
    外部端子が設けられ、前記第１主面に対向する第２主面
    にソース用の外部端子が設けられていることを特徴とす
    る半導体装置。
  5. 【請求項５】 請求項４記載の半導体装置において、前
    記第１電界効果トランジスタは、前記第１主面に形成さ
    れたソース用の半導体領域と、前記第２主面に設けられ
    たソース用の外部端子とを電気的に接続した構造を有す
    ることを特徴とする半導体装置。
  6. 【請求項６】 請求項５記載の半導体装置において、前
    記第１電界効果トランジスタは、前記第１主面に形成さ
    れたソース用の半導体領域と、前記第１主面に形成され
    たドレイン用の半導体領域と、それらの半導体領域の間
    において前記第１主面上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、前記第
    １主面上に形成され前記ソース用の半導体領域と電気的
    に接続された導体膜と、前記半導体チップに形成され、
    前記導体膜を前記ソース用の外部端子に電気的に接続す
    る半導体領域と、前記第１主面上において前記ゲート電
    極および前記導体膜を覆うように堆積された絶縁膜と、
    前記絶縁膜上に設けられ、前記ゲート電極に電気的に接
    続された前記ゲート用の外部端子と、前記絶縁膜上に設
    けられ、前記ドレイン用の半導体領域に電気的に接続さ
    れた前記ドレイン用の外部端子とを有することを特徴と
    する半導体装置。
  7. 【請求項７】 請求項６記載の半導体装置において、前
    記第１の面に配置されたゲート用の外部端子およびドレ
    イン用の外部端子と、パッケージのリードとをボンディ
    ングワイヤによって電気的に接続したことを特徴とする
    半導体装置。
  8. 【請求項８】 請求項６記載の半導体装置において、前
    記第１の面に配置されたゲート用の外部端子およびドレ
    イン用の外部端子と、パッケージのリードとをバンプ電
    極を通じて電気的に接続したことを特徴とする半導体装
    置。
  9. 【請求項９】 請求項１記載の半導体装置において、前
    記第２電界効果トランジスタは、半導体チップの第１主
    面に交差する方向に掘られた溝内にゲート電極を設ける
    溝型ゲート電極構造を有することを特徴とする半導体装
    置。
  10. 【請求項１０】 第１の電位を供給するための第１の端
    子と、 前記第１の端子にドレインが接続された第１電界効果ト
    ランジスタと、 前記第１電界効果トランジスタのソースにドレインが電
    気的に接続された第２電界効果トランジスタと、 前記第１の電位よりも低い電位を供給する端子であっ
    て、前記第２電界効果トランジスタのソースが電気的に
    接続された第２の端子とを有し、 前記第１電界効果トランジスタを横型の電界効果トラン
    ジスタで構成し、 前記第２電界効果トランジスタを縦型の電界効果トラン
    ジスタで構成したことを特徴とする半導体装置。
  11. 【請求項１１】 請求項１０記載の半導体装置におい
    て、前記第１電界効果トランジスタのソースと、前記第
    ２電界効果トランジスタのドレインとを共通の導体に接
    合し、互いに電気的に接続したことを特徴とする半導体
    装置。
  12. 【請求項１２】 請求項１０記載の半導体装置におい
    て、前記第１電界効果トランジスタと、前記第２電界効
    果トランジスタとを同一のパッケージ内に封止したこと
    を特徴とする半導体装置。
  13. 【請求項１３】 請求項１０記載の半導体装置におい
    て、前記第１電界効果トランジスタが形成された半導体
    チップの第１の面にはゲート用の外部端子およびドレイ
    ン用の外部端子が設けられ、前記第１の面に対向する第
    ２の面にソース用の外部端子が設けられていることを特
    徴とする半導体装置。
  14. 【請求項１４】 請求項１３記載の半導体装置におい
    て、前記第１電界効果トランジスタは、前記第１の面に
    形成されたソース用の半導体領域と、前記第２の面に設
    けられたソース用の外部端子とを電気的に接続した構造
    を有することを特徴とする半導体装置。
  15. 【請求項１５】 請求項１０記載の半導体装置におい
    て、前記第１、第２電界効果トランジスタのゲートに接
    続されたパルス幅変調回路と、前記第１、第２電界効果
    トランジスタの出力に接続されたコイルと、前記コイル
    の後段において前記第１，第２電界効果トランジスタに
    並列に接続された容量とを備える電源回路を有すること
    を特徴とする半導体装置。
  16. 【請求項１６】 以下の構成を有することを特徴とする
    半導体装置；半導体チップの第１の面に形成されたソー
    ス用の半導体領域と、 前記第１の面に形成されたドレイン用の半導体領域と、 前記ソースおよびドレイン用の半導体領域の間において
    前記第１の面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記第１の面上において前記ゲート電極を覆うように堆
    積された絶縁膜と、前記絶縁膜上に設けられ、前記ゲー
    ト電極に電気的に接続されたゲート用の外部端子と、前
    記絶縁膜上に設けられ、前記ドレイン用の半導体領域に
    電気的に接続されたドレイン用の外部端子と、 前記第１の面に対向する第２の面に形成されたソース用
    の外部端子と、 前記第１の面のソース用の半導体領域を前記ソース用の
    外部端子に電気的に接続する接続手段とを有することを
    特徴とする半導体装置。
  17. 【請求項１７】 請求項１６記載の半導体装置におい
    て、前記接続手段は、前記第１の面上に形成され前記ソ
    ース用の半導体領域と電気的に接続された導体膜と、前
    記導体膜をソース用の外部端子に接続するように前記半
    導体チップに形成された半導体領域とを有することを特
    徴とする半導体装置。
  18. 【請求項１８】 第１の容量の第１電界効果トランジス
    タが形成された第１の半導体チップと、前記第１の容量
    とは異なる第２の容量の第２電界効果トランジスタが形
    成された第２の半導体チップとを備え、前記第１の半導
    体チップの裏面にソース用の外部端子を設け、前記第２
    の半導体チップの裏面にドレイン用の外部端子を設け、
    前記第１、第２の半導体チップの裏面を同一の導体に接
    合することで、前記第１電界効果トランジスタのソース
    と、前記第２電界効果トランジスタのドレインとを電気
    的に接続したことを特徴とする半導体装置。
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