JPWO2015114802A1 - 半導体集積回路装置および電源システム - Google Patents

半導体集積回路装置および電源システム Download PDF

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Abstract

半導体集積回路装置は、第１電圧端子、第２電圧端子、出力端子、第１電圧端子と出力端子との間に接続されたハイサイドＭＯＳＦＥＴと、出力端子と第２電圧端子との間に接続され、第１および第２ゲート電極を有するロウサイドＭＯＳＦＥＴと、ハイサイドＭＯＳＦＥＴとロウサイドＭＯＳＦＥＴとを相補的にオン／オフする駆動回路と、ロウサイドＭＯＳＦＥＴの第２ゲート電極へ供給される第２ゲート制御信号を形成する第２ゲート電極制御回路とを具備する。第２ゲート電極制御回路は、ロウサイドＭＯＳＦＥＴのソースにおける電圧に対して、負の電圧を、ロウサイドＭＯＳＦＥＴの第２ゲート電極に供給する電圧形成回路を具備する。

Description

本発明は、半導体集積回路装置および電源システムに関し、例えば電圧を変換する際に用いられる半導体集積回路装置およびその半導体集積回路装置を用いた電源システムに関する。
所定の電圧値を有する直流電圧を、該所定の電圧値とは異なる電圧値の直流電圧へ変換する電源システムが、所謂ＤＣ／ＤＣコンバータとして知られている。ＤＣ／ＤＣコンバータは、種々の電子装置で用いられている。電子装置としては、コンピュータが一例として挙げられる。コンピュータにおいては、例えば、マイクロプロセッサ（以下、ＣＰＵと称する）に給電される電源電圧がＤＣ／ＤＣコンバータにより形成される。
ＤＣ／ＤＣコンバータの様な電源システムは、コイルとコイルを流れる電流の方向を周期的に変化させる複数のスイッチ素子とを有している。複数のスイッチ素子のそれぞれは、電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称する）の様なトランジスタによって構成されている。ＤＣ／ＤＣコンバータに用いられるＭＯＳＦＥＴの構造としては、種々の構造が提案されている。特許文献１および特許文献２には、この様なＭＯＳＦＥＴの構造の一例が開示されている。特許文献１には、例えばその第１図Ｄに、第１のゲート電極１０と第２のゲート電極１２が縦方向に積み上げられたＭＯＳＦＥＴの構造が示されている。また、特許文献２にも、例えば図４Ｋに、ゲート電極２６（以下、第１のゲート電極とする）とゲート電極３０（以下、第２のゲート電極とする）が縦方向に積み上げられたＭＯＳＦＥＴの構造が示されている。
特開昭６３−２９６２８２号公報 国際公開ＷＯ００／２５３６５号公報
特許文献１および２に示されている様に、第１のゲート電極と第２のゲート電極とを、縦方向に積み上げることにより、例えば特許文献１において教示されている様に、高集積化を維持しつつ、第２のゲート電極とＭＯＳＦＥＴのドレイン領域との間の容量を低減することが可能となる。これにより、当該ＭＯＳＦＥＴの高周波特性を改善することが可能となる。高周波特性が改善されることにより、ＤＣ／ＤＣコンバータの損失が低減され、効率の向上が可能となる。ＤＣ／ＤＣコンバータの効率の向上は、例えば、ＤＣ／ＤＣコンバータを用いた電子装置における消費電力の低減に繋がるため、重要な事項である。
本発明者は、本願発明に先立って、この様な第１および第２のゲート電極を有するＭＯＳＦＥＴを用いたＤＣ／ＤＣコンバータを検討した。検討するに際して、先ず、特許文献１および２を検討した。
特許文献１では、当該ＭＯＳＦＥＴの第１のゲート電極を所定の正電圧にし、第２のゲート電極に入力信号を供給することを示している。一方、特許文献２では、第１のゲート電極を当該ＭＯＳＦＥＴのソースに接続することを示している。本願発明者が検討したところでは、第１のゲート電極に供給される電圧を、当該ＭＯＳＦＥＴのソースに供給される電圧に対して、正電圧あるいは負電圧へ変えると、当該ＭＯＳＦＥＴの特性（オン抵抗値、容量値）が変わることを、見出した。本発明は、この見出した知見に基づいてなされている。
本発明の目的は、効率を向上させることが可能な電源システムおよびそれに用いられる半導体集積回路装置を提供することにある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願明細書には、解決するための手段が複数開示されている。ここでは、代表的な解決手段について、電源システムに用いられる半導体集積回路装置の観点および代表的な電源システムの観点についてのみ述べる。なお、以下の説明においては、ＭＯＳＦＥＴとして、Ｎチャンネル型ＭＯＳＦＥＴを用いる場合を説明する。言うまでもなく、ＭＯＳＦＥＴとしては、Ｐチャンネル型ＭＯＳＦＥＴを用いることもでき、その場合には、電圧の電位関係を変更すればよい。
＜半導体集積回路装置の観点＞
（１）半導体集積回路装置は、第１電圧端子と、第２電圧端子と、出力端子と、第１電圧端子と出力端子との間に接続された第１ＭＯＳＦＥＴと、第２電圧端子と出力端子との間に接続された第２ＭＯＳＦＥＴとを具備する。ここで、第１ＭＯＳＦＥＴは、第１入力電極と、ドレインと、ソースとを有しており、第２ＭＯＳＦＥＴは、第１入力電極と、ドレインと、ソースと、第１入力電極よりもドレイン側に配置された第２入力電極とを有している。
第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれの第１入力電極には、当該第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとを相補的にオン／オフさせる入力信号が供給される。これにより、出力端子には、第１電圧端子および第２電圧端子から交互に電流が供給される。
一方、第２ＭＯＳＦＥＴにおいて、第１入力電極よりもドレイン側に配置された第２入力電極には、当該第２ＭＯＳＦＥＴのソースにおける電圧に対して、負の電圧が供給される。これにより、第１入力電極とドレインとの間に生じる寄生容量を、さらに低減させることが可能となる。寄生容量が低減することにより、第２ＭＯＳＦＥＴが、オフからオンあるいはオンからオフへ遷移する際の過渡時間を短くすることが可能となる。第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴは、相補的にオン／オフするが、オンからオフあるいはオフからオンへ遷移する過渡時間においては、第１電圧端子と第２電圧端子間、第１電圧端子と出力端子間あるいは第２電圧端子と出力端子間を電流が流れる。この過渡時間を短くすることにより、半導体集積回路装置の損失（消費電力）を低減することが可能となる。
（２）一実施の形態においては、第２ＭＯＳＦＥＴの第２入力電極と第１入力電極は、積層された第１半導体領域と第３半導体領域に、それぞれ埋設された第２金属層と第１金属層により形成される。ここで、第１半導体領域は、第２ＭＯＳＦＥＴのドレインを形成し、第３半導体領域は、第２ＭＯＳＦＥＴのソースを形成する。これにより、第２入力電極は、第１入力電極に比べて、第２ＭＯＳＦＥＴのドレイン側に配置されることになる。また、積層されるため、高集積化が可能となる。この場合、第１半導体領域と第３半導体領域との間に介在する第２半導体領域に第２ＭＯＳＦＥＴのチャンネルが生成される。
（３）一実施の形態においては、半導体集積回路装置は、第２ＭＯＳＦＥＴの第２入力電極に、第２ＭＯＳＦＥＴのソースにおける電圧に対して、正の電圧と負の電圧を選択的に供給する選択回路を具備する。第２ＭＯＳＦＥＴの第２入力電極に、ソースにおける電圧に対して正の電圧を供給することにより、第２ＭＯＳＦＥＴがオンしたときの、オン抵抗の低減を図ることが可能となる。第２ＭＯＳＦＥＴのオン抵抗を低減することにより、当該第２ＭＯＳＦＥＴにおける損失の低減を図ることが可能となる。
選択回路によって、第２入力電極に供給される電圧の極性（ソースにおける電圧を基準として）を選択することにより、過渡時間を短縮することによる損失の低減とオン抵抗の低減による損失の低減とを選択することが可能となる。
（４）一実施の形態においては、第２ＭＯＳＦＥＴが、その第１入力電極に供給される入力信号に従ってオン／オフされるタイミングに同期して、選択回路は、第２入力電極に供給される電圧の極性を選択する。これにより、第２ＭＯＳＦＥＴのオン／オフに合わせて、過渡時間を短縮することによる損失の低減とオン抵抗の低減による損失の低減とを行うことが可能となる。
（５）一実施の形態においては、半導体集積回路装置は、出力端子を流れる電流が、所定の電流値を超えているか否かを検出する検出回路を具備する。検出回路からの検出信号に応答して、選択回路は、第２入力電極に供給される電圧の極性を変更する。これにより、出力端子に結合される負荷によって要求される負荷電流の値に応じて、過渡時間を短縮することによる損失の低減とオン抵抗の低減による損失の低減とを選択することが可能となる。言い換えるならば、負荷電流の大小に応じて適切な低損失化のための電圧極性が選択される。その結果として、負荷電流の大小に応じた低損失化が可能となる。
負荷電流は、そのときの負荷の状態に応じて変わる。従って、負荷に応じた適切な低損失化の手段（過渡時間短縮とオン抵抗低減）を選択することが可能となる。
（６）また、一実施の形態においては、半導体集積回路装置は、第１電圧端子と、第２電圧端子と、出力端子と、第１電圧端子と出力端子との間に結合された第１ＭＯＳＦＥＴと、出力端子と第２電圧端子との間に結合された第２ＭＯＳＦＥＴとを具備する。ここで、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれは、第１入力電極と、ドレインと、ソースと、第１入力電極よりもドレイン側に配置された第２入力電極とを有する。
第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴは、入力信号によって、相補的にオン／オフされる。相補的にオン／オフされることにより、出力端子には、第１電圧端子および第２電圧端子から交互に電流が供給される。出力端子を流れる電流値は、出力端子に結合される負荷が要求する負荷電流により変化する。
半導体集積回路装置は、さらに、出力端子を流れる電流値を検出する検出回路と、当該検出回路からの検出信号に応答して、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれの第２入力電極に、異なる電圧を供給する制御回路を具備する。
これにより、負荷電流の値に応じて、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれにおける過渡時間の短縮化による損失の低減と、オン抵抗の低減あるいは増加の抑制による損失の低減あるいは増加の抑制とが行われることになる。その結果として、負荷に応じた半導体集積回路装置の低損失化を図ることが可能となり、効率の向上を図ることが可能となる。
また、一実施の形態においては、出力端子を流れる電流が所定の電流値を超えるとき、制御回路は、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれの第２ゲート電極に、それぞれのソースにおける電圧に対して正極性の電圧を供給する。一方、出力端子を流れる電流が所定の電流値を超えないとき、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴのそれぞれの第２ゲート電極に、それぞれのソースにおける電圧に対して負極性の電圧を供給する。これにより、出力端子を流れる出力電流（負荷電流）の電流値に従って、過渡時間短縮による低損失化とオン抵抗の低減による低損失化が図れる。
＜代表的な電源システムの観点＞
電源システムに関する複数の実施の形態において、電源システムは、半導体集積回路装置と、コイル素子を具備する。コイル素子の一端は半導体集積回路装置の出力端子に結合され、出力端子からコイル素子に供給される電流の方向が周期的に変化する。
電源システムに関するそれぞれの実施の形態において、半導体集積回路装置は、先に＜半導体集積回路装置の観点＞で述べた解決するための手段（１）から（６）のいずれかを有する。この解決するための手段（１）から（６）のいずれにおいても、半導体集積回路装置の低損失化を図ることが可能であるため、電源システムの低損失化が図れ、効率の向上を図ることが可能となる。
特に、解決するための手段（５）あるいは（６）を有する半導体集積回路装置を用いた電源システムにおいては、電源システムによって給電される装置（例えば、ＣＰＵ）が負荷と見なされる。負荷と見なされる装置の動作状況により、負荷が要求する電流（負荷電流）が変わる。
本願発明者の検討によれば、半導体集積回路装置での損失における、過渡時間に起因して発生する損失と、オン抵抗により発生する損失との割合が、負荷が重く（重負荷）、負荷電流が高い場合と、負荷が軽く（軽負荷）、負荷電流が比較的低い場合とで、異なることが判明した。本願発明者の検討によれば、負荷電流が高くなるのに従って、オン抵抗により発生する損失の割合が、高くなる。
解決するための手段（５）あるいは（６）においては、検出回路によって負荷電流が検出され、検出信号に応答して、選択回路（手段（５））あるいは制御回路（手段（６））が、ＭＯＳＦＥＴ（手段（５）では、第２ＭＯＳＦＥＴ、手段（６）では、第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴ）の第２入力電極に供給する電圧を選択する。負荷電流が所定の電流値を超えるとき、選択回路あるいは制御回路は、当該ＭＯＳＦＥＴの第２入力電極に供給される電圧が、当該ＭＯＳＦＥＴのソースにおける電圧よりも正となる極性の電圧を選択する。これにより、重負荷のときに発生する損失を低減させる。一方、軽負荷においては、選択回路あるいは制御回路は、ＭＯＳＦＥＴのソースにおける電圧よりも負となる極性の電圧を選択し、当該ＭＯＳＦＥＴの第２入力電極に供給する。これにより、軽負荷のときの損失を低減させる。
このようにして、負荷となる装置の状態に応じて、そのとき低減に効果的な項目（過渡時間短縮による損失低減、オン抵抗低減による損失低減）で、損失の低減が図られる。その結果として、負荷に応じた電源システムの損失低減が可能となる。
なお、上記した説明から理解されるように、上記した第１入力電極は、例えば特許文献１の第２のゲート電極に対応し、上記した第２入力電極が、第１のゲート電極に対応する。また、以下の説明においては、過渡時間における損失は、スイッチング損失とも称し、オン抵抗による損失は、導通損失とも称する。
一実施の形態によれば、効率を向上させることが可能な電源システムおよびそれに用いられる半導体集積回路装置を提供することができる。
（Ａ）から（Ｄ）は、実施の形態１に係わる半導体集積回路装置の要部回路を示す回路図および電圧波形図である。 （Ａ）および（Ｂ）は、実施の形態２に係わる半導体集積回路装置の要部構成を示すブロック図および回路図である。 （Ａ）から（Ｄ）は、実施の形態２に係わる半導体集積回路装置の動作を示す波形図である。 （Ａ）から（Ｄ）は、実施の形態２に係わる半導体集積回路装置の動作を説明する説明図である。 実施の形態３に係わる半導体集積回路装置の要部構成を示すブロック図である。 （Ａ）および（Ｂ）は、実施の形態３に係わる半導体集積回路装置の動作を示す波形図である。 実施の形態４に係わる半導体集積回路装置の要部構成を示すブロック図である。 （Ａ）から（Ｄ）は、実施の形態４に係わる半導体集積回路装置の動作を示す波形図である。 （Ａ）から（Ｆ）は、実施の形態４に係わる半導体集積回路装置の動作を説明するための説明図である。 実施の形態４に係わる半導体集積回路装置の特性を示す特性図である。 （Ａ）から（Ｆ）は、実施の形態１に係わる半導体集積回路装置の動作を説明するための説明図である。 （Ａ）から（Ｆ）は、実施の形態１に係わる半導体集積回路装置の動作を説明するための説明図である。 実施の形態１に係わる半導体集積回路装置の特性を示す特性図である。 （Ａ）から（Ｆ）は、実施の形態２に係わる半導体集積回路装置の動作を説明するための説明図である。 実施の形態２に係わる半導体集積回路装置の特性を示す特性図である。 （Ａ）および（Ｂ）は、実施の形態５に係わる半導体集積回路装置の要部構成を示すブロック図および波形図である。 （Ａ）から（Ｅ）は、実施の形態５に係わる半導体集積回路装置の動作を説明するための説明図である。 実施の形態５に係わる半導体集積回路装置の特性を示す特性図である。 （Ａ）および（Ｂ）は、実施の形態６に係わる半導体集積回路装置の要部構成および動作波形図である。 （Ａ）から（Ｅ）は、実施の形態６に係わる半導体集積回路装置の動作を説明するための説明図である。 実施の形態６に係わる半導体集積回路装置の特性を示す特性図である。 （Ａ）および（Ｂ）は、実施の形態７に係わる半導体集積回路装置の要部構成を示すブロック図および波形図である。 （Ａ）から（Ｅ）は、実施の形態７に係わる半導体集積回路装置の動作を説明するための説明図である。 実施の形態７に係わる半導体集積回路装置の特性を示す特性図である。 実施の形態８に係わる半導体集積回路装置における要部の波形を示す波形図である。 実施の形態８に係わる半導体集積回路装置の特性を示す特性図である。 実施の形態９に係わる半導体集積回路装置の構成を示すブロック図である。 実施の形態９に係わる半導体集積回路装置の変形例２を示すブロック図である。 実施の形態９に係わる半導体集積回路装置の変形例３を示すブロック図である。 実施の形態１０に係わる半導体集積回路装置の構成を示すブロック図である。 実施の形態１０に係わる半導体集積回路装置の要部構成を示す回路図である。 （Ａ）から（Ｅ）は、実施の形態１０に係わる半導体集積回路装置の動作を示す波形図である。 実施の形態１１に係わる半導体集積回路装置の構成を示すブロック図である。 実施の形態１１に係わる半導体集積回路装置の要部構成を示す回路図である。 （Ａ）から（Ｅ）は、実施の形態１１に係わる半導体集積回路装置の動作を示す波形図である。 （Ａ）および（Ｂ）は、半導体集積回路装置、パッケージおよび電源システムの関係を示す模式図および平面図である。 （Ａ）および（Ｂ）は、第１ゲート電極および第２ゲート電極を有するＭＯＳＦＥＴの平面図および断面図である。 半導体集積回路装置の損失を説明するための説明図である。 （Ａ）および（Ｂ）は、ＭＯＳＦＥＴにおける損失を説明するための説明図である。 実施の形態に係わる半導体集積回路装置および電源システムの構成を示すブロック図である。 （Ａ）から（Ｇ）は、実施の形態に係わる半導体集積回路装置の動作を示す波形図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則省略する。
＜電源システムおよび電源システムに用いられる半導体集積回路装置の概要＞
複数の実施の形態を、以下順次説明するが、各実施の形態において、共通となる電源システムおよびそれに用いられる半導体集積回路装置について、構成と動作の概要を、先ず説明する。
図４０は、電源システムの構成を示すブロック図である。同図において、４０００は、電源システム、４００１は、電源システム４０００に結合された負荷である。負荷４００１は、等価的には電流源として見なすことができるため、同図には電流源の記号として示されているが、先に説明したように、例えばＣＰＵが負荷に相当する。電源システム４０００は、特に制限されないが、制御用半導体集積回路装置４００７、コイル素子４００８、平滑用コンデンサ４００８、ブート用コンデンサ４００９、および１つのパッケージ４００２に封止された複数の半導体チップ４００４〜４００６を具備している。
１つのパッケージ４００２に封止された複数の半導体チップは、この実施の形態においては、ハイサイドＭＯＳＦＥＴ４００５、ロウサイドＭＯＳＦＥＴ４００６、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６を駆動するドライバー４００３である。すなわち、ハイサイドＭＯＳＦＥＴ４００５、ロウサイドＭＯＳＦＥＴ４００６およびドライバー４００３は、それぞれ別々の半導体チップに形成されている。これら３個の半導体チップは、後で図３６（Ａ）および図３６（Ｂ）を用いて説明するが、１つのパッケージに封止されている。パッケージを１つの単位として、例えばプリント基板等に実装されるため、本願明細書においては、このパッケージ４００２を半導体集積回路装置と称する。従って、以下の説明おいては、４００２を半導体集積回路装置として説明する。なお、この実施の形態においては、ＭＯＳＦＥＴ４００６のソースに供給される電圧よりも、ＭＯＳＦＥＴ４００５のドレインに供給される電圧の方が電位が高い。そのため、ＭＯＳＦＥＴ４００５をハイサイドＭＯＳＦＥＴと称し、ＭＯＳＦＥＴ４００６をロウサイドＭＯＳＦＥＴと称している。
図４０において、Ｔ１〜Ｔ６のそれぞれは、半導体集積回路装置４００２に設けられた端子である。半導体集積回路装置４００２には複数の端子が設けられているが、図４０には、主要な端子のみが端子Ｔ１〜Ｔ６として示されている。例えば、制御用半導体集積回路装置４００７からの入力信号が伝達される端子は、図４０では省略されている。端子Ｔ１は、半導体集積回路装置４００２の出力信号ＶＳＷＨを出力する出力端子、端子Ｔ２は、ロウサイドＭＯＳＦＥＴ４００６に接地電圧ＰＧＮＤを供給する電圧端子、端子Ｔ３は、ドライバーに接地電圧ＣＧＮＤを供給する電圧端子である。また、端子Ｔ４は、制御回路４００４に電源電圧ＶＣＩＮを供給する電圧端子、端子Ｔ５は、出力信号ＶＳＷＨの電圧に応じた電源電圧ＢＯＯＴをドライバーに供給する電圧端子、端子Ｔ６は、ハイサイドＭＯＳＦＥＴ４００５に入力電圧ＶＩＮを供給する電圧端子である。
ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のそれぞれは、先に述べたように、Ｎチャンネル型ＭＯＳＦＥＴであり、後で図３７（Ａ）および（Ｂ）を用いて説明するが、第１入力電極に相当する第１ゲート電極Ｇ１、第２入力電極に相当する第２ゲート電極Ｇ２、ソースＳおよびドレインＤを有している。第２入力電極（第２ゲート電極）Ｇ２は、第１入力電極（第１ゲート電極）Ｇ１よりも、ドレインＤ側に配置されており、第１ゲート電極Ｇ１に供給される電圧に従って、ＭＯＳＦＥＴはオンあるいはオフ（オン／オフ）する。すなわち、Ｎチャンネル型ＭＯＳＦＥＴであるため、ソースＳにおける電圧に対して正の所定の電圧（しきい値電圧）を超える電圧が、第１ゲート電極Ｇ１に供給されることにより、オンする。一方、ソースＳにおける電圧に対して、しきい値電圧以下の電圧が、第１ゲート電極Ｇ１に供給されると、オフする。
後で、複数の実施の形態において説明するが、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のそれぞれの第２入力電極（第２ゲート電極）Ｇ２には、ソースＳにおける電圧を基準として、正の極性の電圧あるいは負の極性の電圧が、供給される。ここでは、電源システムおよび半導体集積回路装置の概要を説明するので、これ以上の説明はしない。また、図４０では、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６において、これらのＭＯＳＦＥＴが形成された半導体領域とドレインに相当する半導体領域との間で形成される寄生ダイオードがＤＤとして示されている。また、これらのＭＯＳＦＥＴのバックゲートは、ソースに接続されている。ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のそれぞれの第２ゲート電極Ｇ２の接続先は、後で実施の形態毎に説明するので、図４０においては、第２ゲート電極Ｇ２の接続先は明示していない。
ハイサイドＭＯＳＦＥＴ４００５は、電圧端子Ｔ６と出力端子Ｔ１との間に、そのソース・ドレインの経路が直列に接続され、第１ゲート電極Ｇ１は、ドライバー４００３の出力端子Ｔ７に接続されている。また、ロウサイドＭＯＳＦＥＴ４００６は、出力端子Ｔ１と電圧端子Ｔ２との間に、そのソース・ドレイン経路が直列に接続され、第１ゲート電極Ｇ１は、ドライバー４００３の出力端子Ｔ９に接続されている。実施の形態においては、電圧端子Ｔ２に接地電圧ＰＧＮＤが供給され、接地電圧ＰＧＮＤに対して高い正の電圧が、入力電圧ＶＩＮとして、電圧端子Ｔ６に供給される。そのため、ここでは、ハイサイドＭＯＳＦＥＴ４００５のドレインＤが電圧端子Ｔ６に接続され、ソースＳが出力端子Ｔ１に接続されているものとする。同様に、ロウサイドＭＯＳＦＥＴ４００６のドレインＤが出力端子Ｔ１に接続され、ソースＳが電圧端子Ｔ２に接続されているものとする。
ドライバー４００３の出力端子Ｔ７から出力される出力信号（駆動信号）ＧＨを、ハイサイドＭＯＳＦＥＴ４００５は入力信号として、第１ゲート電極Ｇ１に受ける。また、ドライバー４００３の出力端子Ｔ９から出力される出力信号（駆動信号）ＧＬを、ロウサイドＭＯＳＦＥＴ４００６は入力信号として、第１ゲート電極Ｇ１に受ける。ドライバー４００３は、ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６とが、相補的にオン／オフするように、駆動信号ＧＨ、ＧＬの電圧を変化させる。この駆動信号ＧＨ、ＧＬによって、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６が、相補的にオン／オフすることにより、これに応じて、ハイサイドＭＯＳＦＥＴ４００５あるいはロウサイドＭＯＳＦＥＴ４００６のソース・ドレイン経路を介して、電圧端子ＶＩＮあるいは電圧端子ＰＧＮＤが、出力端子Ｔ１に電気的に接続される。
ハイサイドＭＯＳＦＥＴ４００５がオンすることにより、入力電圧ＶＩＮから、出力端子Ｔ１を介してコイル素子４００８の一端の方向へ向けて、電流が供給される。反対に、ロウサイドＭＯＳＦＥＴ４００６がオンすると、コイル素子４００８の一端から出力端子Ｔ１の方向へ電流が供給され、電圧端子Ｔ２に供給される。ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６とが相補的にオン／オフを繰り返すことにより、コイル素子４００８の一端に周期的に交番的に変化する電流が供給されることになり、逆起電力が発生し、コイル素子４００８の他端には、入力電圧ＶＩＮとは異なる電圧値の出力電圧Ｖｏｕｔが形成され、平滑用コンデンサ４００９により、平滑され、負荷４００１に給電される。
一方、コイル素子４００８の一端に形成された電圧は、ブート用容量素子４０１０に供給される。ブート用容量素子４０１０は、コイル素子４００８の一端における電圧が、周期的に変化することにより、出力端子Ｔ１における電圧値よりも高い電圧値を有する電圧ＢＯＯＴを形成し、電圧端子Ｔ５に供給する。
ドライバー４００３は、駆動回路４０１１、４０１２および制御回路４００４を具備している。駆動回路４０１１は、電圧端子Ｔ８からの電圧を基準電圧とし、電圧端子Ｔ５からの電圧ＢＯＯＴを電源電圧とし、制御回路４００４からの出力信号ｆに従った信号を駆動信号ＧＨとして出力する。ここで、電圧端子Ｔ８は、ハイサイドＭＯＳＦＥＴ４００５のソースＳに接続されているため、駆動回路４０１１は、ハイサイドＭＯＳＦＥＴ４００５のソースＳにおける電圧、言い換えるならば出力端子Ｔ１における電圧を基準とした駆動信号ＧＨを出力する。そのため、駆動信号ＧＨの電圧は、例えば基準電圧（電圧端子Ｔ８における電圧）と電圧ＢＯＯＴとの間で変化することになる。
一方、駆動回路４０１２は、電圧端子Ｔ１０における電圧を基準電圧とし、電圧端子Ｔ４に供給される電源電圧ＶＣＩＮを電源電圧として、動作する。ここで、電圧端子Ｔ１０は、電圧端子Ｔ２に接続されているため、駆動回路４０１２は、接地電圧ＰＧＮＤと電圧ＶＣＩＮを電源電圧とし、制御回路４００４からの出力信号ｃに従った駆動信号ＧＬを、出力端子Ｔ９を介して、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１へ出力する。
制御回路４００４は、電圧端子Ｔ３に供給される接地電圧ＣＧＮＤ、電圧端子Ｔ４に供給される電圧ＶＣＩＮおよび電圧端子Ｔ５に供給される電圧ＢＯＯＴを動作電源として、動作する。制御回路４００４は、制御端子Ｔ１１、Ｔ１２を有し、制御用半導体集積回路装置４００７から制御端子Ｔ１１に供給されるパルス幅制御信号ＰＷＭ（入力信号ａ）に従った出力信号ｆおよびｃを形成する。制御端子Ｔ１２には、制御回路４００４を動作させるか否かを指示する制御信号ＤＩＳＢＬ＃が供給される。図４０においては、抵抗素子４０２２を介して制御端子Ｔ１２に電源電圧ＶＣＩＮが供給されている。電源電圧ＶＣＩＮは、ハイレベルであるため、制御信号ＤＩＳＢＬ＃はハイレベルとなり、制御回路４００４は、制御端子Ｔ１１に供給されるパルス幅制御信号ＰＷＭに従った出力信号ｇおよびｃを形成する。一方、制御信号ＤＩＳＢＬ＃がロウレベルにされた場合には、制御回路４００４は非動作状態となる。これにより、制御信号ＤＩＳＢＬ＃によって、電源システム４０００を動作状態あるいは非動作状態に制御することが可能とされている。
制御回路４００４の電圧端子Ｔ３に供給される接地電圧ＣＧＮＤは、ロウサイドＭＯＳＦＥＴ４００６のソースＳに接続された電圧端子Ｔ２に供給される接地電圧ＰＧＮＤと実質的に同じ電圧（接地電圧ＧＮＤ）である。この実施の形態においては、制御回路４００４に接地電圧を供給する電圧端子Ｔ３とロウサイドＭＯＳＦＥＴ４００６のソースＳに接地電圧を供給する電圧端子Ｔ２とを電気的に分離することにより、例えばロウサイドＭＯＳＦＥＴ４００６が動作することにより生じる接地電圧ＰＧＮＤの変動が、制御回路４００４に伝達されるのを防ぐことが可能とされている。また、電圧端子Ｔ５に供給される電圧ＢＯＯＴの電圧値は、電圧端子Ｔ４に供給される電源電圧ＶＣＩＮよりも高くされる。制御回路４００４の出力信号ｆのハイレベルは、電圧ＢＯＯＴの電圧となるように、制御回路４００４は構成される。これにより、電源電圧ＶＣＩＮよりも高い電圧である電圧ＢＯＯＴを有する出力信号ｆが駆動回路４０１１に入力される。
なお、特に制限されないが、入力電圧ＶＩＮは例えば１２Ｖであり、ドライバー４００３用の電源電圧ＶＣＩＮは例えば５Ｖである。
この実施の形態において、駆動回路４０１１および４０１２のそれぞれは、バッファ回路として機能する。そのため、駆動回路４０１２は、制御回路４００４からの出力信号ｃをロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給する。ここで、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給される駆動信号ＧＬの電圧は、電源電圧ＶＣＩＮと接地電圧との間を遷移する。
一方、駆動回路４０１１は、制御回路４００４からの出力信号ｆをハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給する。駆動回路４０１１には、電源電圧として電圧ＢＯＯＴが供給されており、出力信号ｆのハイレベルの電圧は電圧ＢＯＯＴとなる。そのため、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給される駆動信号ＧＨの電圧は、電圧ＢＯＯＴと電圧端子Ｔ８における電圧ＶＳＷＨ（ハイサイドＭＯＳＦＥＴのソースにおける電圧）との間を遷移する。このように、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給される駆動信号ＧＨの電圧を高くすることにより、ハイサイドＭＯＳＦＥＴ４００５のしきい値電圧による損失を低減する。
電源システム４０００の出力端子Ｔ１３から出力される出力電圧Ｖｏｕｔは、制御用半導体集積回路装置４００７に供給される。制御用半導体集積回路装置４００７は、出力電圧Ｖｏｕｔの電圧値に応じて、パルス幅制御信号ＰＷＭ（入力信号ａ）を形成する。すなわち、出力電圧Ｖｏｕｔの電圧値に応じたパルス幅（例えばハイレベルとなっている期間）を有するパルス幅制御信号ＰＷＭを形成する。
この実施の形態における制御回路４００４は、レベルシフタ４０１３および４０１４、入力論理回路４０１８、アンド回路４０１６および４０１７、ノア回路４０１４、インバータ回路４０２０、低電圧検出回路４０２１、およびオーバラップ防止回路４０１５を有している。ここで、レベルシフタ４０１３には、上記した電圧ＢＯＯＴが供給され、レベルシフタ４０１３から出力される出力信号ｆのハイレベルは電圧ＢＯＯＴの電圧値となるようにされている。なお、特に制限されないが、オーバラップ防止回路４０１５には、出力信号ｆのハイレベルの電圧値を適切な値に変換する電圧変換回路が設けられている。
図４０から理解されるように、アンド回路４０１６は、１つの反転入力端子と２つの非反転入力端子を有する３入力のアンド回路であり、アンド回路４０１７は、２つの反転入力端子と１つの非反転入力端子を有する３入力のアンド回路である。ここで、反転入力端子は、その端子に供給された信号を反転させて、アンド回路に供給する端子であり、非反転端子は、その端子に供給された信号を、そのままアンド回路に供給する端子を意味する。なお、この実施の形態において、インバータ４０２０は、ノイズによる誤動作を防ぐために、ヒステリシス機能を有する。
入力論理回路４０１８は、複数の機能を有するが、ここではその説明は省略する。制御用半導体集積回路装置４００７から出力されたパルス幅制御信号ＰＷＭ（入力信号ａ）は、制御端子Ｔ１１を介して入力論理回路４０１８に入力される。入力論理回路４０１８の出力信号ｂは、アンド回路４０１７の反転入力端子とアンド回路４０１６の非反転入力端子に供給される。アンド回路４０１６、４０１７のそれぞれの非反転入力端子には、ノア回路４０１９の出力信号が供給される。当該ノア回路４０１９の一方の入力端子には、インバータ４０１９を介して制御信号ＤＩＳＢＬ＃が供給され、他方の入力端子には、低電圧検出回路４０２１を介して電源電圧ＶＣＩＮが供給されている。
低電圧検出回路４０２１には、電源電圧ＶＣＩＮが入力され、電源電圧ＶＣＩＮが所定の電圧値よりも低下したとき、ハイレベルの出力信号を形成し、ノア回路４０１９へ供給する。これにより、制御信号ＤＩＳＢＬ＃をロウレベルにした場合あるいは電源電圧ＶＣＩＮが所定の電圧値よりも低下した場合、ノア回路４０１９が、ロウレベルの出力信号を形成する。ノア回路４０１９の出力信号がロウレベルとなることにより、アンド回路４０１６、４０１７のそれぞれは、入力論理回路４０１８の出力信号ｂあるいは／およびオーバラップ防止回路４０１５の出力信号ｄ、ｇを、その出力へ伝達しなくなる。この結果として、制御回路４００４は非動作状態となる。これに対して、電源電圧ＶＣＩＮが所定の電圧値を超えており、ハイレベルの制御信号ＤＩＳＢＬ＃が供給されている場合には、ノア回路４０１９の出力信号はハイレベルとなる。その結果として、アンド回路４０１６、４０１７のそれぞれは、入力論理回路４０１８の出力信号ｂあるいは／およびオーバラップ防止回路４０１５の出力信号ｄ、ｇを、その出力へ伝達するようになり、制御回路４００４は動作状態となる。
アンド回路４０１６の反転入力端子には、オーバラップ防止回路４０１５の出力信号ｄが供給され、アンド回路４０１７の反転入力端子には、オーバラップ防止回路４０１５の出力信号ｇが供給される。アンド回路４０１６の出力信号ｅは、レベルシフタ４０１３を介して、制御回路４００４の出力信号ｆとして駆動回路４０１１へ入力される、また、この出力信号ｆは、オーバラップ防止回路４０１５へ入力される。一方、アンド回路４０１７の出力信号ｃは、制御回路４００４の出力信号として、駆動回路４０１２に入力される。また、出力信号ｃは、レベルシフタ４０１４によって所望の電圧値にレベルシフトされ、オーバラップ防止回路４０１５に供給される。
オーバラップ防止回路４０１５は、ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６とが、同時にオン状態となるのを防ぐための回路である。同時にオン状態となるのを防ぐために、出力信号ｃおよびｆを受け、互いにハイレベルが、時間的にオーバラップしない出力信号ｄおよびｇを形成する。このような回路は、例えば複数の論理回路および遅延回路を用いることにより構成することができる。
次に、図４１（Ａ）〜図４１（Ｇ）を用いて、図４０に示した電源システムの動作を説明する。図４１（Ａ）〜図４１（Ｇ）は、上記した信号（出力信号および制御信号）ａ〜ｇの波形図である。これらの図において、横軸は時間を示し、縦軸は電圧を示す。
図４１（Ａ）は、制御用半導体集積回路装置４００７から出力されるパルス幅制御信号ＰＷＭ（同図では、ａと記載）の波形図である。この図においては、説明のために、ハイレベルとなっている期間（パルス幅）が、１つだけ示されているが、ハイレベルとなっている期間（パルス幅）は、周期的に発生する。この実施の形態においては、電源システム４０００の出力電圧Ｖｏｕｔの電圧値に従って、制御用半導体集積回路装置４００７は、パルス幅制御信号ＰＷＭにおけるパルス幅（ハイレベルとなっている期間）を変え、出力電圧Ｖｏｕｔの電圧値が所定の値となるように制御する。所謂、ＰＷＭ制御方式を採用している。
図４１（Ａ）において、パルス幅制御信号ＰＷＭ（ａ）が、時刻ｔ１でロウレベルからハイレベルへ変化する。入力論理回路４０１８は、パルス幅制御信号ＰＷＭのこの変化に応答して、所定の遅延時間後の時刻ｔ２において、出力信号ｂをロウレベルからハイレベルへ変化させる（図４１（Ｂ））。アンド回路４０１７は、反転入力端子に供給されている出力信号ｂがハイレベルへ変化することにより、時刻ｔ２において、出力信号ｃをロウレベルへ変化させる（図４１（Ｃ））。駆動回路４０１２は、出力信号ｃがロウレベルへ変化することに応答して、ロウレベルの駆動信号ＧＬを形成して、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１へ供給する。駆動回路４０１２はバッファとして機能するため、駆動信号ＧＬと出力信号ｃとは互いに同期している。そのため、図４１（Ｃ）には、駆動信号ＧＬの波形が示されていると見なすことができ、図４１（Ｃ）には、駆動信号ＧＬを意味する符号ＧＬが、（ＧＬ）として示されている。
オーバラップ防止回路４０１５は、レベルシフタ４０１４を介して出力信号ｃの変化（ハイレベルからロウレベルへの変化）を受ける。この変化を受けると、所定遅延時間後の時刻ｔ３において、オーバラップ防止回路４０１５は、出力信号ｄをハイレベルからロウレベルへ変化させる（図４１（Ｄ））。出力信号ｄは、アンド回路４０１６の反転入力端子に供給されているため、出力信号ｄがロウレベルへ変化することにより、アンド回路４０１６は、その出力信号ｅをロウレベルからハイレベルへ、時刻ｔ３において変化させる（図４１（Ｅ））。
アンド回路４０１６の出力信号ｅがロウレベルからハイレベルへ変化することにより、これに応答して、レベルシフタ４０１３は、ハイレベルの出力信号ｆを形成する。レベルシフタ４０１３には、電圧ＢＯＯＴが動作電圧として、給電されているため、出力信号ｆのハイレベルは、電圧ＢＯＯＴの電圧値となる。この出力信号ｆは、バッファとして機能する駆動回路４０１１を介してハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給される。駆動回路４０１１は、電圧ＢＯＯＴと、電圧端子Ｔ８における電圧ＶＳＷＨを動作電圧としている。そのため、駆動回路４０１１からハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給される駆動信号ＧＨのハイレベルの電圧値は、電圧ＢＯＯＴとなり、駆動信号ＧＨのロウレベルの電圧値は、電圧ＶＳＷＨとなる。出力信号ｆと駆動信号ＧＨとは同期しているため、図４１（Ｆ）には、出力信号ｆと出力信号ＧＨが、時刻ｔ４において、ハイレベル（電圧ＢＯＯＴ）へ変化するように示されている。
オーバラップ防止回路４０１５は、出力信号ｆがハイレベルへ変化すると、所定時間後の時刻ｔ５において、出力信号ｇをロウレベルからハイレベルへ変化させる（図４１（Ｇ））。
上記したように、パルス幅制御信号ＰＷＭ（図４１ではａ）が、ロウレベルからハイレベルへ変化することにより、時刻ｔ２において、駆動回路４０１２の駆動信号ＧＬはハイレベルからロウレベルへ変化する。一方、時刻ｔ２よりも後の時刻ｔ４において、駆動回路４０１１の駆動信号ＧＨはロウレベル（ＶＳＷＨ）からハイレベル（ＢＯＯＴ）へ変化する。これにより、時刻ｔ２において、ロウサイドＭＯＳＦＥＴ４００６はオフ状態へ遷移を開始し、時刻ｔ４において、ハイサイドＭＯＳＦＥＴ４００５はオン状態へ遷移を開始する。その結果として、入力電圧ＶＩＮが、ハイサイドＭＯＳＦＥＴ４００５を介して出力端子Ｔ１に供給され、コイル素子４００８の一端およびブート容量４０１０の一端に供給される。言い換えるならば、出力端子Ｔ１を介して、電圧端子Ｔ６からコイル素子４００８の一端へ電流が供給される。
次に時刻ｔ６において、パルス幅制御信号ＰＷＭ（図４１（Ａ）ではａ）が、ハイレベルからロウレベルへ変化する（図４１（Ａ））。この変化に応答して、入力論理回路４０１８は、所定時間後の時刻ｔ７において、その出力信号ｂをハイレベルからロウレベルへ変化させる（図４１（ｂ））。出力信号ｂがロウレベルへ変化することにより、アンド回路４０１６の出力信号ｅは、時刻ｔ７において、ロウレベルへ変化する（図４１（ｅ））。
出力信号ｅがロウレベルへ変化すると、レベルシフタ４０１３は、その出力信号ｆをハイレベル（電圧ＢＯＯＴ）からロウレベルへ変化させる。レベルシフタ４０１３の出力信号ｆの変化に応答して、駆動回路４０１１は駆動信号ＧＨをハイレベル（ＢＯＯＴ）からロウレベル（ＶＳＷＨ）へ変化させる（図４１（Ｆ）の時刻ｔ８）。
出力信号ｆがハイレベルからロウレベルへ変化すると、オーバラップ防止回路４０１５は、このロウレベルへの変化に応答して、所定時間後の時刻ｔ９において、その出力信号ｇをハイレベルからロウレベルへ変化させる（図４１（Ｇ））。これにより、アンド回路４０１７の２つの反転入力端子には、ともにロウレベルが供給されることになり、アンド回路４０１７の出力信号ｃは、ロウレベルからハイレベルへ変化する（図４１（Ｃ）の時刻ｔ９）。この出力信号ｃは、駆動回路４０１２によってバッファリングされ、駆動信号ＧＬとしてロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給される。
出力信号ｃが、時刻ｔ９においてロウレベルからハイレベルへ変化すると、オーバラップ防止回路４０１５は、出力信号ｃがハイレベルへ変化してから所定時間経過後に、出力信号ｄをロウレベルからハイレベルへ変化させる（図４１（Ｄ）の時刻ｔ１０）。
時刻ｔ１０以降は、時刻ｔ１よりも前の状態となり、次にパルス幅制御信号ＰＷＭが再びハイレベルになることにより、上記した動作が繰り返される。
上記したように、時刻ｔ８において、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給される駆動信号ＧＨがロウレベル（ＶＳＷＨ）へ遷移し、時刻ｔ８よりも後の時刻ｔ９において、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給される駆動信号ＧＬがロウレベルへ遷移する。すなわち、ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６とが、同時にオン状態となる期間を防止することができる。
一方、時刻ｔ９において、駆動信号ＧＬがハイレベル（ＶＣＩＮ）となることにより、ロウサイドＭＯＳＦＥＴ４００６がオン状態へ遷移する。これにより、出力端子Ｔ１は、ロウサイドＭＯＳＦＥＴ４００６を介して電圧端子Ｔ２に接続されることになる。言い換えるならば、出力端子Ｔ１を介して、コイル素子４００８の一端から電圧端子Ｔ２の方向へ電流が流れる。
コイル素子４００８に対して交番的に電流を供給することにより、コイル素子４００８には、逆起電圧が発生し、コイル素子４００８の他端には、入力電圧ＶＩＮとは異なる電圧値の出力電圧Ｖｏｕｔが発生する。
発生した出力電圧Ｖｏｕｔの電圧値が所定の値となるように、制御用半導体集積回路装置４００７は、出力電圧Ｖｏｕｔの電圧値に応じてパルス幅制御信号ＰＷＭのパルス幅を制御する。
＜ハイサイドＭＯＳＦＥＴおよびロウサイドＭＯＳＦＥＴの構造＞
次に、上記したハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６の構造を説明する。ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６とは、サイズは異なっているが、互いに同じ構造を有している。ここでは、ロウサイドＭＯＳＦＥＴ４００６の構造を例として説明する。
図３７（Ａ）は、ロウサイドＭＯＳＦＥＴ４００６の半導体チップにおけるレイアウトを示す模式的な平面図である。また、図３７（Ｂ）は、図３７（Ａ）において、Ｂ−Ｂ’で見た場合のロウサイドＭＯＳＦＥＴ４００６の断面を示す模式的な断面図である。図３７（Ａ）において、３７００は、半導体チップを示している。この実施の形態においては、特に制限されないが、２個のＭＯＳＦＥＴが半導体チップ３７００に形成され、２個のＭＯＳＦＥＴのそれぞれのソースＳ、ドレインＤ、第１ゲート電極Ｇ１、および第２ゲート電極Ｇ２が、互いに接続され、１個のロウサイドＭＯＳＦＥＴ４００６を構成している。
図３７（Ａ）において、３７０１は、上記した２個のＭＯＳＦＥＴのそれぞれのソース電極、３７０２は、２個のＭＯＳＦＥＴのそれぞれの第２ゲート電極Ｇ２、３７０３は、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１の接続パッドである。なお、ロウサイドＭＯＳＦＥＴ４００６のドレイン電極は、半導体チップ３７００の裏面である。ソース電極３７０１は、第２ゲート電極３７０２の一部の領域を覆うように形成されている。ソース電極３７０２によって覆われていない第２ゲート電極３７０２の領域を用いて、第２ゲート電極３７０２に駆動信号ＧＬが供給される。
図３７（Ｂ）において、３７０４は、Ｎ―型（第１導電型）の半導体領域であり、ロウサイドＭＯＳＦＥＴ４００６のドレインＤとして機能する半導体領域である。３７０５は、Ｐ―型（第２導電型）の半導体領域であり、ＭＯＳＦＥＴのチャンネルが形成される半導体領域である。また、３７０６は、Ｎ＋型（第１導電型）の半導体領域であり、ＭＯＳＦＥＴのソースＳとして機能する半導体領域である。半導体領域３７０４の主面に、半導体領域３７０５が積層され、さらに半導体領域３７０５の主面に半導体領域３７０６が積層される。同図に示されているように、半導体領域３７０４、３７０５および３７０６には、溝が形成されている。半導体領域３７０４の溝には、絶縁層３７０７を挟んで金属層３７０８が形成されている。金属層３７０８と重なるように、半導体領域３７０４、３７０５の溝には、絶縁層３７０７を挟んで金属層３７０９が形成されている。金属層３７０９は、上記した第１ゲート電極Ｇ１を構成し、金属層３７０８は、上記した第２ゲート電極Ｇ２を構成する。
第１ゲート電極Ｇ１として機能する金属層３７０９と半導体領域３７０５との間に挟まれた部分の絶縁層３７０７は、ロウサイドＭＯＳＦＥＴ４００６のゲート絶縁膜と理解することができる。この実施の形態においては、溝の縦方向において、第１ゲート電極Ｇ１を構成する金属層３７０９が、ソースＳとして機能する半導体領域３７０６とドレインＤとして機能する半導体領域３７０４と一部の領域が重なるようにされている。また、第２ゲート電極Ｇ２として機能する金属層３７０８は、溝の縦方向において、ドレインＤとして機能する半導体領域３７０４に埋設されている。言い換えるならば、溝の縦方向において、第２ゲート電極Ｇ２は、第１ゲート電極Ｇ１よりも、ドレインＤ側に配置されている。
また、図３７（Ｂ）において、３７０１はソース電極であり、ソースＳとして機能する半導体領域３７０６と電気的に接続されている。なお、ソース電極３７０１は、チャンネルが形成される半導体領域３７０５とも電気的に接続されている。これにより、ソースＳとロウサイドＭＯＳＦＥＴ４００６のバックゲートとがソース電極３７０１に電気的に接続されている。第１ゲート電極Ｇ１として機能する金属層３７０９は、図３７（Ａ）に示した接続パッド３７０３に接続されている。また、３７１０は、半導体チップ３７００の裏面に設けられたドレイン電極を示している。
図３７（Ｂ）において、Ｃｒｓｓは、第１ゲート電極Ｇ１とドレインＤとの間に形成されてしまう第１ゲート・ドレイン間容量を示している。第２ゲート電極Ｇ２に供給される電圧を、ソースＳに対して負電圧にすることによって、第２ゲート電極により空乏層をより大きく延ばすことができ、第１ゲート・ドレイン間容量Ｃｒｓｓを減少させることが可能となる。また、第２ゲート電極Ｇ２に供給される電圧を、ソースＳに対して正電圧にすることによって、第２ゲート電極Ｇ２に対応するドレイン領域における抵抗値を低減することができ、ロウサイドＭＯＳＦＥＴ４００６をオン状態にした際のオン抵抗を減少させることが可能となる。
ハイサイドＭＯＳＦＥＴ４００５においても、同様に、第２ゲート電極Ｇ２に供給する電圧の極性（ソースにおける電圧を基準として）を変えることにより、第１ゲート・ドレイン間の容量Ｃｒｓｓを減少させることが可能であり、またオン抵抗を低減することが可能となる。後で、図３６（Ｂ）で示すが、ロウサイドＭＯＳＦＥＴ４００６（図４０）は、コイル素子４００８からの電流を接地電圧ＰＧＮＤへ流し、出力端子Ｔ１の電圧を低下させるために、ハイサイドＭＯＳＦＥＴ４００５よりもサイズが大きくされている。そのため、ロウサイドＭＯＳＦＥＴ４００６における第１ゲート・ドレイン間容量Ｃｒｓｓおよびオン抵抗の低減は、特に有効である。
（実施の形態１）
図１（Ａ）は、実施の形態１に係わる半導体集積回路装置４００２の要部の構成を示す回路図である。図１（Ｂ）は、図１（Ａ）に示した半導体集積回路装置４００２における電圧の波形を示す波形図である。
図１（Ａ）には、図４０に示した半導体集積回路装置４００２におけるロウサイドＭＯＳＦＥＴ４００６と駆動回路４０１２とが示されている。図１（Ａ）に示されていない部分は、図４０に示した半導体集積回路装置４００２と同じ構成となっているので、説明は省略する。
図４０において説明したように、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１は、ドライバー４００３の出力端子Ｔ９に接続され、そのソースおよびバックゲートは、電圧端子Ｔ２に接続され、そのドレインは半導体集積回路装置４００２の出力端子Ｔ１に接続されている。また、ドライバー４００３は、ロウサイドＭＯＳＦＥＴ４００６を駆動する駆動回路４０１２を有しており、駆動回路からの駆動信号ＧＬが出力端子Ｔ９を介してロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給されている。
実施の形態１において、ドライバー４００３は、制御端子Ｔ１４と制御端子Ｔ１４に接続された第２ゲート電極制御回路１００１とを具備している。制御端子Ｔ１４は、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に接続されており、第２ゲート電極制御回路１００１により形成された第２ゲート制御信号ＵＬが制御端子Ｔ１４を介してロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２へ供給される。第２ゲート電極制御回路１００１は、図１（Ａ）においては、例示として可変電圧源１００４を有している。可変電圧源１００４は、接地電圧ＣＧＮＤに対して正の電圧を発生する。また、発生する電圧値は可変とされている。接地電圧ＣＧＮＤは、接地電圧ＰＧＮＤと実質的に同じ接地電圧ＧＮＤである。そのため、第２ゲート電極制御回路１００１は、ロウサイドＭＯＳＦＥＴ４００６のソースに対して正の極性を有し、その電圧値が変わる第２ゲート制御信号ＵＬを形成する。
ソースにおける電圧（接地電圧ＰＧＮＤ）を基準として、正の電圧が第２ゲート制御信号ＵＬとして、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給されるため、ロウサイドＭＯＳＦＥＴ４００６がオン状態にされたとき、そのオン抵抗を低減することが可能となる。オン抵抗を低減することにより、ロウサイドＭＯＳＦＥＴ４００６がオン状態となったときの損失（消費電力）を低減することが可能となり、ひいては半導体集積回路装置４００２の低損失化を図ることが可能となる。また、この実施の形態１においては、第２ゲート電極Ｇ２に供給される電圧値を変更できるため、オン抵抗の値を調整することも可能となる。
第２ゲート電極制御回路１０００の一例が、図１（Ｃ）および図１（Ｄ）に示されている。図１（Ｃ）は、正極性の電圧を有する第２ゲート制御信号ＵＬを形成する第２ゲート電極制御回路１０００の一例を示す回路図である。また、図１（Ｄ）は、負極性の電圧を有する第２ゲート制御信号ＵＬを形成する第２ゲート電極制御回路１０００の一例を示す回路図である。図１（Ｂ）は、図１（Ｄ）に示した第２ゲート電極制御回路１０００によって形成される第２ゲート制御信号ＵＬの電圧波形を示す波形図である。なお、この実施の形態においては、ロウサイドＭＯＳＦＥＴ４００６のソースＳにおける電圧、すなわち接地電圧ＧＮＤに対する電圧であるため、正極性の電圧は、正電圧を意味し、負極性の電圧は負電圧を意味する。
先ず、正極性の電圧を有する第２ゲート制御信号ＵＬを形成する第２ゲート電極制御回路１０００について説明する。図１（Ｃ）において、１００２は、Ｎチャンネル型ＭＯＳＦＥＴであり、１００３および１００４のそれぞれは、抵抗素子であり、１００５は、差動増幅回路であり、１００６は、可変電圧源である。
制御端子Ｔ１４と接地電圧ＣＧＮＤとの間に抵抗素子１００３と１００４が直列に接続され、抵抗素子１００３と１００４との間の接続ノードから、分圧電圧が取り出される。取り出された分圧電圧は、差動増幅回路１００５の反転入力（−）に供給され、可変電圧源１００６からの可変電圧が、差動増幅回路１００５の非反転入力（＋）に供給されている。差動増幅回路１００５の出力信号は、そのドレインに電源電圧ＶＣＩＮが供給され、そのバックゲートとドレインが制御端子Ｔ１４に接続されたＭＯＳＦＥＴ１００２のゲートに供給されている。抵抗素子１００３と抵抗素子１００４との間の抵抗比で定まる分圧電圧と、可変電圧源１００６からの可変電圧との間の電圧差が減少する様に、差動増幅回路１００５はＭＯＳＦＴ１００２を制御する。これにより、可変電圧源１００６からの可変電圧に対応した電圧が、第２ゲート制御信号ＵＬとして形成され、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給される。ここでは、可変電圧源１００６の可変電圧の値を変更することにより、ロウサイドＭＯＳＦＥＴ４００６のオン抵抗の値を調整することが可能となる。
次に、図１（Ｄ）および図１（Ｂ）を用いて、負極性の電圧を有する第２ゲート制御信号ＵＬを形成する第２ゲート電極制御回路１０００を説明する。図１（Ｄ）において、第２ゲート電極制御回路１０００は、Ｐチャンネル型ＭＯＳＦＥＴ１００７、Ｎチャンネル型ＭＯＳＦＥＴ１００８、発振回路１０１３、容量素子１００９および１０１２、およびダイオード素子１０１０および１０１１を有する。
Ｐチャンネル型ＭＯＳＦＥＴ１００７とＮチャンネル型ＭＯＳＦＥＴ１００８は、電源電圧ＶＣＩＮと接地電圧ＣＧＮＤとの間に、それぞれのソース・ドレイン経路が直列に接続されている。また、それぞれのゲート電極には、発振回路１０１３からの発振出力が供給される。すなわち、Ｐチャンネル型ＭＯＳＦＥＴ１００７とＮチャンネル型ＭＯＳＦＥＴ１００８とにより、ＣＭＯＳ型のインバータが構成され、当該インバータに発振回路１０１３の発振出力が入力されている。インバータの出力（ＭＯＳＦＥＴ１００７とＭＯＳＦＥＴ１００８の接続ノード）は、容量素子１００９を介してダイオード素子１０１０のカソードとダイオード素子１０１１のアノードとに接続され、ダイオード素子１０１０のアノードは、容量素子１０１２の一端と制御端子Ｔ１４に接続されている。ここで、ダイオード素子１０１１のカソードと容量素子１０１２の他端は、接地電圧ＣＧＮＤに接続されている。
発振回路１０１３の発振出力に従って、インバータ（ＭＯＳＦＥＴ１００７、１００８）は、容量素子１００９を周期的に充電・放電する。すなわち、ＭＯＳＦＥＴ１００７がオンすることにより、当該ＭＯＳＦＥＴ１００７、容量素子１００９およびダイオード素子１０１１によって充電経路が構成され、容量素子１００９の充電が行われる。一方、ＭＯＳＦＥＴ１００８がオンすることにより、当該ＭＯＳＦＥＴ１００８、容量素子１００９、ダイオード素子１０１０および容量素子１０１２によって放電経路が構成される。放電経路が構成された際に、容量素子１００９と１０１２との間で電荷分散が行われ、制御端子Ｔ１４における電圧は、接地電圧ＣＧＮＤよりも負の電圧（負極性の電圧）となる。この負極性の電圧が、第２ゲート制御信号ＵＬとして、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給される。
図１（Ｂ）には、ロウサイドＭＯＳＦＥＴ４００６のソースにおける電圧（同図では、ソース電圧（ＧＮＤ）と記載）と第２ゲート制御信号ＵＬの電圧波形が示されている。同図において、横軸は時間であり、縦軸は電圧である。ロウサイドＭＯＳＦＥＴ４００６のソースＳおよびバックゲートは、接地電圧ＰＧＮＤが供給されている電圧端子Ｔ２に接続されている。そのため、ロウサイドＭＯＳＦＥＴ４００６のソースＳにおける電圧は、接地電圧ＰＧＮＤ（同図ではＧＮＤと記載）となっている。これに対して、図１（Ｄ）に示した第２ゲート電極制御回路１０００は、接地電圧ＣＧＮＤに対し負極性の電圧を形成する。接地電圧ＰＧＮＤと接地電圧ＣＧＮＤは、ともに接地電圧（ＧＮＤ）であるため、図１（Ｂ）に示すように、図１（Ｄ）の第２ゲート電極制御回路１０００により形成される第２ゲート制御信号ＵＬは、ロウサイドＭＯＳＦＥＴ４００６のソースＳにおける電圧よりも低い電圧となる。言い換えるならば、ソースＳにおける電圧を基準とした場合、負極性の電圧となる。
ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に、そのソースＳにおける電圧に対し負極性の電圧を供給することにより、第１ゲート・ドレイン間の容量Ｃｒｓｓを低減することが可能となり、ロウサイドＭＯＳＦＥＴ４００６がオンからオフあるいはオフからオンへ遷移する過渡時間（以下、遷移時間とも称する）を短縮することが可能となる。電力を消費する遷移時間が短縮されることにより、ロウサイドＭＯＳＦＥＴ４００６での消費電力（損失）の低減が可能となり、ひいては、半導体集積回路装置４００２の低損失化を図ることが可能となる。
（実施の形態２）
実施の形態１においては、第２ゲート電極制御回路１０００によって、ソースＳにおける電圧に対して正極性の電圧あるいは負極性の電圧を有する第２ゲート制御信号ＵＬが形成されている。実施の形態１の場合、ロウサイドＭＯＳＦＥＴ４００６が、その第１ゲート電極Ｇ１に供給される駆動信号ＧＬによって、遷移するとき、およびオン状態あるいはオフ状態のいずれのときにおいても、第２ゲート電極Ｇ２には、正極性あるいは負極性の電圧を有する第２ゲート制御信号ＵＬが定常的に供給される。
ところが、本願発明者が検討したところでは、負極性の電圧を有する第２ゲート制御信号ＵＬを第２ゲート電極Ｇ２に供給した場合、第１ゲート・ドレイン間容量Ｃｒｓｓは減少するが、ＭＯＳＦＥＴのオン抵抗は増加すると言うことが判明した。同様に、正極性の電圧を有する第２ゲート制御信号ＵＬを第２ゲート電極Ｇ２に供給した場合には、ＭＯＳＦＥＴのオン抵抗は減少するが、第１ゲート・ドレイン間容量Ｃｒｓｓは増加すると言うことが判明した。そのため、正極性あるいは負極性の電圧を有する第２ゲート制御信号ＵＬを、定常的にＭＯＳＦＥＴの第２ゲート電極Ｇ２へ供給していると、損失が増加するときが生じることになる。
そこで、本願発明者は、ＭＯＳＦＥＴのオン抵抗により生じる損失、すなわち導通損失と、ＭＯＳＦＥＴをオンからオフあるいはオフからオンする際に生じる損失、すなわちスイッチング損失とを検討した。検討は、電源システム４０００に用いられる半導体集積回路装置４００２を対象とし、半導体集積回路装置４００２での損失の種類と割合とを検討した。
先ず、半導体集積回路装置４００２での損失を分類した。図３８は、半導体集積回路装置４００２での損失を示す特性図である。図３８には、３個の測定結果が示されている。まず、図３８の中央には、出力端子Ｔ１（図４０）を流れる出力電流（負荷電流）Ｉｏｕｔ（Ａ）と半導体集積回路装置４００２の効率（％）との関係を表す特性グラフが示されている。この特性グラフにおいて、横軸は出力電流を示し、縦軸は、半導体集積回路装置４００２の入力電力と出力電力との比（出力電力／入力電力）を示している。電源システム４０００の負荷４００１が増加し、軽負荷から重負荷へ変化するのに従って、負荷電流（出力電流）Ｉｏｕｔは大きくなる。これは、重負荷になるに従って、負荷が要求する電流が高くなるためである。
図３８の特性グラフから理解されるように、効率は、負荷電流Ｉｏｕｔが比較的低いとき高くなり、負荷電流Ｉｏｕｔが高くなるのに従って低下する。ここで、負荷電流（出力電流）Ｉｏｕｔが、所定の電流値ｉ２以下のときを、軽負荷時、所定の電流値ｉ２を超えるときを、重負荷時と考える。このように考えた場合、軽負荷時と重負荷時とで損失の種類と割合を求めた。図３８の左側には、軽負荷時として、負荷電流Ｉｏｕｔが所定の電流値ｉ２以下の電流値ｉ１の時の損失の種類と割合が、「軽負荷時の損失内訳」として示されている。同様に、図３８の右側には、重負荷時として、負荷電流Ｉｏｕｔが所定の電流値ｉ２を超える電流値ｉ３の時の損失の種類と割合が、「重負荷時の損失内訳」として示されている。
ここで、「軽負荷時の損失内訳」および「重負荷時の損失内訳」のそれぞれは、積み上げ式の棒により表されている。積み上げの項目が、損失の種類を表しており、ここでは、スイッチング損失（以下、ＳＷ損とも称する）、導通損失（以下、導通損とも称する）およびその他が、損失の種類となっている。次に、損失の種類について説明する。
先ず、その他で表される損失は、半導体集積回路装置４００２内の論理回路、例えばドライバー４００３での損失を表している。ＳＷ損および導通損は、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６における損失であり、図３９（Ａ）および図３９（Ｂ）を用いて説明する。図３９（Ａ）および図３９（Ｂ）は、ＳＷ損および導通損を説明するための説明図である。
図３９（Ａ）の上側には、ロウサイドＭＯＳＦＥＴ４００６（ハイサイドＭＯＳＦＥＴ４００５）がオフからオンへ遷移する際のソース・ドレイン間電圧ＶＤＳの変化とドレイン電流ＩＤＳの変化と損失Ｐとが模式的に示されている。また、図３９（Ａ）の下側には、第２ゲート電極Ｇ２へ供給される第２ゲート制御信号ＵＬの電圧と第１ゲート・ドレイン間容量Ｃｒｓｓとの関係が特性グラフとして示されている。この特性グラフにおいて、横軸は第２ゲート制御信号ＵＬの電圧（同図では、ＵＬ電圧と記載）を示し、縦軸は第１ゲート・ドレイン間容量Ｃｒｓｓの容量値を示している。
ＳＷ損失、すなわちスイッチング損失Ｐは、ロウサイドＭＯＳＦＥＴ（ハイサイドＭＯＳＦＥＴ）がオフからオン（あるいはオンからオフ）へ遷移する際に発生する損失である。遷移する際、図３９（Ａ）の上側に示されているように、ソース・ドレイン間電圧ＶＤＳが有限な値を有している期間と、ドレイン電流ＩＤＳが有限な値を有している期間があり、時間的にこれらの期間が重なる。この重なっている期間において、電力が消費され、スイッチング損失Ｐとなる。そのため、スイッチング損失Ｐは、電圧（ＶＤＳ）と電流（ＩＤＳ）の積に比例する。一方、遷移に要する時間は、ＭＯＳＦＥＴの第１ゲート電極に付随する容量に依存する。この付随する容量として、第１ゲート・ドレイン間容量Ｃｒｓｓが存在する。この第１ゲート・ドレイン間容量Ｃｒｓｓは、図３９（Ａ）の下側に示した特性グラフに示されているように、第２ゲート電極Ｇ２に供給される第２ゲート制御信号ＵＬの電圧値を、低下させ、負極性にすることにより、減少させることが可能となる。
第１ゲート・ドレイン間容量Ｃｒｓｓを減少させることにより、ソース・ドレイン間電圧ＶＤＳとドレイン電流ＩＤＳの変化を早くさせ、遷移に要する時間の短縮化が図られ、スイッチング損失Ｐの減少を図ることが可能となる。
導通損失は、図３９（Ｂ）の上側に示されているように、ロウサイドＭＯＳＦＥＴ（ハイサイドＭＯＳＦＥＴ）のオン抵抗（Ｒｏｎ）とドレイン電流ＩＤＳの２乗（ＩＤＳ２）との積に比例する損失である。図３９（Ｂ）の下側には、第２ゲート制御信号ＵＬの電圧（ＵＬ電圧）とオン抵抗との関係を示す特性グラフが示されている。この特性グラフにおいて、横軸は、第２ゲート制御信号ＵＬの電圧を示し、縦軸は、ロウサイドＭＯＳＦＥＴ（ハイサイドＭＯＳＦＥＴ）のオン抵抗値を示している。図３９（Ｂ）の下側に示した特性グラフから理解されるように、第２ゲート電極Ｇ２へ供給される第２ゲート制御信号の電圧（ＵＬ電圧）を負極性の電圧から正極性の電圧へ変化させることにより、ロウサイドＭＯＳＦＥＴ（ハイサイドＭＯＳＦＥＴ）のオン抵抗Ｒｏｎは、減少する。
図３８に戻って、軽負荷時の損失内訳および重負荷時の損失内訳の説明をする。図３８の左側に示した「軽負荷時の損失内訳」から理解されるように、軽負荷時は、「ＳＷ損失」の割合が、「導通損」および「その他」の損失よりも高い。これに対して、図３８の右側に示した「重負荷時の損失内訳」から理解されるように、重負荷時は、「導通損」の割合が、「ＳＷ損」および「その他」の損失よりも高く、負荷が重くなるのに従って、半導体集積回路装置の損失に占める「導通損」の割合が高くなる。すなわち、半導体集積回路装置の損失における導通損失とスイッチング損失の割合は、負荷により変わる。重負荷のときには、導通損失の割合が高くなり、軽負荷のときには、スイッチング損失の割合が高くなる。
次に述べる実施の形態２に係わる半導体集積回路装置においては、上記したスイッチング損失と導通損失の両方の減少が図られる。
図２（Ａ）は、実施の形態２に係わる半導体集積回路装置４００２におけるドライバー４００３の要部構成を示すブロック図である。要部としては、第２ゲート電極制御回路１０００が示されている。図１（Ａ）において示した第２ゲート電極制御回路１０００の構成が、この実施の形態２においては、図２（Ａ）に示した構成に変更される。図２（Ａ）には、ドライバー４００３の制御端子Ｔ１４と、第２ゲート電極制御回路１０００とが示されており、図１（Ａ）に示したロウサイドＭＯＳＦＥＴ４００６および駆動回路４０１２は省略されている。勿論、図２（Ａ）に示す第２ゲート電極制御回路１０００は、図４０に示したドライバー４００３に設けられている。
図２（Ａ）において、第２ゲート電極制御回路１０００は、正電圧レギュレータ２０００、負電圧レギュレータ２００１、レベルシフタ２００３、選択回路２００２および第２ゲート電極ドライブ制御回路２００４を具備している。正電圧レギュレータ２０００は、接地電圧ＰＧＮＤに対して正の電圧Ｖｐｏｓを生成し、負電圧レギュレータ２００１は、接地電圧ＰＧＮＤに対して負の電圧Ｖｎｅｇを生成する。生成された正の電圧Ｖｐｏｓおよび負の電圧Ｖｎｅｇは、レベルシフタ２００３および選択回路２００２へ供給される。
第２ゲート電極ドライブ制御回路２００４は、駆動回路４０１２（図４０）から出力される駆動信号ＧＬを受け、駆動信号ＧＬに同期した制御信号を形成し、レベルシフタ２００３へ供給する。レベルシフタ２００３は、第２ゲート電極ドライブ制御回路２００４により形成された制御信号を受け、受けた制御信号のハイレベルおよびロウレベルを、正の電圧Ｖｐｏｓおよび負の電圧Ｖｎｅｇに適合させた電圧にシフトさせ、電圧をシフトした制御信号を選択回路２００２へ供給する。
選択回路２００２は、供給された制御信号の電圧（ハイレベル／ロウレベル）に従って、正の電圧Ｖｐｏｓおよび負の電圧Ｖｎｅｇのいずれかを選択し、選択した電圧（正の電圧Ｖｐｏｓあるいは負の電圧Ｖｎｅｇ）を、第２ゲート制御信号ＵＬとして、端子Ｔ１４へ出力する。図１（Ａ）に示されているように、端子Ｔ１４はロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に接続されている。ここで、レベルシフタ２００３から選択回路２００２へ供給される制御信号は、駆動回路４０１２から出力される駆動信号ＧＬと同期している。そのため、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給される第２ゲート制御信号ＵＬの電圧は、ロウサイドＭＯＳＦＥＴ４００６をオン／オフさせる駆動信号ＧＬに同期して、負の電圧Ｖｎｅｇあるいは正の電圧Ｖｐｏｓとなる。
図２（Ｂ）には、上記した選択回路２００２、レベルシフタ２００３および第２ゲート電極ドライブ制御回路２００４の回路構成例が示されている。第２ゲート電極ドライブ制御回路２００４は、電源電圧ＶＣＩＮと接地電圧ＣＧＮＤとの間に並列に接続された３個のインバータを有し、インバータは、Ｐチャンネル型ＭＯＳＦＥＴ２００９（２００８、２００７）とＮチャンネル型ＭＯＳＦＥＴ２０１５（２０１４、２０１３）とにより構成されたＣＭＯＳ型のインバータとなっている。インバータの入力は前段のインバータの出力に接続され、カスケード接続されており、初段のインバータ（２００９、２０１５）に駆動回路４０１２（図４０）からの駆動信号ＧＬが供給され、最終段のインバータの出力がレベルシフタ２００３に供給されている。これにより、図２（Ｂ）に示した第２ゲート電極ドライブ制御回路２００４は、駆動信号ＧＬを位相反転した信号を制御信号としてレベルシフタ２００３へ供給する。
レベルシフタ２００３は、第２ゲート電極ドライブ制御回路２００４からの制御信号を受けるＮチャンネル型ＭＯＳＦＥＴ２０１２と負荷素子２０１６とを有しており、Ｎチャンネル型ＭＯＳＦＥＴ２０１２のドレインは、負荷素子２０１６を介して正の電圧Ｖｐｏｓに接続されている。図２（Ｂ）に示した例においては、Ｎチャンネル型ＭＯＳＦＥＴ２０１２のソースは、接地電圧ＣＧＮＤに接続されている。これにより、負荷素子２０１６とＮチャンネル型ＭＯＳＦＥＴ２０１２との間の接続ノードから、正の電圧Ｖｐｏｓと接地電圧ＣＧＮＤとの間で変化する制御信号が出力される。すなわち、電圧をシフトした制御信号がレベルシフタ２００３から出力される。図２（Ｂ）では、Ｎチャンネル型ＭＯＳＦＥＴ２０１２のソースを接地電圧ＣＧＮＤに接続しているが、負の電圧Ｖｎｅｇに接続してもよい。
選択回路２００２は、正の電圧Ｖｐｏｓと負の電圧Ｖｎｅｇとの間に並列に接続された２個のインバータを有し、インバータはＮチャンネル型ＭＯＳＦＥＴ２０１１（２０１０）とＰチャンネル型ＭＯＳＦＥＴ２００６（２００５）とにより構成されたＣＭＯＳ型のインバータとなっている。インバータの入力は前段のインバータの出力に接続され、カスケード接続されている。初段のインバータ（２０１１、２００６）の入力には、レベルシフタ２００３からの制御信号が供給され、最終段のインバータ（２０１０、２００５）の出力が制御端子Ｔ１４に接続されている。選択回路２００２における各インバータは、正の電圧Ｖｐｏｓと負の電圧Ｖｎｅｇを電源電圧として動作する。そのため、最終段のインバータは、レベルシフタ２００３からの制御信号に応じて、正の電圧Ｖｐｏｓあるいは負の電圧Ｖｎｅｇを選択して、制御端子Ｔ１４へ出力する。
正電圧レギュレータ２０００および負電圧レギュレータ２００１は種々の構成を取ることができる。例えば、図１（Ｃ）および（Ｄ）に示した回路を用いることもできる。
図３（Ａ）から（Ｄ）は、図２（Ａ）および（Ｂ）に示した第２ゲート電極制御回路１０００を有する半導体集積回路装置４００２の動作波形図である。次に、図１（Ａ）、図２（Ａ）、図３（Ａ）から（Ｄ）、および図４０を用いて、実施の形態２に係わる半導体集積回路装置４００２の動作を説明する。
図３（Ａ）から（Ｄ）において、横軸は時間を示し、縦軸は電圧を示す。また、期間（ａ）は、ハイサイドＭＯＳＦＥＴ４００５がオンし、ロウサイドＭＯＳＦＥＴ４００６がオフしている期間を示し、期間（ｂ）は、ハイサイドＭＯＳＦＥＴ４００５がオフし、ロウサイドＭＯＳＦＥＴ４００６がオンしている期間を示している。先に図４０および図４１を用いて説明したように、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６は、駆動信号ＧＨおよびＧＬにより相補的にオン／オフする。
図３（Ａ）は、半導体集積回路装置４００２の出力端子Ｔ１における出力電圧ＶＳＷＨの波形を示しており、図３（Ｂ）は、駆動回路４０１１（図４０）からの駆動信号ＧＨの波形を示しており、図３（Ｃ）は、駆動回路４０１２（図４０）からの駆動信号ＧＬの波形を示している。また、図３（Ｄ）は、図２（Ａ）に示した第２ゲート電極制御回路１０００から出力される第２ゲート制御信号ＵＬの波形を示している。
図２（Ａ）および（Ｂ）の説明から理解されるように、第２ゲート制御信号ＵＬの電圧は、駆動信号ＧＬに同期して、正の電圧Ｖｐｏｓと負の電圧Ｖｎｅｇとの間を遷移する。ロウサイドＭＯＳＦＥＴ４００６のソースＳは、接地電圧の電圧端子Ｔ２（図１（Ａ）、図４０）に接続されている。従って、第２ゲート制御信号ＵＬの電圧は、図３（Ｄ）に示されているように、ロウサイドＭＯＳＦＥＴ４００６のソースＳにおける電圧（ソース電圧（ＧＮＤ））を基準として、正極性の電圧（正の電圧Ｖｐｏｓ）あるいは負極性の電圧（負の電圧Ｖｎｅｇ）となる。この実施の形態２においては、図２（Ｂ）から理解されるように、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給される駆動信号ＧＬが、ハイレベルへ変化すると、この変化に同期して、第２ゲート電極制御回路１０００は、正の電圧Ｖｐｏｓを第２ゲート制御信号ＵＬとして出力する。一方、駆動信号ＧＬが、ロウレベルへ変化すると、この変化に同期して、第２ゲート電極制御回路１０００は、負の電圧Ｖｎｅｇを第２ゲート制御信号ＵＬとして出力する。
先ず、時刻ｔ１において、駆動回路４０１２の出力である駆動信号ＧＬがハイレベルからロウレベルへ変化する。この駆動信号ＧＬは、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給されているため、ロウサイドＭＯＳＦＥＴ４００６は、オンからオフへ遷移する。一方、駆動信号ＧＬがロウレベルへ変化することにより、第２ゲート電極制御回路１０００から出力されている第２ゲート制御信号ＵＬの電圧は、時刻ｔ１において、負の電圧Ｖｎｅｇへ変化する。第２ゲート電極制御信号ＵＬは、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給されているため、第２ゲート電極制御信号ＵＬが負の電圧Ｖｎｅｇへ変化することにより、ロウサイドＭＯＳＦＥＴ４００６における第１ゲート・ドレイン間容量Ｃｒｓｓが減少させられる。これにより、ロウサイドＭＯＳＦＥＴ４００６は、オンからオフへの遷移が早く行われるようになり、遷移時間が短縮される。
ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６がともにオン状態となるのを防ぐために、所定時間（デッドタイム期間）を経過した後の時刻ｔ２において、駆動回路４０１１の出力信号である駆動信号ＧＨがロウレベルからハイレベルへ変化する。駆動信号ＧＨは、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給されているため、ハイサイドＭＯＳＦＥＴ４００５は、オフからオンへ変化する。これにより、出力端子Ｔ１における出力電圧ＶＳＷＨの電圧は上昇する。
デッドタイム期間（時刻ｔ１から時刻ｔ２）、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６は、ともにオフであるが、出力端子Ｔ１４における電圧ＶＳＷＨは低下する。この一因は、ロウサイドＭＯＳＦＥＴ４００６が、オンからオフへ遷移する期間に生じるスイッチング損失によるものである。この実施の形態２においては、遷移する期間を短くすることが可能なため、スイッチング損失を低減することが可能である。
次に時刻ｔ３において、駆動信号ＧＨがハイレベルからロウレベルへ変化する。これにより、ハイサイドＭＯＳＦＥＴ４００５は、オンからオフへ遷移する。時刻ｔ３からデッドタイム期間に相当する時間を経過した後の時刻ｔ４において、駆動信号ＧＬがロウレベルからハイレベルへ変化する。この駆動信号ＧＬの変化により、ロウサイドＭＯＳＦＥＴ４００６はオフからオンへ遷移する。また、この駆動信号の変化により、第２ゲート電極制御回路１０００は、その出力信号である第２ゲート電極制御信号ＵＬの電圧を、正の電圧Ｖｐｏｓへ変化させる。
ハイサイドＭＯＳＦＥＴ４００５がオフとなり、ロウサイドＭＯＳＦＥＴ４００６がオンとなるため、出力端子Ｔ１４における出力電圧ＶＳＷＨは、低下する。ハイレベルの駆動信号ＧＬによってロウサイドＭＯＳＦＥＴ４００６がオンされているとき、正の電圧Ｖｐｏｓを有する第２ゲート電極制御信号ＵＬが、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給される。これにより、ロウサイドＭＯＳＦＥＴ４００６のオン抵抗を低減することができ、ロウサイドＭＯＳＦＥＴ４００６での導通損失を低減することができる。
時刻ｔ５において、駆動信号ＧＬが再びハイレベルからロウレベルへ変化する。以後、上記した時刻ｔ１〜ｔ４の動作が繰り返される。
実施の形態２においては、ロウサイドＭＯＳＦＥＴ４００６が、第１ゲート電極Ｇ１に供給される駆動信号ＧＬによってオンするとき、当該駆動信号ＧＬに従って動作する第２ゲート電極制御回路１０００から、第２ゲート電極Ｇ２へ正の電圧Ｖｐｏｓが供給される。また、ロウサイドＭＯＳＦＥＴ４００６が、第１ゲート電極Ｇ１に供給される駆動信号ＧＬによってオフするとき、当該駆動信号ＧＬに従って動作する第２ゲート電極制御回路１０００から、第２ゲート電極Ｇ２へ負の電圧Ｖｎｅｇが供給される。これにより、ロウサイドＭＯＳＦＥＴ４００６がオンするときには、当該ＭＯＳＦＥＴのオン抵抗による導通損失の低減を図ることができ、ロウサイドＭＯＳＦＥＴ４００６がオフ／オン（オン／オフ）のスイッチングを行うときには、スイッチング損失の低減を図ることができる。
図４（Ａ）から（Ｄ）は、導通損失の低減を説明するための説明図である。図４（Ｄ）には、上記したロウサイドＭＯＳＦＥＴ４００６の回路が示されている。ロウサイドＭＯＳＦＥＴ４００６は、そのソースＳが接地電圧ＰＧＮＤ（ＧＮＤ）に接続され、そのドレインＤが制御端子Ｔ１４に接続されている。同図において、Ｒｏｎは、当該ＭＯＳＦＥＴ４００６がオンしたときのオン抵抗を示しており、ＩＳＤは、オンした当該ＭＯＳＦＥＴ４００６を流れるソース・ドレイン電流を示している。ロウサイドＭＯＳＦＥＴ４００６は、オンしたとき、コイル素子４００８（図４０）の一端へ接地電圧から電流を供給すると考えることができるため、ここではドレイン電流ＩＤＳではなく、ソース・ドレイン電流ＩＳＤとして示してある。
図４（Ａ）には、図３（Ａ）と同様に、出力端子Ｔ１における出力電圧ＶＳＷＨの波形が示されている。図４（Ｂ）には、図４（Ａ）において、ロウサイドＭＯＳＦＥＴ４００６がオンしている期間の出力電圧ＶＳＷＨの拡大波形が示されている。また、図４（Ｃ）には、ロウサイドＭＯＳＦＥＴ４０１１がオンしている期間におけるソース・ドレイン電流ＩＳＤの波形が示されている。
図４（Ｂ）において、破線は、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に、負の電圧を印加した時の出力電圧ＶＳＷＨの波形であり、実線は、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に、正の電圧を印加した時の出力電圧ＶＳＷＨの波形を示している。第２ゲート電極Ｇ２に負の電圧を印加すると、オン抵抗が大きくなる。これに対して、実施の形態のように、第２ゲート電極Ｇ２に正の電圧を印加すると、オン抵抗が小さくなる。オン抵抗による電圧は、周知のように抵抗（Ｒｏｎ）と電流（ソース・ドレイン電流ＩＳＤ）との積により求まる。そのため、オン抵抗を小さくすることにより、導通損失の低減を図ることが可能となる。また、ロウサイドＭＯＳＦＥＴがオンしたときに、出力電圧ＶＳＷＨが、低下しすぎるのを防ぐことも可能となる。
（実施の形態３）
図５は、実施の形態３に係わる半導体集積回路装置４００２における第２ゲート電極制御回路１０００の構成を示すブロック図である。この実施の形態３には、実施の形態２において述べた本願発明者の検討に基づく知見が適用されている。すなわち、半導体集積回路装置における「導通損失」と「スイッチング損失」の割合は、負荷により変わり、重負荷なるのに従って、「導通損失」の割合が高くなる。この知見に基づき、割合の高い損失の低減を図り、効率的に半導体集積回路装置の損失の低減を図る。
実施の形態３においては、実施の形態１および２と同様に、ドライバー４００３（図４０）に第２ゲート電極制御回路１０００と、制御端子Ｔ１４が設けられる。当該制御端子Ｔ１４は、実施の形態２と同様に、ロウサイドＭＯＳＦＥＴ４００６（図１、図４０）の第２ゲート電極Ｇ２に接続される。残りの構成および動作に関しては、図４０で説明したのと同様であるため、ここでは省略する。
図５において、第２ゲート電極制御回路１０００は、負荷電流検出回路５０００、第２ゲート電極ドライブ制御回路５００１、正電圧レギュレータ５００２、負電圧レギュレータ５００３、およびスイッチ５００４および５００５を具備している。この第２ゲート電極制御回路１０００は、実施の形態２と同様に、接地電圧ＧＮＤを基準として、正極性の電圧あるいは負極性の電圧を有する第２ゲート電極制御信号ＵＬを形成し、制御端子Ｔ１４を介してロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給する。
正電圧レギュレータ５００２は、第２ゲート電極ドライブ制御回路５００１から出力される制御信号５００６を、当該正電圧レギュレータ５００２を動作／非動作させるＯＮ／ＯＦＦ信号として受ける。制御信号５００６が正電圧レギュレータ５００２を動作させることを指示している場合、正電圧レギュレータ５００２は、接地電圧に対して正の電圧Ｖｐｏｓを形成する。一方、制御信号５００６が正電圧レギュレータ５００２を非動作にすることを指示している場合、正電圧レギュレータ５００２は非動作となる。
負電圧レギュレータ５００３も、正電圧レギュレータ５００２と同様に、第２ゲート電極ドライブ制御回路５００１から出力される制御信号５００７を、当該負電圧レギュレータ５００３を動作／非動作させるＯＮ／ＯＦＦ信号として受ける。制御信号５００７が負電圧レギュレータ５００３を動作させることを指示している場合、負電圧レギュレータ５００３は、接地電圧に対して負の電圧Ｖｎｅｇを形成する。一方、制御信号５００７が負電圧レギュレータ５００３を非動作にすることを指示している場合、負電圧レギュレータ５００２は非動作となる。
スイッチ５００４は、制御信号５００６に従って、オン／オフする。スイッチ５００４がオンすることにより、正電圧レギュレータ５００２により形成された正の電圧Ｖｐｏｓを制御端子Ｔ１４へ供給する。スイッチ５００４のオン／オフは、正電圧レギュレータ５００２の動作／非動作と同期している。すなわち、制御信号５００６によって、正電圧レギュレータ５００２を動作させるとき、スイッチ５００４はオン状態とされ、制御信号５００６によって、正電圧レギュレータ５００２を非動作にさせるとき、スイッチ５００４はオフ状態とされる。
スイッチ５００５も、スイッチ５００４と同様に、制御信号５００７に従って、オン／オフする。スイッチ５００５がオンすることにより、負電圧レギュレータ５００３により形成された負の電圧Ｖｎｅｇを制御端子Ｔ１４へ供給する。スイッチ５００５のオン／オフは、負電圧レギュレータ５００３の動作／非動作と同期している。すなわち、制御信号５００７によって、正電圧レギュレータ５００３を動作させるとき、スイッチ５００５はオン状態とされ、制御信号５００７によって、負電圧レギュレータ５００３を非動作にさせるとき、スイッチ５００５はオフ状態とされる。
第２ゲート電極ドライブ制御回路５００１は、負荷電流検出回路５０００から検出信号を受け、検出信号の例えば電圧に従って、制御信号５００６および制御信号５００７を形成し、正電圧レギュレータ５００２あるいは負電圧レギュレータ５００３を動作させる。また、動作させるレギュレータ（正電圧レギュレータ５００２あるいは負電圧レギュレータ５００３）に対応するスイッチ（スイッチ５００４あるいはスイッチ５００５）をオン状態にする。これにより、第２ゲート電極制御回路１０００は、負荷電流検出回路５０００からの検出信号に従って、正の電圧Ｖｐｏｓおよび負の電圧Ｖｎｅｇの内のいずれかの電圧を有する第２ゲート電極制御信号ＵＬを端子Ｔ１４へ出力する。
図６（Ａ）および（Ｂ）は、図５に示した第２ゲート電極制御回路１０００の動作を示す波形図である。図６（Ａ）および（Ｂ）において、横軸は時間を示している。図６（Ａ）は、半導体集積回路装置４００２の出力端子Ｔ１を流れる負荷電流Ｉｏｕｔの波形を示しており、同図の縦軸は電流値を表している。また、図６（Ｂ）は、図５に示した第２ゲート電極制御回路１０００から出力される第２ゲート電極制御信号ＵＬの電圧波形を示しており、同図の縦軸は電圧値を表している。
電源システム４０００（図４０）の出力端子Ｔ１３に接続される負荷４００１が、重負荷であるか軽負荷であるかによって、図３８において説明したように、負荷電流Ｉｏｕｔの値は変わる。すなわち、負荷が重くなるのに従って、負荷電流Ｉｏｕｔの電流値が高くなる。
図５に示した負荷電流検出回路５０００は、特に制限されないが出力端子Ｔ１を流れる負荷電流Ｉｏｕｔを受け、負荷電流Ｉｏｕｔの電流値が所定の電流値（図３８の例では、電流ｉ２）を超えたか否かを示す検出信号を形成し、第２ゲート電極ドライブ制御回路５００１へ供給する。第２ゲート電極ドライブ制御回路５００１は、検出信号が所定の電流値を超えたことを示す場合、正電圧レギュレータ５００２を動作させ、スイッチ５００４をオン状態にさせる。このとき、負電圧レギュレータ５００３は非動作にさせ、スイッチ５００５はオフ状態にさせる。これにより、負荷電流Ｉｏｕｔが所定の電流値を超えた場合には、正の電圧Ｖｐｏｓを有する第２ゲート制御信号ＵＬが、ロウサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２に供給されることになる。
一方、負荷電流Ｉｏｕｔが所定の電流値以下の場合には、第２ゲート電極ドライブ制御回路５００１は、正電圧レギュレータ５００２を非動作とし、スイッチ５００４をオフ状態にさせる。このとき、負電圧レギュレータ５００３を動作させ、スイッチ５００５はオン状態にさせる。これにより、負荷電流Ｉｏｕｔが所定の電流値以下の場合には、負の電圧Ｖｎｅｇを有する第２ゲート制御信号ＵＬが、ロウサイドＭＯＳＦＥＴ４００５の第２ゲート電極に供給されることになる。
スイッチ５００４および５００５は、負荷電流検出回路５０００からの検出信号に従って、正の電圧Ｖｐｏｓあるいは負の電圧Ｖｎｅｇを第２ゲート制御信号ＵＬとして出力するため、選択回路と見なすことができる。
図６（Ａ）および（Ｂ）を、例にして、実施の形態３を説明すると、期間（ａ）においては、負荷電流Ｉｏｕｔが、所定の電流値（例えば、図３８のｉ２）以下である。そのため、第２ゲート電極制御回路１０００から出力される第２ゲート電極制御信号ＵＬの電圧は、負の電圧Ｖｎｅｇとなる。一方、期間（ｂ）においては、負荷電流Ｉｏｕｔが所定の値を超える。そのため、第２ゲート電極制御回路１０００から出力される第２ゲート電極制御信号ＵＬの電圧は、正の電圧Ｖｐｏｓとなる。
負荷電流Ｉｏｕｔが低い場合は、軽負荷の時であり、負荷電流Ｉｏｕｔが高い場合は、重負荷の時である。この実施の形態３においては、軽負荷の時（期間（ａ））、負の電圧Ｖｎｅｇが、ロウサイドＭＯＳＦＥＴの第２ゲート電極Ｇ２に供給されることになり、スイッチング損失の低減が図られる。一方、重負荷の時（期間（ｂ））には、正の電圧Ｖｐｏｓが、ロウサイドＭＯＳＦＥＴの第２ゲート電極Ｇ２に供給されることになる。そのため、重負荷の時には、ロウサイドＭＯＳＦＥＴの導通損失の低減が図られることになる。図３８において説明したように、重負荷の時には、導通損失の割合が高く、軽負荷の時には、スイッチング損失の割合が高い。実施の形態３によれば、重負荷の時には、そのとき割合が高い導通損失の低減が図られ、軽負荷の時には、そのとき割合の高いスイッチング損失の低減が図れる。そのため、負荷の状況に応じて適切な損失の低減が図れるようになる。
なお、負荷電流検出回路５０００の構成としては、種々の構成が考えられる。
（実施の形態４）
図７は、実施の形態４に係わる半導体集積回路装置４００２の構成を示すブロック図である。この実施の形態４においても、実施の形態２において述べた本願発明者の検討に基づく知見が適用されている。
実施の形態４においては、図４０を用いて説明したドライバー４００３に、制御端子Ｔ１４、負荷電流検出コンパレータ７０００、４周期検出回路７００１、アナログスイッチ７００３、インバータ７００２、正電圧レギュレータ２０００および負電圧レギュレータ２００１が追加される。ここで、正電圧レギュレータ２０００および負電圧レギュレータ２００１は、図２（Ａ）において説明しているので、説明を省略する。
図４０に示したようにドライバー４００３は、複数の端子を有している。図７には、複数の端子の内、図４０において説明した端子（電圧端子Ｔ８、出力端子Ｔ９、電圧端子Ｔ１０）が示されている。また、上記した複数の実施の形態において述べたのと同様に、ドライバー４００３は制御端子Ｔ１４を有している。ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１は、出力端子Ｔ９に接続され、出力端子Ｔ９を介して駆動回路４０１２からの駆動信号ＧＬが、第１ゲート電極Ｇ１へ供給される。電圧端子Ｔ１０は、ロウサイドＭＯＳＦＥＴ４００６のソースＳに接続され、さらに接地電圧ＰＧＮＤに接続されている。電圧端子Ｔ８は、ロウサイドＭＯＳＦＥＴ４００６のドレインＤに接続されている。
この実施の形態４においては、電圧端子Ｔ８と電圧端子Ｔ１０が負荷電流検出コンパレータ７０００に接続されている。電圧端子Ｔ８は、図４０において示したように、半導体集積回路装置４００２の出力端子Ｔ１にも接続されている。そのため、電圧端子Ｔ８の電圧ＶＳＷＨは、半導体集積回路装置４００２の出力に依存して変化する。
負荷電流検出コンパレータ７０００は、反転入力端子（−）と非反転入力端子（＋）とを有するコンパレータ７００４とオフセット回路７００５とを有している。コンパレータ７００４の非反転入力端子（＋）は、電圧端子Ｔ１０に接続され、反転入力端子（−）は、オフセット回路７００５を介して電圧端子Ｔ８に接続されている。オフセット回路７００５の構成としては種々の構成が考えられるため、図７においては電池の記号で示されている。この負荷電流検出コンパレータ７０００は、ロウサイドＭＯＳＦＥＴ４００６がオン状態のとき、電圧端子Ｔ１０における電圧ＰＧＮＤと電圧端子Ｔ８における電圧ＶＳＷＨとを比較する。
出力端子Ｔ９を介して駆動回路４０１２から、第１ゲート電極Ｇ１へ供給される駆動信号ＧＬによって、ロウサイドＭＯＳＦＥＴ４００６がオン状態にされると、接地電圧ＰＧＮＤからコイル素子４０１８（図４０）の一端へ向かって電流ＩＳＤが供給される。この電流ＩＳＤが流れることにより、電圧降下が発生し、電圧端子Ｔ８における電圧ＶＳＷＨが低下する。コンパレータ７００４の反転入力端子（−）には、この電圧端子Ｔ８における低下した電圧（ＶＳＷＨ）にオフセット回路７００５によるオフセット電圧とが加えられた電圧（以下、電圧ＶＳＷＨ＋ｏｆｆｓｅｔと称する）が供給されることになる。一方、コンパレータ７００４の非反転入力端子（＋）には、接地電圧ＰＧＮＤ（ＧＮＤ）が供給されているため、コンパレータ７００４は、接地電圧ＰＧＮＤに対して、電圧ＶＳＷＨ＋ｏｆｆｓｅｔが高いか否かを判定し、判定結果をハイレベル／ロウレベルの電圧とした出力信号を形成し、負荷電流検出コンパレータ７０００の出力信号として出力する。
負荷電流検出コンパレータ７０００の出力信号は、４周期検出回路７００１に供給される。４周期検出回路７００１は、カウンタ７００７とＲＳ型フリップフロップ７００６とを有している。カウンタ７００７は、所定の周期で、負荷電流検出コンパレータ７０００からの出力信号をカウントする。負荷電流検出コンパレータ７０００は、例えば電圧ＶＳＷＨ＋ｏｆｆｓｅｔが接地電圧ＰＧＮＤよりも高いとき、ハイレベルの出力信号を形成し、電圧ＶＳＷＨ＋ｏｆｆｓｅｔが接地電圧ＰＧＮＤよりも低いとき、ロウレベルの出力信号を形成する。カウンタ７０００は、負荷電流検出コンパレータ７０００の出力信号が、連続して４周期以上ハイレベルのとき、４ｔｉｍｅｓ信号（図では、４ｔｉｍｅｓと記載）を出力する。一方、連続して４周期未満のハイレベルの出力信号が負荷電流検出コンパレータ７０００から供給されたときには、Ｒｅｓｅｔ信号（図ではＲｅｓｅｔと記載）を出力する。
４周期検出回路７００１のＲＳ型フリップフロップ７００６は、４ｔｉｍｅｓ信号をそのセット端子に受け、Ｒｅｓｅｔ信号をリセット端子に受けている。そのため、ＲＳ型フリップフロップ７００６は、４ｔｉｍｅｓ信号が供給されると、その出力端子Ｑからセット状態の出力信号（例えばハイレベル）を出力し、Ｒｅｓｅｔ信号が供給されると、その出力端子Ｑからリセット状態の出力信号（ロウレベル）を出力する。このＲＳ型フリップフロップ７００６の出力信号が、４周期検出回路７００１の出力となる。
４周期検出回路７００１の出力信号は、アナログスイッチ７００３の選択信号として用いられる。アナログスイッチ７００３は、互いにソース・ドレイン経路が並列に接続されたＮチャンネル型ＭＯＳＦＥＴ７００８とＰチャンネル型ＭＯＳＦＥＴ７００９と、互いにソース・ドレイン経路が並列に接続されたＮチャンネル型ＭＯＳＦＥＴ７０１０とＰチャンネル型ＭＯＳＦＥＴ７０１１とを有している。ここで、Ｎチャンネル型ＭＯＳＦＥＴ７００８とＰチャンネル型ＭＯＳＦＥＴ７００９のソース・ドレイン経路は、正電圧レギュレータ２０００と制御端子Ｔ１４との間に接続されている。また、Ｎチャンネル型ＭＯＳＦＥＴ７０１０とＰチャンネル型ＭＯＳＦＥＴ７０１１のソース・ドレイン経路は、負電圧レギュレータ２００１と制御端子Ｔ１４との間に接続されている。
上記した４周期検出回路７００１の出力信号は、上記したＰチャンネル型ＭＯＳＦＥＴ７０１１のゲート電極と、Ｎチャンネル型ＭＯＳＦＥＴ７００８のゲート電極に供給されている。また、上記した４周期検出回路７００１の出力信号は、インバータ７００２によって位相反転され、上記したＰチャンネル型ＭＯＳＦＥＴ７００９のゲート電極と、Ｎチャンネル型ＭＯＳＦＥＴ７０１０のゲート電極に供給されている。これにより、４周期検出回路７００１の出力信号に従って、Ｎチャンネル型ＭＯＳＦＥＴ７００８とＰチャンネル型ＭＯＳＦＥＴ７００９とにより構成される第１アナログスイッチと、Ｎチャンネル型ＭＯＳＦＥＴ７０１０とＰチャンネル型ＭＯＳＦＥＴ７０１１とにより構成される第２アナログスイッチとが相補的にオン／オフされる。第１アナログスイッチがオンされることにより、この第１アナログスイッチを介して正の電圧Ｖｐｏｓが制御端子Ｔ１４に供給される。一方、第２アナログスイッチがオンされることにより、このアナログスイッチを介して負の電圧Ｖｎｅｇが制御端子Ｔ１４に供給される。
次に、この実施の形態４に係わる半導体集積回路装置４００２の動作を、図８に示す動作波形を用いて説明するが、動作の概略を述べると次のようになる。すなわち、負荷電流検出コンパレータ７０００によって、負荷電流ＩＳＤの電流値が所定の値を超えているか否かの検出が行われる。負荷電流検出コンパレータ７０００からの検出信号に基づいて、４周期検出回路７００１が、連続する４周期以上、負荷電流ＩＳＤが所定の値を超えているか否かの判定を行う。この判定の結果に従って、正の電圧Ｖｐｏｓあるいは負の電圧ＶｎｅｇがロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給されることになる。これにより、重負荷時には、導通損失の低減が図られ、軽負荷時には、スイッチング損失の低減が図られる。
図８（Ａ）から（Ｄ）は、図７に示した半導体集積回路装置４００２の動作を示す波形図である。同図において、横軸は時間である。また、図８（Ａ）、（Ｃ）および（Ｄ）のそれぞれの縦軸は、電圧値であり、図８（Ｂ）の縦軸は、電流値である。
図８（Ａ）は、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給される駆動信号ＧＬの波形を示しており、図８（Ｂ）は、ロウサイドＭＯＳＦＥＴ４００６のソース・ドレイン電流ＩＳＤ（負荷電流）の電流波形を示している。先に説明した様に、ソース・ドレイン電流ＩＳＤは、負荷が重くなるのに従って、その電流値が高くなる。
また、図８（Ｃ）は、コンパレータ７００４の反転入力端子（−）および非反転入力端子（＋）に供給される電圧波形を示しており、図８（Ｄ）は４周期検出回路７００１の出力信号（ＲＳ型フリップフロップ７００６の出力信号Ｑ）を示している。
駆動回路４０１２から出力される駆動信号ＧＬは、周期的にハイレベルとなり、ロウサイドＭＯＳＦＥＴ４００６を周期的にオンさせる。ロウサイドＭＯＳＦＥＴ４００６がオンすることにより、このロウサイドＭＯＳＦＥＴを介してソース・ドレイン電流ＩＳＤが、負荷電流としてコイル素子４００８へ供給される。ソース・ドレイン電流ＩＳＤが流れると、出力端子Ｔ１（図４０）に接続された電圧端子Ｔ８における電圧ＶＳＷＨが低下する。この電圧ＶＳＷＨにオフセット電圧ｏｆｆｓｅｔを加えて形成された電圧ＶＳＷＨ＋ｏｆｆｓｅｔ（同図ではＶＳＷＨ（＋ｏｆｆｓｅｔ）と記載）も、ソース・ドレイン電流ＩＳＤが流れることにより、低下する。
時刻ｔ１よりも前の時刻においては、負荷が軽く、負荷電流（ソース・ドレイン電流ＩＳＤ）の電流値が小さい。そのため、電圧ＶＳＷＨは、接地電圧ＰＧＮＤよりも高い電圧値となり、コンパレータ７００４からはロウレベルの検出信号が、４周期検出回路７００１へ供給される。カウンタ７００７は、コンパレータ７００４の出力信号がロウレベルであり、連続した４周期以上のハイレベルでないため、４ｔｉｍｅｓ信号を形成しない。その結果とし、ＲＳ型フリップフロップ７００６の出力信号Ｑはロウレベルとなる。ロウレベルの出力信号Ｑによって、第２アナログスイッチ（ＭＯＳＦＥＴ１０、１１）がオン状態となり、第１アナログスイッチ（ＭＯＳＦＥＴ８、９）はオフ状態となる。
これにより、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２には、負の電圧Ｖｎｅｇを有する第２ゲート電極制御信号ＵＬが供給されることになる。すなわち、軽負荷のときには、負の電圧Ｖｎｅｇを有する第２ゲート電極制御信号ＵＬが、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給され、ロウサイドＭＯＳＦＥＴ４００６におけるスイッチング損失の低減が図られる。
時刻ｔ１において、負荷が増加すると、ロウサイドＭＯＳＦＥＴ４００６を流れるソース・ドレイン電流ＩＳＤの電流値が高くなる。これにより、ロウサイドＭＯＳＦＥＴ４００６がオンしたときの電圧端子Ｔ８における電圧ＶＳＷＨは、時刻ｔ１よりも前の時刻における電圧値よりも低下する。その結果、コンパレータ７００４の反転入力端子（−）における電圧ＶＳＷＨ＋ｏｆｆｓｅｔは、接地電圧ＰＧＮＤよりも低下し、コンパレータ７００４はハイレベルの検出信号を形成する。図８（Ｂ）および（Ｃ）に示すように、連続して４周期、ソース・ドレイン電流ＩＳＤの電流値が高いと、連続して４周期、電圧ＶＳＷＨ＋ｏｆｆｓｅｔが、接地電圧ＰＧＮＤよりも低下する。この連続した周期において、４周期目に、コンパレータ７００４は、４ｔｉｍｅｓ信号を形成する。この４ｔｉｍｅｓ信号に応答して、フリップフロップ７００６は、セット状態へ変更され、フリップフロップ７００６の出力信号Ｑはハイレベルとなる（時刻ｔ２）。
出力信号Ｑがハイレベルとなることにより、第１アナログスイッチ（ＭＯＳＦＥＴ７００８、７００９）がオン状態となり、正の電圧Ｖｐｏｓが制御端子Ｔ１４に供給される。言い換えるならば、正の電圧Ｖｐｏｓを有する第２ゲート電極制御信号ＵＬが、制御端子Ｔ１４からロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２へ供給されることになる。
これにより、負荷が増加して、負荷電流の電流値が高くなると、すなわち重負荷になると、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に正の電圧Ｖｐｏｓが供給されることになり、ロウサイドＭＯＳＦＥＴ４００６における導通損失の低減が図られる。
時刻ｔ３において、重負荷から軽負荷へなると、負荷電流の電流値が低くなり、ロウサイドＭＯＳＦＥＴ４００６がオンしたときの電圧端子Ｔ８における電圧ＶＳＷＨが低下する。その結果として、コンパレータ７００４の出力はロウレベルとなり、ＲＳ型フリップフロップ７００６はリセットされ、その出力信号Ｑは、時刻ｔ４においてロウレベルとなる。これにより、再び、負の電圧Ｖｎｅｇを有する第２ゲート電極制御信号ＵＬが第２ゲート電極Ｇ２へ供給されるようになり、ロウサイドＭＯＳＦＥＴ４００６におけるスイッチング損失の低減が図られる。
上記したように、この実施の形態４によれば、重負荷と軽負荷とが検出され、重負荷の際には、正の電圧Ｖｐｏｓを有する第２ゲート電極制御信号ＵＬがロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給され、導通損失の低減が図れる。一方、軽負荷の際には、負の電圧Ｖｎｅｇを有する第２ゲート電極制御信号ＵＬがロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給され、スイッチング損失の低減が図れる。
また、実施の形態４によれば、連続して４周期以上、負荷電流が高いときに、重負荷と判定するようにしている。そのためノイズ等により負荷電流が急変した場合に、重負荷と判定することを避けることが可能となる。なお、４周期は、一例であり、この数に限定されるものではない。勿論、負荷電流検出コンパレータ７０００、４周期検出回路７００１およびアナログスイッチ７００３のそれぞれの構成も、種々変形可能である。
先に説明した実施の形態２においては、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１へ供給される駆動信号ＧＬに同期して、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２へ供給される第２ゲート電極制御信号ＵＬの電圧を正の電圧Ｖｐｏｓと負の電圧Ｖｎｅｇとで変更するようにしていた。すなわち、ロウサイドＭＯＳＦＥＴ４００６のオン／オフに同期して、第２ゲート電極Ｇ２へ供給される電圧の極性を変更していた。これに対して、実施の形態３および４においては、負荷電流に応じて、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極へ供給される第２ゲート電極制御信号ＵＬの電圧の極性が変更される。
図９（Ａ）から図９（Ｆ）は、実施の形態３および４における第２ゲート電極制御信号ＵＬの変化と、軽負荷および重負荷との関係を説明するための説明図である。
図９（Ａ）から図９（Ｅ）において、横軸は時間を表している。図９（Ａ）は、半導体集積回路装置４００２の出力端子Ｔ１における出力電流Ｉｏｕｔの波形を示している。ここで、出力電流Ｉｏｕｔは、ハイサイドＭＯＳＦＥＴ４００５からの電流とロウサイドＭＯＳＦＥＴからの電流（ソース・ドレイン電流ＩＳＤ）とを含んでいる。図９（Ｂ）は、駆動回路４０１３から出力され、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給される駆動信号ＧＨの波形を示しており、図９（Ｃ）は、駆動回路４０１２から出力され、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１に供給される駆動信号ＧＬの波形を示しており、図９（Ｄ）は、出力端子Ｔ１（Ｔ８）における出力電圧（電圧）ＶＳＷＨの波形を示している。また、図９（Ｅ）は、ロウサイドＭＯＳＦＥＴ４００６のソースＳにおける電圧と、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給される第２ゲート電極制御信号ＵＬの波形を示している。なお、ロウサイドＭＯＳＦＥＴ４００６のソースＳは、接地電圧ＰＧＮＤに接続されているため、その電圧は接地電圧（ＧＮＤ）となる。
図９（Ｆ）は、軽負荷のときの損失と重負荷のときの損失とを積み上げ棒グラフで示している。
図９において、時刻ｔ１を境として、時刻ｔ１よりも前の時刻（同図において左側）では、負荷が軽く、出力電流Ｉｏｕｔの電流値が低い。そのため、図９においては、「軽負荷」として示されている。これに対して、時刻ｔ１より後の時刻（同図では右側）では、負荷が重く、出力電流Ｉｏｕｔの電流値が高くなっている。この状態が、同図では「重負荷」として示されている。図４０等を用いて、既に説明したように、駆動信号ＧＨおよびＧＬにより、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴは、交互にオン／オフし、これにより出力端子Ｔ１（端子Ｔ８）における出力電圧（電圧）ＶＳＷＨの電圧値も変化する。
実施の形態３および４においては、ロウサイドＭＯＳＦＥＴ４００６のオン／オフに同期して、第２ゲート電極制御信号ＵＬの電圧の極性が変化されるのではなく、負荷電流（ソース・ドレイン電流ＩＳＤ）の電流値に従って、第２ゲート電極制御信号ＵＬの電圧の極性が変化する。また、第２ゲート電極制御信号ＵＬの電圧の極性（ロウサイドＭＯＳＦＥＴ４００６のソースＳにおける電圧を基準として）は、軽負荷のときに負極性とされ、重負荷のときに正極性とされる。これにより、図９（Ｅ）に示されているように、実施の形態３および４においては、軽負荷であって、ロウサイドＭＯＳＦＥＴ４００６が複数回オン／オフを繰り返す間、第２ゲート電極Ｇ２に定常的に負極性の電圧が供給される。同様に、重負荷であって、ロウサイドＭＯＳＦＥＴ４００６が複数回オン／オフを繰り返す間、第２ゲート電極Ｇ２に定常的に正極性の電圧が供給される。
軽負荷のとき、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２には、定常的に負極性の電圧が印加されるため、第１ゲート・ドレイン間容量Ｃｒｓｓを低減することができ、スイッチング損失を低減することができる（同図では「容量低減・ＳＷ損低減」と記載）。ところが、第２ゲート電極Ｇ２に負極性の電圧を供給することにより、ロウサイドＭＯＳＦＥＴ４００６のオン抵抗が増加し、導通損失が増加する可能性がある（同図では「オン抵抗増加・導通損増加」と記載）。
しかしながら、図３８において述べたことから理解されるように、軽負荷のときには、スイッチング損失の割合が導通損失の割合よりも高い。そのため、図９（Ｆ）において、時刻ｔ１よりも左側に示されているように、軽負荷のときには、負極性の電圧を第２ゲート電極Ｇ２へ供給することにより、スイッチング損失を減少させ、軽負荷のときの損失を全体として低下させることができる。なお、図９（Ｆ）の軽負荷（時刻ｔ１よりも前）において、矢印の左側は、第２ゲート電極Ｇ２をロウサイドＭＯＳＦＥＴ４００６のソースＳに接続したときの損失の内訳を示しており、矢印の右側は、実施の形態３および４において述べたように、第２ゲート電極Ｇ２へ負極性の電圧を供給した場合の損失内訳を示している。
重負荷のとき、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２には、定常的に正極性の電圧が供給される。これにより、ロウサイドＭＯＳＦＥＴ４００６のオン抵抗を低減し、導通損失を低減することが可能となる（同図では「オン抵抗低減・導通損低減」と記載）。ところが、第２ゲート電極Ｇ２に正極性の電圧を供給することにより、第１ゲート・ドレイン間容量Ｃｒｓｓが増加する可能性があり、スイッチング損失が増加する可能性がある（同図では「容量増加・ＳＷ損増加」と記載）。
しかしながら、図３８に示したように、重負荷のときには、導通損失の割合が、スイッチング損失の割合よりも高い。そのため、図９（Ｆ）において、時刻ｔ１よりも右側に示されているように、重負荷のときには、正極性の電圧を第２ゲート電極Ｇ２へ供給することにより、導通損失を減少させ、重負荷のときの損失を全体として低下させることができる。なお、図９（Ｆ）の重負荷（時刻ｔ１よりも後）において、矢印の左側は、第２ゲート電極Ｇ２をロウサイドＭＯＳＦＥＴ４００６のソースＳに接続したときの損失の内訳を示しており、矢印の右側は、実施の形態３および４において述べたように、第２ゲート電極Ｇ２へ正極性の電圧を供給した場合の損失内訳を示している。
図１０は、出力電流Ｉｏｕｔと半導体集積回路装置４００２の効率との関係を示す特性図である。図１０において、横軸は出力電流Ｉｏｕｔの電流値を表し、縦軸は効率を表している。同図において、破線は、第２ゲート電極Ｇ２をロウサイドＭＯＳＦＥＴのソースＳに接続した場合（Ｕ−Ｓショート）を示しており、実線は実施の形態３および４において説明したように、負荷電流に基づいて第２ゲート電極Ｇ２に供給される電圧を正極性と負極性に切り替えた場合を示している。実施の形態３および４のように、負荷電流に基づいて切り替えることにより、軽負荷および重負荷の一部において、効率が向上しており、全体として損失の低減が図られている。
なお、図８および図９においては、図面を容易にするために、駆動信号ＧＬ（ＧＨ）のパルス幅（ハイレベルの期間）は、軽負荷および重負荷において同じ幅で描かれている。しかしながら、負荷の増減によって、駆動信号ＧＬ（ＧＨ）のパルス幅は変化しているものと理解されたい。また、軽負荷のときに比べ、重負荷のときには、図９に示されているように、出力電圧ＶＳＷＨのリンギングが大きくなる。
ここで、実施の形態１および２についても、軽負荷のときと重負荷のときの損失について説明しておく。
図１１（Ａ）から図１１（Ｆ）は、実施の形態１において、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に負極性の電圧を供給した場合の軽負荷および重負荷の損失を説明するための説明図である。また、図１２（Ａ）から図１２（Ｆ）は、実施の形態１において、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に正極性の電圧を供給した場合の軽負荷および重負荷の損失を説明するための説明図である。
図１１（Ａ）から図１１（Ｆ）は、それぞれ図９（Ａ）から図９（Ｆ）に対応している。また、図１２（Ａ）から図１２（Ｆ）も、それぞれ図９（Ａ）から図９（Ｆ）に対応している。そのため、ここでは、相違点を主に説明する。
実施の形態１においては、先に説明した様に、定常的に負極性の電圧あるいは正極性の電圧が、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給される。そのため、図１１（Ｅ）および図１２（Ｅ）に示されているように、第２ゲート電極制御信号ＵＬは、軽負荷のときも重負荷のときも、定常的に負電圧あるいは正電圧となっている。
図１１（Ｆ）から理解されるように、負極性の電圧を第２ゲート電極Ｇ２へ供給することにより、軽負荷のときには、スイッチング損失の低減を図ることが可能となり、軽負荷のときの損失を低減することが可能となる。一方、正極性の電圧を第２ゲート電極Ｇ２へ供給することにより、図１２（Ｆ）から理解されるように、導通損失を低減することが可能となり、重負荷のときの損失を低減することが可能となる。
図１３は、実施の形態１における半導体集積回路装置４００２の出力電流Ｉｏｕｔとその効率とを示す特性図である。同図は、図１０に類似しているので、図１０との相違点を主に説明する。図１３において、破線は、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２を、そのＭＯＳＦＥＴ４００６のソースＳに接続した場合を示している。これに対して、実線は負極性の電圧を第２ゲート電極Ｇ２に供給した場合を示し、一点破線は、正極性の電圧を第２ゲート電極Ｇ２に供給した場合を示している。このように、負極性の電圧を第２ゲート電極Ｇ２へ供給することにより、軽負荷のときの効率が向上する。一方、正極性の電圧を第２ゲート電極Ｇ２へ供給することにより、重負荷のときの効率を向上させることが可能となる。
なお、第２ゲート電極Ｇ２を、当該ＭＯＳＦＥＴのソースＳに接続することは、特許文献２における教示に基づくものである。
次に、実施の形態２について、軽負荷のときの損失と重負荷のときの損失を説明する。図１４は（Ａ）から図１４（Ｆ）は、実施の形態２において、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に、当該ＭＯＳＦＥＴの駆動に同期して、正極性あるいは負極性の電圧を供給した場合の軽負荷および重負荷の損失を説明するための説明図である。図１４（Ａ）から図１４（Ｆ）は、それぞれ図９（Ａ）から図９（Ｆ）に対応しているので、相違点を主に説明する。
実施の形態２において説明したように、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に供給される第２ゲート電極制御信号ＵＬは、当該ＭＯＳＦＥＴの第１ゲート電極Ｇ１へ供給される駆動信号ＧＬに同期して変化する。すなわち、図１４（Ｅ）に示されているように、第２ゲート電極制御信号ＵＬは、駆動信号ＧＬによってロウサイドＭＯＳＦＥＴ４００６をオンするとき、正極性の電圧となり、ロウサイドＭＯＳＦＥＴ４００６をオフさせるとき、負極性の電圧となる。これにより、ロウサイドＭＯＳＦＥＴ４００６をオンさせるときには、当該ＭＯＳＦＥＴのオン抵抗を減少させることができる。一方、ロウサイドＭＯＳＦＥＴ４００６をオフさせるときには、第１ゲート・ドレイン間少量Ｃｒｓｓを減少させることができる。
オン抵抗を減少させることが可能なため、軽負荷のときも重不可能ときも、ロウサイドＭＯＳＦＥＴ４００６がオンしているときの導通損失（図では、「オン抵抗低減・導通損失低減」と記載）を低減することが可能である。一方、第１ゲート・ドレイン間容量Ｃｒｓｓを低減することが可能なため、軽負荷のときも重負荷のときも、ロウサイドＭＯＳＦＥＴ４００６のスイッチング損失を低減することが可能となる（同図では、「容量低減・ＳＷ損低減」と記載）。この結果として、図１４（Ｆ）に示されているように、導通損失とスイッチング損失の両方を、軽負荷のときと重負荷のときとで低減することが可能となり、全体の損失を低減することが可能である。
図１５は、半導体集積回路装置の効率と、その出力電流Ｉｏｕｔとの関係を示す特性図である。同図は、図１０と類似している。図１０との相違点は、実線が、実施の形態２に従って第２ゲート電極Ｇ２をドライブした場合（図では正負ドライブと記載）の特性を示していることである。図１０から理解されるように、第２ゲート電極Ｇ２をソースＳに接続した場合（破線）に比べ、この実施の形態２によれば、軽負荷のときも、重負荷のときも効率が向上しており、損失が低減されている。
図２に示した実施の形態２においては、選択回路２００２により、正極性の電圧Ｖｐｏｓと負極性の電圧Ｖｎｅｇが選択される。選択回路２００２を構成するとＭＯＳＦＥＴの耐圧を向上させることにより、絶対値のより大きな電圧Ｖｐｏｓおよび電圧Ｖｎｅｇを第２ゲート電極に供給することが可能となる。より絶対値の大きな電圧ＶｐｏｓおよびＶｎｅｇを用いることにより、図１５に示した効率は向上させることが可能である。
（実施の形態５）
実施の形態１から４は、ロウサイドＭＯＳＦＥＴ４００６を対象とし、その第２ゲート電極Ｇ２へ供給する第２ゲート電極制御信号ＵＬを説明した。これから説明する実施の形態５から８は、ハイサイドＭＯＳＦＥＴ４００５を対象とし、その第２ゲート電極Ｇ２へ供給される第２ゲート電極制御信号ＵＨを説明する。
図１６（Ａ）は、実施の形態５に係わる半導体集積回路装置４００２の構成を示す回路図であり、図１６（Ｂ）は、実施の形態５に係わる半導体集積回路装置４００２の波形を示す波形図である。図１６（Ａ）には、図４０に示した構成の内、ハイサイドＭＯＳＦＥＴ４００５およびハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１へ供給される駆動信号ＧＨを出力する駆動回路４０１１のみが示されている。残りの構成は図４０と同じであるため、ここでは省略されている。この実施の形態５においては、ドライバー４００３に制御端子Ｔ１５が設けられる。この制御端子Ｔ１５を介して、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ第２ゲート制御信号ＵＨを供給する第２ゲート電極制御回路１６００が、ドライバー４００３に設けられる。
第２ゲート電極制御回路１６００は、可変電圧源１６０１を有し、所定の電圧を有する第２ゲート制御信号ＵＨを形成し、制御端子Ｔ１５を介して、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給する。所定の電圧は、例えば２Ｖとされ、２Ｖの電圧値を有する第２ゲート信号ＵＨが、第２ゲート電極制御回路１６００から制御端子Ｔ１５を介して、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給される。勿論、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１には、駆動回路４０１１から駆動信号ＧＨが供給され、駆動信号ＧＨに従って、ハイサイドＭＯＳＦＥＴ４００５はオン／オフ制御される。
半導体集積回路装置４００２の出力端子Ｔ１と、ドライバー４００３の電圧端子Ｔ８と、ハイサイドＭＯＳＦＥＴ４００５のソースＳとは、互いに接続されている。ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６は、図４０において述べたように、交互にオン／オフする。そのため、出力端子Ｔ１、電圧端子Ｔ８およびハイサイドＭＯＳＦＥＴ４００５のソースＳにおける電圧の電圧値は、時間によって変化する。言い換えるならば、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のオン／オフにより、ハイサイドＭＯＳＦＥＴ４００５のソースＳにおける電圧の値は変化する。
ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６とが、相補的にオン／オフすることにより、電圧端子Ｔ８における電圧ＶＳＷＨは、ほぼ接地電圧（ＧＮＤ＝０Ｖ）と電圧ＶＩＮとの間で変化する。この電圧振幅を、例えば１２Ｖとし、上記のように、第２制御信号ＵＨの電圧値を２Ｖとした場合、ハイサイドＭＯＳＦＥＴ４００５がオンする直前では、ロウサイドＭＯＳＦＥＴ４００６のオンにより、電圧端子Ｔ８は、ほぼ接地電圧となっているため、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２には、ソースＳ（電圧端子Ｔ８）に対して正極性の電圧である２Ｖが供給されることになる。これに対して、ハイサイドＭＯＳＦＥＴ４００５がオフする直前では、ハイサイドＭＯＳＦＥＴ４００５のオンにより、当該ＭＯＳＦＥＴのソースＳ（電圧端子Ｔ８）の電圧は１２Ｖであるため、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２には、当該ＭＯＳＦＥＴのソースＳにおける電圧に対して負極性の電圧である−１０Ｖが供給されることになる。
図１６（Ｂ）には、ハイサイドＭＯＳＦＥＴ４００５のソースＳ（電圧端子Ｔ８）における電圧ＶＳＷＨ（ソース電圧（ＶＳＷＨ））の波形と、第２制御信号ＵＨの波形が示されている。図１６（Ｂ）において、横軸は時間であり、縦軸は電圧値である。図１６（Ｂ）においては、ハイサイドＭＯＳＦＥＴ４００５がオンするときが、期間（ａ）として示されており、ハイサイドＭＯＳＦＥＴ４００５がオフするときが、期間（ｂ）として示されている。なお、ソースＳにおける電圧（ソース電圧）ＶＳＷＨが、接地電圧（０Ｖ）よりも低下している期間があるが、これは、コイル素子４００８（図４０）による逆起電力によって生じる変化を示している。
この実施の形態５によれば、ハイサイドＭＯＳＦＥＴ４００５がオフするとき（期間（ｂ））、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２には、そのソースＳにおけるソース電圧（ＶＷＳＨ）に対して負極性の電圧が供給されることになり、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート・ドレイン間容量Ｃｒｓｓが低減される。その結果として、スイッチング損失の低減を図ることが可能となる。
図１７（Ａ）から図１７（Ｅ）は、実施の形態５において、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２に、所定の電圧を有する第２ゲート制御信号ＵＨを、第２ゲート電極制御回路１６００から供給した場合の軽負荷および重負荷の損失を説明するための説明図である。図１７（Ａ）から図１７（Ｃ）および図１７（Ｅ）は、それぞれ図９（Ａ）から図９（Ｃ）および図９（Ｆ）に対応している。図１７（Ｄ）は、図９（Ｄ）および図９（Ｅ）に類似しており、図１７（Ｄ）には、ハイサイドＭＯＳＦＥＴ４００５のソースＳ（電圧端子Ｔ８）における電圧（ソース電圧）ＶＳＷＨの波形と、第２ゲート制御信号ＵＨの波形が示されている。図９との相違点を主に説明する。
図１６（Ａ）および（Ｂ）において説明したように、この実施の形態５においては、正の所定の電圧が、第２ゲート電極制御回路１６００により形成され、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２に、定常的に供給される。これにより、ハイサイドＭＯＳＦＥＴ４００５はオフするとき、第２ゲート電極Ｇ２には、そのソースに対して負極性の電圧が供給されることになる。定常的に供給されているため、軽負荷のときも、重負荷のときも、ハイサイドＭＯＳＦＥＴ４００５はオンからオフへ変化する際のスイッチング損失を低減することが可能となる（同図では、「（Ｔｕｒｎ Ｏｆｆ）容量低減・ＳＷ損低減」と記載）。
このスイッチング損失の低減により、図１７（Ｅ）に示されているように、軽負荷のときには、全体として損失を低減することが可能となる。これは、図３８において説明したように、低負荷のときには、スイッチング損失の割合が高いためである。一方、ハイサイドＭＯＳＦＥＴ４００５がオンするときには、第１ゲート・ドレイン間容量Ｃｒｓｓが増加する可能性がある。また、ハイサイドＭＯＳＦＥＴ４００５がオンしている期間においては、第２ゲート電極Ｇ２に供給される電圧は、図１７（Ｄ）から理解されるように、ソースにおける電圧に対して負極性となるため、この期間ではオン抵抗が増加する可能性がある。
図１８は、実施の形態５に係わる半導体集積回路装置４００２の効率とその出力電流Ｉｏｕｔとの関係を示す特性図である。図１８は、先に説明した図１０と類似しており、異なる点は、実施の形態５の半導体集積回路装置４００２の出力電流Ｉｏｕｔと効率との関係が、実線（定電圧）として示されている。この図１８からも、軽負荷のときに効率の向上が図られ、損失が低減されていることがわかる。
（実施の形態６）
図１９（Ａ）は、実施の形態６に係わる半導体集積回路装置４００２の構成を示す回路図であり、図１９（Ｂ）は、図１９（Ａ）に示した半導体集積回路装置４００２の波形を示す波形図である。図１９（Ａ）に示した構成は、実施の形態５で説明した図１６（Ａ）の構成と類似しているので、相違点を主に説明する。
図１６（Ａ）に示した構成と異なるのは、第２ゲート電極制御回路１６００の構成が異なることである。すなわち、図１９（Ａ）において、第２ゲート電極制御回路１６００は、電圧端子Ｔ８と接地電圧ＣＧＮＤとの間に直接接続された抵抗素子１９００と１９０１とを有している。抵抗素子１９００と１９０１とによって、ハイサイドＭＯＳＦＥＴ４００５のソースにおける電圧（ソース電圧）ＶＳＷＨは、分圧される。分圧により得た電圧は、抵抗素子１９００と１９０１との間の接続ノードから取り出され、第２ゲート制御信号ＵＨとして、第２ゲート電極制御回路１６００から制御端子Ｔ１５に供給される。制御端子Ｔ１５は、ハイサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に接続されている。そのため、ハイサイドＭＯＳＦＥＴ４００５のソースＳにおける電圧ＶＳＷＨに応じた電圧が、第２ゲート制御信号ＵＨとして、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２に供給されることになる。
図１９（Ｂ）には、図１９（Ａ）におけるハイサイドＭＯＳＦＥＴ４００５のソースＳにおけるソース電圧（電圧端子Ｔ８における電圧）ＶＳＷＨの波形と、分圧により形成された第２ゲート制御信号ＵＨの波形が示されている。図１９（Ｂ）において、期間（ａ）は、ハイサイドＭＯＳＦＥＴ４００５がオフからオンに変化する期間を示しており、期間（ｂ）は、ハイサイドＭＯＳＦＥＴ４００５がオンからオフへ変化する期間を示している。第２ゲート制御信号ＵＨは、ハイサイドＭＯＳＦＥＴ４００５のソースにおける電圧を分圧して形成されているため、その電圧値は、当該ソースにおける電圧ＶＳＷＨの変化に追従して変化する。
従って、ハイサイドＭＯＳＦＥＴ４００５をオフからオンさせるとき（期間（ａ））、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２には、当該ＭＯＳＦＥＴ４００５のソースにおける電圧ＶＳＷＨと同様に上昇する電圧が供給されることになる。これにより、ハイサイドＭＯＳＦＥＴ４００５が、オフからオンに変化するとき、第２ゲート電極Ｇ２の電圧とハイサイドＭＯＳＦＥＴのソースにおける電圧との間の電圧差を低減することが可能となり、第１ゲート・ドレイン間容量Ｃｒｓｓの増加を抑制することが可能となる。一方、ハイサイドＭＯＳＦＥＴ４００５をオンからオフさせるとき（期間（ｂ））、第２ゲート制御信号ＵＨの電圧は、そのソース電圧ＶＳＷＨの分圧電圧であるため、第２ゲート電極Ｇ２に供給される電圧は、ソース電圧ＶＳＷＨよりも低く、ソース電圧ＶＳＷＨに対して負極性の電圧となる。これにより、ハイサイドＭＯＳＦＥＴ４００５がオンからオフへ遷移する際には、第１ゲート・ドレイン間容量Ｃｒｓｓを低減することが可能となり、実施の形態５と同様にスイッチング損失を低減することが可能となる。
この実施の形態６によれば、ハイサイドＭＯＳＦＥＴ４００５が、オフからオンするときの第１ゲート電極・ドレイン間容量Ｃｒｓｓの増加を抑制することが可能であり、またハイサイドＭＯＳＦＥＴ４００５がオンからオフするときには、第１ゲート・ドレイン間容量Ｃｒｓｓの低減を図ることが可能となる。そのため、実施の形態５に比べ、ハイサイドＭＯＳＦＥＴのスイッチング損失の低減を図ることが可能となる。
図２０（Ａ）から図２０（Ｅ）は、実施の形態６において示した半導体集積回路装置４００２について、軽負荷および重負荷の損失を説明するための説明図である。図２０（Ａ）から図２０（Ｅ）は、それぞれ図１７（Ａ）から図１７（Ｅ）に対応している。そのため、ここでは相違点を主に説明する。
主として、図２０（Ｄ）に示した波形が、図１７（Ｄ）に示した波形と相違している。実施の形態６においては、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２に供給される第２ゲート信号ＵＨの電圧は、ハイサイドＭＯＳＦＥＴ４００５のソースにおける電圧ＶＳＷＨの変化に追従して変化する。また、第２ゲート制御信号ＵＨの電圧振幅は、ハイサイドＭＯＳＦＥＴ４００５のソースにおける電圧（ソース電圧ＶＳＷＨ）に比べて小さい。
これにより、ハイサイドＭＯＳＦＥＴ４００５がオンからオフへ変化する際には、ソース電圧に対して負極性の電圧が第２ゲート電極Ｇ２に供給され、スイッチング損失が低減される（図２０（Ｄ）では、「（Ｔｕｒｎ Ｏｆｆ）容量低減・ＳＷ損低減」と記載）。また、第２ゲート電極Ｇ２に供給される電圧は、ソース電圧ＶＳＷＨに追従するため、ハイサイドＭＯＳＦＥＴ４００５がオフからオンへ変化する際には、第２ゲート電極Ｇ２とソース電圧ＶＳＷＨとの間の電圧差を小さくすることができ、第１ゲート・ドレイン間容量Ｃｒｓｓの増加を抑制することが可能となる（図２０（Ｄ）では、「（Ｔｕｒｎ Ｏｎ）容量変動なし」と記載）。これは、軽負荷のときと重負荷のときの両方において、発生する。そのため、軽負荷のときも重負荷のときも、ハイサイドＭＯＳＦＥＴ４００５のスイッチング損失を低減することが可能となる（図２０（Ｅ）参照）。
図２１は、実施の形態６に係わる半導体集積回路装置４００２の効率とその出力電流Ｉｏｕｔとの関係を示す特性図である。図２１は、先に説明した図１８と類似しており、異なる点は、実施の形態５に係わる半導体集積回路装置４００２の出力電流Ｉｏｕｔと効率との関係が、一点破線（定電圧）として示され、実施の形態６に係わる半導体集積回路装置４００２の出力電流Ｉｏｕｔと効率との関係が、実線（ＶＳＷＨ分圧）として示されている。図２１から理解されるように、出力電流Ｉｏｕｔの電流値が小さいとき、すなわち軽負荷のときに効率の向上が図られ、損失が低減されている。
（実施の形態７）
図２２（Ａ）は、実施の形態７に係わる半導体集積回路装置４００２の構成を示す回路図であり、図２２（Ｂ）は、図２２（Ａ）に示した半導体集積回路装置４００２の波形を示す波形図である。図２２（Ａ）に示した構成は、実施の形態６で説明した図１９（Ａ）の構成と類似しているので、相違点を主に説明する。
図１９（Ａ）に示した構成と異なるのは、第２ゲート電極制御回路１６００の構成が異なることである。すなわち、図１９（Ａ）においては、第２ゲート電極制御回路１６００は、抵抗素子１９００と抵抗素子１９０１とにより分圧電圧を形成し、形成した分圧電圧を第２ゲート制御信号ＵＨとしていた。これに対して、この実施の形態７における第２ゲート電極制御回路１６００は、電圧端子Ｔ８と制御端子Ｔ１５との間に接続された抵抗素子２２００、制御端子Ｔ１８と接地電圧ＣＧＮＤとの間に接続された可変抵抗素子２２０１、可変抵抗素子２２０１の抵抗値を変更するためのハイサイド電圧制御回路２２０３および負荷電流検出回路２２０２を具備している。
負荷電流検出回路２２０２は、半導体集積回路装置４００２の出力端子Ｔ１を流れる出力電流Ｉｏｕｔの電流値が所定の電流値を超えているか否かを検出し、所定の電流値を超えているか否かを示す検出信号をハイサイド電圧制御回路２２０３へ供給する。ハイサイド電圧制御回路２２０３は、供給された検出信号に従って可変抵抗素子２２０１の抵抗値を変更する。抵抗素子２２００と可変抵抗素子２２０１は、出力端子Ｔ８と接地電圧ＣＧＮＤとの間に直列に接続され、接続ノードが制御端子Ｔ１５に接続されている。これにより、抵抗素子２２００と可変抵抗素子２２０１とによって、ハイサイドＭＯＳＦＥＴ４００５のソースＳにおける電圧（ソース電圧）ＶＳＷＨが、分圧され、分圧によって形成された分圧電圧を有する第２ゲート制御信号ＵＨが、制御端子Ｔ１５を介してハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給される。ここで、可変抵抗素子２２０１の抵抗値は、負荷電流検出回路２２０２による検出信号に従って、ハイサイド電圧制御回路２２０３により変更される。すなわち、負荷電流の値に従って、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給される電圧の値が変化する。
この実施の形態７においては、出力電流（負荷電流）Ｉｏｕｔの電流値が所定の電流値を超えたとき、すなわち負荷電流検出回路２２０２の出力が所定の値を超えたとき、ハイサイド電圧制御回路２２０３は、可変抵抗素子２２０１の抵抗値を高くする。言い換えるならば、可変抵抗素子２２０２の抵抗値は、負荷電流Ｉｏｕｔの電流値が所定の電流値以下のときには、第１の抵抗値とされ、負荷電流Ｉｏｕｔの電流値が所定の電流値を超えたとき、第１の抵抗値よりも高い第２の抵抗値にされる。これにより、負荷電流Ｉｏｕｔの電流値が所定の電流値を超えたときには、所定の電流値以下のときに比べて、高い電圧が、第２ゲート制御信号ＵＨとしてハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給されることになる。すなわち、負荷電流Ｉｏｕｔが所定の電流値を超えた場合には、ハイサイドＭＯＳＦＥＴ４００５のソース電圧ＶＳＷＨに近い電圧が、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給されることになる。
ここで、所定の電流値は、軽負荷と重負荷とを区切る負荷電流の値とされる。例えば、図３８を例にするならば、電流値ｉ２が所定の電流値とされる。このようにすることにより、重負荷のときであって、ハイサイドＭＯＳＦＥＴ４００５がオンしているときには、そのハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２にソース電圧ＶＳＷＨに近い電圧値を有する第２ゲート制御信号ＵＨが供給されることになる。これにより、ハイサイドＭＯＳＦＥＴ４００５がオンしているときの、オン抵抗が増加するのを抑制することが可能となる。
図２２（Ｂ）には、図２２（Ａ）におけるハイサイドＭＯＳＦＥＴ４００５のソースＳにおけるソース電圧（電圧端子Ｔ８における電圧）ＶＳＷＨの波形と、可変抵抗素子２２０１と抵抗素子（固定抵抗素子）２２００とによる分圧により形成された第２ゲート制御信号ＵＨの波形が示されている。図２２（Ｂ）に示した波形は、図１９（Ｂ）に示した波形と類似しているので、相違点を主に説明する。図２２（Ｂ）において、期間（ａ）は、ハイサイドＭＯＳＦＥＴ４００５がオフからオンに変化する期間を示しており、期間（ｂ）は、ハイサイドＭＯＳＦＥＴ４００５がオンからオフへ変化する期間を示している。この期間（ａ）および（ｂ）における動作は、図１９（Ｂ）と同じである。すなわち、第２ゲート制御信号ＵＨの電圧値は、当該ソースにおける電圧ＶＳＷＨの変化に追従して変化する。
そのため、ハイサイドＭＯＳＦＥＴ４００５が、オフからオンに変化するとき（期間（ａ））、第２ゲート電極Ｇ２の電圧とハイサイドＭＯＳＦＥＴのソースにおける電圧との間の電圧差を低減することが可能となり、第１ゲート・ドレイン間容量Ｃｒｓｓの増加を抑制することが可能となる。一方、ハイサイドＭＯＳＦＥＴ４００５をオンからオフさせるとき（期間（ｂ））、第２ゲート制御信号ＵＨの電圧は、そのソース電圧ＶＳＷＨの分圧電圧であるため、第２ゲート電極Ｇ２に供給される電圧は、ソース電圧ＶＳＷＨよりも低く、負極性の電圧となる。これにより、ハイサイドＭＯＳＦＥＴ４００５がオンからオフへ遷移する際には、第１ゲート・ドレイン間容量Ｃｒｓｓを低減することが可能となり、スイッチング損失を低減することが可能となる。
この実施の形態７においては、負荷電流Ｉｏｕｔが所定の値を超えた場合、ハイサイド電圧制御回路２００３によって、可変抵抗素子２２０１の抵抗値が増加させられる。これにより、ハイサイドＭＯＳＦＥＴ４００５がオンしているとき、第２ゲート電極Ｇ２へ供給される電圧が、そのソース電圧ＶＳＷＨに近づくことになる。これにより、ハイサイドＭＯＳＦＥＴ４００５のオン抵抗の増加が抑制され、導通損失の増加が抑制されることになり、実施の形態５および６に比べ、ハイサイドＭＯＳＦＥＴの導通損失の低減を図ることが可能となる。すなわち、この実施の形態７によれば、特に導通損失の割合が高い重負荷のときに、導通損失の増加を抑制することが可能となる。
図２３（Ａ）から図２３（Ｅ）は、実施の形態７において示した半導体集積回路装置４００２について、軽負荷および重負荷の損失を説明するための説明図である。図２３（Ａ）から図２３（Ｅ）は、それぞれ図２０（Ａ）から図２０（Ｅ）に対応している。そのため、ここでは相違点を主に説明する。
主として、図２３（Ｄ）に示した波形において、重負荷のときの波形が、図２０（Ｄ）に示した波形と相違している。実施の形態７においては、負荷電流検出回路２２０２からの検出信号によって、ハイサイド電圧制御回路２２０３は、負荷電流Ｉｏｕｔの電流値が所定の値を超えたことを認識し、可変抵抗素子２２０１の抵抗値を高くする。負荷電流Ｉｏｕｔの電流値が所定の値以下のとき、すなわち軽負荷のときには、ハイサイド電圧制御回路２２０３は、可変抵抗素子２２０１の抵抗値を高くしない。そのため、軽負荷のときには、実施の形態６と同様に、ハイサイドＭＯＳＦＥＴ４００５のスイッチング損失の低減が図られている（図２３（Ｅ）の軽負荷を参照）。
これに対して、重負荷のときには、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２に供給される第２ゲート制御信号ＵＨの電圧は、ハイサイドＭＯＳＦＥＴ４００５のソース電圧ＶＳＷＨの変化と同様に変化し、ソース電圧ＶＳＷＨの電圧値に近い電圧値まで到達する。言い換えるならば、重負荷のときには、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２は、電圧的には、そのソースＳとショートされた状態に類似した状態になる（図２３（Ｄ）では、「ＵＳショート（Ｕ−Ｓショート）類似」と記載）。これにより、重負荷のときには、ハイサイドＭＯＳＦＥＴ４００５のオン抵抗が増加するのが抑制され、導通損失が増加するのを抑制することが可能となる。結果として、実施の形態７によれば、軽負荷のときに割合が高くなるスイッチング損失を低減し、重負荷のときに割合が高くなる導通損失の増加を抑制することが可能となる。
図２４は、実施の形態７に係わる半導体集積回路装置４００２の効率とその出力電流Ｉｏｕｔとの関係を示す特性図である。図２４は、先に説明した図２１と類似しており、異なる点は、実施の形態６に係わる半導体集積回路装置４００２の出力電流Ｉｏｕｔと効率との関係が、一点破線（ＶＳＷＨ分圧）で示されており、実施の形態７に係わる半導体集積回路装置４００２の出力電流Ｉｏｕｔと効率との関係が、実線（分圧＋分圧比制御）で示されている。図２１から理解されるように、出力電流Ｉｏｕｔの電流値が大きいとき、すなわち重負荷のときに、実施の形態６に比べて効率の向上が図られ、損失が低減されている。
図２２においては、制御端子Ｔ１５と接地電圧ＣＧＮＤとの間に接続された抵抗素子が可変抵抗素子とされていた。しかしながら、制御端子Ｔ１５と接地電圧ＣＧＮＤとの間に接続された抵抗素子を固定抵抗素子とし、出力端子Ｔ８と制御端子Ｔ１５との間に接続される抵抗素子を可変抵抗素子にして、その抵抗値をハイサイド電圧制御回路２２０３により制御してもよい。この場合には、重負荷のときに、可変抵抗素子の抵抗値が小さくなるように制御される。また、抵抗素子２２００と２２０１の両方を可変抵抗素子とし、それぞれの抵抗値をハイサイド電圧制御回路２２０３により制御してもよい。
さらに、可変抵抗素子の抵抗値は、第１の抵抗値と第２の抵抗値の２段階の変化ではなく、３段階以上に変化する様にしてもよい。あるいは、負荷電流検出回路２２０２から、負荷電流に従って連続的にその値が変化する検出信号が出力されるようにし、ハイサイド電圧制御回路２００３は、この検出信号に従って、可変抵抗素子の抵抗値を連続的に変化させるようにしてもよい。
（実施の形態８）
図２５は、実施の形態８に係わる半導体集積回路装置４００２が具備する第２ゲート電極制御回路１６００により形成される第２ゲート制御信号ＵＨの波形を示す波形図である。実施の形態８における第２ゲート電極制御回路１６００により形成された第２ゲート制御信号ＵＨは、例えば図２２に示した制御端子Ｔ１５を介してハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給される。
図２５において、横軸は時間を表し、縦軸は電圧を表す。ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１に供給される駆動信号ＧＨによって、ハイサイドＭＯＳＦＥＴ４００５がオフ状態にされているとき、実施の形態８に係わる第２ゲート電極制御回路１６００は、ハイサイドＭＯＳＦＥＴ４００５のソースＳにおけるソース電圧（出力端子Ｔ８）ＶＳＷＨに対して負極性の電圧Ｖ１を有する第２ゲート制御信号ＵＨを、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給する。
時刻ｔ１において、駆動信号ＧＨによりハイサイドＭＯＳＦＥＴ４００５をオフからオンへ変更する直前に、第２ゲート電極制御回路１６００は、第２ゲート制御信号ＵＨの電圧値を電圧Ｖ１から電圧Ｖ２へ変更する。このときの電圧値Ｖ２は、ハイサイドＭＯＳＦＥＴ４００５をオン状態したときのハイサイドＭＯＳＦＥＴ４００５のソース電圧ＶＳＷＨよりも高電圧となるように設定されている。
その後、時刻ｔ２において、駆動信号ＧＨによりハイサイドＭＯＳＦＥＴ４００５がオン状態からオフへ変更する直前に、第２ゲート電極制御回路１６００は、第２ゲート制御信号ＵＨの電圧値を、電圧Ｖ２から電圧Ｖ３へ変更する。ここで、電圧Ｖ３は、このときのハイサイドＭＯＳＦＥＴのソース電圧ＶＳＷＨの電圧値に対して負極性を有する電圧値に設定されている。特に制限されないが、第２ゲート電極制御回路１６００は、第２ゲート制御信号ＵＨの電圧値を電圧Ｖ２へ変更した後で、さらに電圧値Ｖ１へ変更する。
第２ゲート制御信号ＵＨの電圧値を、このように順次変更することにより、ハイサイドＭＯＳＦＥＴ４００５がオフ状態からオンへ遷移する際（時刻ｔ１）には、第２ゲート電極Ｇ２には、ソース電圧ＶＳＷＨに対して負極性の電圧が供給されることになる。同様にハイサイドＭＯＳＦＥＴ４００５をオン状態からオフへ遷移させる際（時刻ｔ２）にも、第２ゲート電極Ｇ２には、そのときのハイサイドＭＯＳＦＥＴ４００５のソース電圧ＶＳＷＨに対して負極性の電圧が供給されることになる。そのため、ハイサイドＭＯＳＦＥＴ４００５をオフ状態からオンへ遷移させるとき、およびオン状態からオフへ遷移させるとき、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート・ドレイン間容量Ｃｒｓｓを低減することが可能となり、スイッチング損失を低減することが可能となる。
また、ハイサイドＭＯＳＦＥＴ４００５がオン状態の期間（時刻ｔ１と時刻ｔ２の間）においては、第２ゲート電極Ｇ２には、ソース電圧ＶＳＷＨに対して正極性の電圧が供給されることになり、ハイサイドＭＯＳＦＥＴ４００５のオン抵抗を低減することが可能となり、導通損失の低減を図ることができる。これにより、スイッチング損失と導通損失の両方を低減することが可能となる。
図２５に示すような電圧変化をする第２ゲート制御信号ＵＨを形成する第２ゲート電極制御回路１６００は、例えば、電圧Ｖ１を形成する負電圧発生回路、電圧Ｖ２を形成する正電圧発生回路、および図４０において説明したドライバー４００４からの制御信号ｆを受ける論理回路により実現することができる。例えば、制御信号ｆに基づいて、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１へ供給される駆動信号ＧＨのハイレベルへの変化を、変化前に把握し、第２ゲート制御信号ＵＨの電圧値を電圧Ｖ２へ変更する。同様に、制御信号ｆに基づいて、駆動信号ＧＨのロウレベルへの変化を、その変化前に把握し、第２ゲート制御信号ＵＨの電圧値を電圧Ｖ２から電圧Ｖ３へ変更すればよい。なお、電圧Ｖ３は、例えば電圧Ｖ２から生成することが可能である。また、電圧Ｖ３は、予め測定により求めてもよいし、出力端子Ｔ８の電圧を測定するようにしてもよい。
図２６は、実施の形態８に係わる半導体集積回路装置４００２の効率とその出力電流Ｉｏｕｔとの関係を示す特性図である。図２６は、先に説明した図２４と類似しており、異なる点は、実施の形態７に係わる半導体集積回路装置４００２の出力電流Ｉｏｕｔと効率との関係が、一点破線（分圧＋分圧比制御）で示されており、実施の形態８に係わる半導体集積回路装置４００２の出力電流Ｉｏｕｔと効率との関係が、実線（実施の形態８）として示されている。実施の形態８によれば、スイッチング損失と導通損失の両方が低減されているため、図２６から理解されるように、出力電流Ｉｏｕｔの電流値が小さいときも大きいときも、すなわち軽負荷のときも重負荷のときも、効率の向上が図られ、損失が低減されている。
（実施の形態９）
図２７は、実施の形態９に係わる半導体集積回路装置４００２の構成を示すブロック図である。同図に示されている半導体集積回路装置４００２は、先に図４０で説明した半導体集積回路装置４００２と類似しており、互いに同じ要素については、同じ符号が付されている。ここでは、相違している部分についてのみ主に説明する。
この実施の形態９において、ドライバー４００３は、図４０に示したドライバー４００３に対して、負荷電流検出回路２７００、第２ゲート電極制御回路２７０１、制御端子Ｔ１４、および制御端子Ｔ１５を有している。
負荷電流検出回路２７００は、ドライバー４００３の電圧端子Ｔ１０を介して半導体集積回路装置４００２の電圧端子Ｔ２と、ドライバー４００３の電圧端子Ｔ８を介して半導体集積回路装置４００２の出力端子Ｔ１とに接続されている。負荷電流検出回路２７００は、既に複数の実施の形態において説明している負荷電流検出回路（負荷電流検出コンパレータ７０００（図７）を含む）に相当する。例えば、負荷電流検出回路２７００は、実施の形態３あるいは実施の形態７において説明した負荷電流検出回路５０００（図５）あるいは２２０２（図２２）に相当する。負荷電流検出回路２７００は、半導体集積回路装置４００２の出力端子Ｔ１を流れる出力電流Ｉｏｕｔを、負荷電流として検出し、出力電流Ｉｏｕｔが所定の電流値（例えば、図３８の電流ｉ２）を超えたか否かを検出して、検出信号を第２ゲート電極制御回路２７０１へ供給する。
第２ゲート電極制御回路２７０１は、負荷電流検出回路２７００からの検出信号に従って、第２ゲート制御信号ＵＨと第２ゲート制御信号ＵＬを形成する。形成された第２ゲート制御信号ＵＨは、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２を制御するのに用いられ、第２ゲート制御信号ＵＬは、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２を制御するのに用いられる。そのため、第２ゲート制御信号ＵＨは、制御端子Ｔ１５を介してハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給され、第２ゲート制御信号ＵＬは、制御端子Ｔ１４を介してロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２へ供給される。
当該第２ゲート電極制御回路２７０１は、負荷電流検出回路２７００からの検出信号が、出力端子Ｔ１を介して流れる出力電流Ｉｏｕｔが所定の電流値を超えるような値であることを示す場合、ハイサイドＭＯＳＦＥＴ４００５のソースＳにおける電圧ＶＳＷＨに対して正の電圧を有する第２ゲート制御信号ＵＨを形成する。また、この場合、第２ゲート電極制御回路２７０１は、ロウサイドＭＯＳＦＥＴ４００６のソースＳにおける電圧ＰＧＮＤに対して正の電圧を有する第２ゲート制御信号ＵＬを形成する。
一方、出力電流Ｉｏｕｔが所定の電流値以下であることを示す検出信号が、第２ゲート電極制御回路２７０１に供給された場合、第２ゲート電極制御回路２７０１は、ハイサイドＭＯＳＦＥＴ４００５のソースＳにおける電圧ＶＳＷＨに対して負極性の電圧を有する第２ゲート制御信号ＵＨを形成し、ロウサイドＭＯＳＦＥＴ４００６のソースＳにおける電圧ＰＧＮＤに対して負極性の電圧を有する第２ゲート制御信号ＵＬを形成する。
ＣＰＵ等の負荷が、軽負荷から重負荷へ変化することにより、負荷電流（出力電流）Ｉｏｕｔの電流値が高くなる。この実施の形態においては、電流ｉ２が軽負荷と重負荷とを区別する負荷電流の電流値として設定されている。これにより、重負荷のときには、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２には、そのソースＳにおける電圧よりも高い（正極性の）電圧が、定常的に供給されることになる。同様に、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２には、そのソースＳにおける電圧よりも高い（正極性の）電圧が、定常的に供給されることになる。第２ゲート電極Ｇ２へ供給される電圧が、ソースにおける電圧に対して正極性となることにより、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６は、オン状態となったときのオン抵抗が低減される。その結果として、重負荷のときのハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のそれぞれの導通損失が低減される。
一方、負荷電流Ｉｏｕｔが所定の電流値（ｉ２）以下の場合（軽負荷のとき）には、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２には、そのソースＳにおける電圧に対して負極性の電圧が、定常的に供給されることになり、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２にも、そのソースＳにおける電圧に対して負極性の電圧が、定常的に供給されることになる。これにより、軽負荷のときには、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のそれぞれにおける第１ゲート電極・ドレイン間容量Ｃｒｓｓが低減され、スイッチング損失が低減される。
第２ゲート電極制御回路２７０１は、特に制限されないが正電圧レギュレータと、負電圧レギュレータと４個のスイッチにより構成することができる。ここで正電圧レギュレータは、例えば図５において説明した正の電圧Ｖｐｏｓと図２５において説明した正の電圧Ｖ２を形成する。また、負電圧レギュレータは、図５において説明した負の電圧Ｖｎｅｇと図２５において説明した電圧Ｖ１を形成する。４個のスイッチは、２個が１対とされ、２対にされる。図５のスイッチ５００４、５００５のように、一方の１対のスイッチのそれぞれの一端には、正の電圧Ｖｐｏｓと負の電圧Ｖｎｅｇが供給され、この一方の１対のスイッチの他方の端から第２ゲート制御信号ＵＬが出力される。同様に、他方の１対のスイッチのそれぞれの一端には、正の電圧Ｖ２と負の電圧Ｖ１が供給され、この他方の１対のスイッチの他方の端から第２ゲート制御信号ＵＨが出力される。負荷電流検出回路２７００からの検出信号が所定の値を超えているか否かで、２対のスイッチを制御し、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のそれぞれの第２ゲート電極Ｇ２へ供給される電圧を選択する。
すなわち、重負荷のときには、正の電圧Ｖｐｏｓ、Ｖ２が供給されているスイッチをオン状態とし、軽負荷のときには、負の電圧Ｖｎｅｇ、Ｖ１が供給されているスイッチをオン状態にする。勿論、正の電圧Ｖｐｏｓ、Ｖ２（負の電圧Ｖｎｅｇ、Ｖ１）が供給されているスイッチがオン状態にされるときには、負の電圧Ｖｎｅｇ、Ｖ１（正の電圧Ｖｐｏｓ、Ｖ２）が供給されているスイッチをオフ状態にする。
この実施の形態９によれば、負荷に応じて、導通損失の削減とスイッチング損失の削減を行うことができる。すなわち、重負荷のときには、そのときの割合が高い導通損失をハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６の両方において、削減することが可能であり、軽負荷のときには、そのとき割合の高いスイッチング損失を両方のＭＯＳＦＥＴにおいて削減することが可能となる。言い換えるならば、そのときの負荷に応じた適切な損失の低減が、行われ、負荷の変化にかかわらずに損失の削減を図ることが可能となる。
＜変形例１＞
上記した図２７の説明では、重負荷のとき、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２に、そのソースＳにおける電圧よりも高い電圧を、定常的に供給するようにしていた。しかしながら、実施の形態７の構成を、図２７のハイサイドＭＯＳＦＥＴ４００５に適用してもよい。この場合、図２７のロウサイドＭＯＳＦＥＴ４００６には、実施の形態３で説明した構成を適用すればよい。
この場合、図２７に示した負荷電流検出回路２７００は、例えば、図５に示した負荷電流検出回路５０００と図２２に示した負荷検出回路２２０２を具備する。また、図２７に示した第２ゲート電極制御回路２７０１は、図５に示した第２ゲート電極ドライブ制御回路５００１、正電圧レギュレータ５００２、負電圧レギュレータ５００３、スイッチ５００４および５００５、および図２２（Ａ）に示したハイサイド電圧制御回路２２０３、抵抗素子２２００および可変抵抗素子２２０１を具備する。
この変形例１によれば、重負荷のとき、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２の電圧は、このハイサイドＭＯＳＦＥＴのソースＳにおける電圧に追従して変化することになる。そのため、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給される正の電圧Ｖ２および負の電圧Ｖ１を形成するための電圧レギュレータを削減することが可能となる。
＜変形例２＞
図２８は、実施の形態９の変形例に係わる半導体集積回路装置４００２の構成を示すブロック図である。図２８に示した構成は、図２７に示した構成と類似している。ここでは、相違する部分を主に説明する。
図２８において、２８０２は、第２ゲート電極Ｇ２を有していないＭＯＳＦＥＴを示している。このようなＭＯＳＦＥＴ２８０２は、例えばトレンチ型のＭＯＳＦＥＴとして知られており、例えば図３７（Ｂ）において、Ｎ―型半導体層３７０４に絶縁層と第２ゲート電極Ｇ２に相当する金属層３７０８が形成されていないＭＯＳＦＥＴ（以下、１ゲート電極ＭＯＳＦＥＴと称する）である。また、図２８において、２８００は、負荷電流検出回路であり、２８０１は、第２ゲート電極制御回路である。
負荷電流検出回路２８００は、出力端子Ｔ１を流れる出力電流（負荷電流）Ｉｏｕｔを検出し、負荷電流Ｉｏｕｔが所定の電流値を超えているか否を示す検出信号を第２ゲート電極制御回路２８０１へ供給する。第２ゲート電極制御回路２８０１は、検出信号に従った第２ゲート制御信号ＵＬを形成し、制御端子Ｔ１４を介してロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２へ供給する。図２８に示した半導体集積回路装置４００２においては、ハイサイドＭＯＳＦＥＴが、１ゲート電極ＭＯＳＦＥＴ２８０２によって構成されているため、ハイサイドＭＯＳＦＥＴ用の第２ゲート制御信号ＵＨは形成されない。
負荷電流検出回路２８００および第２ゲート電極制御回路２８０１としては、実施の形態３あるいは４において説明した構成を適用する。
実施の形態３を適用する場合、図５で説明した第２ゲート電極ドライブ制御回路５００１、正電圧レギュレータ５００２、負電圧レギュレータ５００３、およびスイッチ５００４および５００５が、図２８における第２ゲート電極制御回路２８０１と見なされる。また、図５において説明した負荷電流検出回路５０００が、図２８における負荷電流検出回路２７００と見なされる。
実施の形態４を適用する場合には、図７の負荷電流検出コンパレータ７０００が、図２８における負荷電流検出回路２８００と見なされる。また、図７で説明した４周期検出回路７００１、アナログスイッチ７００３、インバータ７００２、正電圧レギュレータ２０００および負電圧レギュレータ２００１が、図２８の第２ゲート電極制御回路２８０１とみなされる。
この変形例２においても、そのときの負荷の状況に合わせて、ロウサイドＭＯＳＦＥＴ４００６の損失が低減され、半導体集積回路装置４００２、電源システムの低消費電力化が図れる。
＜変形例３＞
図２９は、実施の形態９の変形例に係わる半導体集積回路装置４００２の構成を示すブロック図である。図２９に示した構成は、図２７に示した構成と類似している。ここでは、相違する部分を主に説明する。
図２９において、２９０２は、第２ゲート電極Ｇ２を有していない１ゲート電極ＭＯＳＦＥＴである。また、図２９において、２９００は、負荷電流検出回路であり、２９０１は、第２ゲート電極制御回路である。
負荷電流検出回路２９００は、変形例２において述べた負荷電流検出回路２８００と同様な構成にされており、出力端子Ｔ１を流れる出力電流（負荷電流）Ｉｏｕｔを検出し、負荷電流が所定の電流値を超えているか否かを示す検出信号を第２ゲート電極制御回路２９０１へ供給する。第２ゲート電極制御回路２９０１は、検出信号に従った第２ゲート制御信号ＵＨを形成し、制御端子Ｔ１５を介してハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給する。図２９に示した半導体集積回路装置４００２においては、ロウサイドＭＯＳＦＥＴが、１ゲート電極ＭＯＳＦＥＴ２９０２によって構成されているため、ロウサイドＭＯＳＦＥＴ用の第２ゲート制御信号ＵＬは形成されない。
負荷電流検出回路２９００および第２ゲート電極制御回路２９０１としては、実施の形態７あるいは実施の形態９において説明した構成を適用する。
実施の形態７を適用するとき、図２２（Ａ）に示した負荷電流検出回路２２０２が、図２９における負荷電流検出回路２９００と見なされる。また、図２２（Ａ）に示したハイサイド電圧制御回路２２０３、固定抵抗素子２２００および可変抵抗素子２２０１が、第２ゲート電極制御回路２９０１と見なされる。
実施の形態９を適用する場合は、電圧Ｖ１が、軽負荷のときに、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給され、電圧Ｖ２が、重負荷のときに、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２へ供給される。
この変形例３においても、そのときの負荷の状況に合わせて、ハイサイドＭＯＳＦＥＴ４００５の損失が低減され、半導体集積回路装置４００２、電源システムの低消費電力化が図れる。
（実施の形態１０）
図３０は、実施の形態１０に係わる半導体集積回路装置４００２の構成を示すブロック図である。図３０に示した構成は、図４０に示した半導体集積回路装置４００２の構成と類似している。同じ構成部分には、同じ符号を付してあるので、相違する部分を主に説明する。
実施の形態１０に係わる半導体集積回路装置４００２は、端子Ｔ１６を有しており、端子Ｔ１６には、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２が接続されている。既に説明したように、半導体集積回路装置４００２は、複数の半導体チップを封止したパッケージである。そのため、端子Ｔ１６は、パッケージに設けられた外部端子に該当する。パッケージに設けられた端子（外部端子）Ｔ１６と接地電圧ＰＧＮＤとの間には抵抗素子３０００が接続される。この場合、抵抗素子３０００は、パッケージの外部に設けられる。
図３１は、図３０に示した半導体集積回路装置４００２のうちのハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６に注目した回路図である。図３１においては、ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６に注目しているため、ドライバー４００３の構成は省略されている。また、図３１には、寄生抵抗、寄生容量、寄生インダクタンスも等価的に明示されている。
図３１において、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６は、互いに同じ構成にされている。ロウサイドＭＯＳＦＥＴ４００６（ハイサイドＭＯＳＦＥＴ３００５）は、第１ゲート電極Ｇ１とソースＳとの間に形成される寄生容量Ｃｇｓ、第２ゲート電極Ｇ２とドレインＤとの間に形成される寄生容量Ｃｅｄ、ソースＳとドレインＤとの間に形成される寄生容量Ｃｄｓ、バックゲートがソースＳと接続されることにより形成される寄生ダイオードＤＤを有している。ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のそれぞれの第１ゲート電極Ｇ１は、ドライバー４００３に接続され、ドライバー４００３からの駆動信号ＧＨおよびＧＬによって駆動される。
ハイサイドＭＯＳＦＥＴ４００５のドレインＤは、配線Ｌ１に接続され、配線Ｌ１を介して端子（外部端子）Ｔ６から入力電圧ＶＩＮが供給される。この配線Ｌ１には安定化のために容量素子Ｃｉｎが接続されている。また、この配線Ｌ１には寄生のインダクタンスＬＰ１が付随している。ハイサイドＭＯＳＦＥＴ４００５のドレインは寄生インダクタンスＬＰ３を介してスイッチングノードＮｓに接続され、スイッチングノードＮｓはロウサイドＭＯＳＦＥＴ４００６のドレインＤに接続されている。ロウサイドＭＯＳＦＥＴ４００６のソースＳは、寄生のインダクタンスＬＰ２を介して接地電圧ＰＧＮＤに接続されている。スイッチングノードＮｓは、コイル素子４００８の一端に接続され、コイル素子４００８の他端は平滑用容量４００９に接続されている。同図では、負荷４００１としてＣＰＵが例示されている。
この実施の形態１０においては、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２は、特に制限されないが、接地電圧ＰＧＮＤに接続されている。また、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２は、端子Ｔ１６（図３０）を介してパッケージの外部に設けられた抵抗素子３０００を介して、接地電圧ＰＧＮＤに接続されている。この実施の形態１０においては、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２と、当該ＭＯＳＦＥＴ４００６のソースＳとの間に形成される寄生容量Ｃｅｄと外付けの抵抗素子３０００とによってスナバ回路が構成される。このスナバ回路により、スイッチングノードＮｓにおける電圧のリンギングが抑制される。
図３２（Ａ）から図３２（Ｅ）は、図３１に示した構成の動作を示す波形図である。以下、図３１および図３２（Ａ）から図３２（Ｅ）を用いて、動作を説明する。
図３２において、横軸は時間を表している。図３２（Ａ）は、ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１・ソース間の電圧変化（Ｌｏ−Ｓｉｄｅ Ｖｇｓ）を示しており、図３２（Ｂ）は、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１・ソース間の電圧変化（Ｈｉ−Ｓｉｄｅ Ｖｇｓ）を示している。言い換えるならば、ドライバー４００３からの駆動信号ＧＬ、ＧＨの電圧変化が示されている。図３２（Ｃ）は、ロウサイドＭＯＳＦＥＴ４００６の寄生ダイオードＤＤ（ボディーダイオード）を流れる電流（Ｂｏｄｙ Ｄｉｏｄｅ Ｆｏｒｗａｒｄｉｎｇ Ｃｕｒｒｅｎｔ）を示している。図３２（Ｅ）は、外付けの抵抗素子３０００を設けることにより、スナバ回路が構成された場合のスイッチングノードＮｓにおける電圧を示している。また、図３２（Ｄ）は、スナバ回路を構成しなかった場合のスイッチングノードＮｓにおける電圧を示している。
ロウサイドＭＯＳＦＥＴ４００６の第１ゲート電極Ｇ１・ソース間電圧Ｖｇｓが、図３２（Ａ）のように低下すると、コイル素子４００８の作用により、ロウサイドＭＯＳＦＥＴ４００６のダイオードＤＤを介して、接地電圧ＰＧＮＤから電流が流れる（図３２（Ｃ））。次に、図３２（Ｂ）に示されているように、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１・ソース間電圧Ｖｇｓが上昇すると、その上昇における変化率（ｄｖ／ｄｔ）によって、寄生インダクタンスによりスイッチングノードＮｓの電圧がリンギングを起こす（図３２（Ｄ））。外付け抵抗素子３０００を端子Ｔ１６に接続することにより、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２に抵抗素子３０００が接続されることになり、寄生容量Ｃｅｄと外付け抵抗素子３０００とが、接地電圧ＰＧＮＤとスイッチングノードＮｓとの間に直列接続され、スイッチングノードＮｓにおけるリンギングを抑制するスナバ回路として動作する。これにより、図３２（Ｅ）に示されているように、スイッチングノードＮｓにおけるリンギングが、図３２（Ｄ）に比べて抑制される。すなわち、ハイサイドＭＯＳＦＥＴ４００５がオンする際のリンギングが抑制され、ノイズを抑制した出力電圧Ｖｏｕｔを形成することが可能となる。
この実施の形態１０によれば、外付けの抵抗素子３０００の抵抗値を調整することにより、抑制されるリンギングの量を調整することが可能である。そのため、抵抗素子３０００は、半導体集積回路装置４００２であるパッケージの端子Ｔ１６に、パッケージの外部で接続することがより望ましい。
（実施の形態１１）
図３３は、実施の形態１１に係わる半導体集積回路装置４００２の構成を示すブロック図である。図３３に示した構成は、図４０に示した半導体集積回路装置４００２の構成と類似しているので、相違点を主に説明する。
図３３において、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２は、半導体集積回路装置４００２の内部において、接地電圧ＰＧＮＤに接続されている。次に図３４および図３５を用いて説明するが、このようにすることにより、ハイサイドＭＯＳＦＥＴ４００５がオンしたときのノイズを低減することが可能となる。
図３４は、図３３に示した半導体集積回路装置４００２のうちのハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６に注目した回路図である。図３４においては、ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６に注目しているため、ドライバー４００３の構成は省略されている。図３４に示した回路は、図３１に示した回路に類似している。図３１と図３４との相違点は、図３４においては、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２が、抵抗素子３０００を介さずに接地電圧ＰＧＮＤに接続されていることと、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２が、パッケージ内において接地電圧ＰＧＮＤに接続されていることである。これ以外は、実施の形態１０において説明しているので、省略する。なお、特に制限されないが、この実施の形態１１においては、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２も、パッケージの内部において、接地電圧ＰＧＮＤに接続されている。
図３５（Ａ）から図３５（Ｅ）は、図３４に示した回路の動作を示す波形図である。図３５において、横軸は時間を表している。また、図３５（Ａ）から図３５（Ｃ）のそれぞれは、図３２（Ａ）から図３２（Ｃ）のそれぞれと同じである。図３５（Ｄ）は、ハイサイドＭＯＳＦＥＴ４００５のソース・ドレイン経路を流れる電流（Ｈｉ−Ｓｉｄｅ Ｉｄ）の波形を示している。また、図３５（Ｅ）は、入力電圧ＶＩＮをハイサイドＭＯＳＦＥＴ４００５のドレインＤへ供給する配線Ｌ１における電圧の波形（Ｖｉｎ Ｒｉｐｐｌｅ Ｖｏｌｔａｇｅ）を示している。図３１において説明したが、この配線Ｌ１には寄生インダクタンスＬＰ１が接続されており、また安定化のための容量Ｃｉｎも接続されている。
この実施の形態１１においては、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２が、半導体集積回路装置４００２の内部において、接地電圧ＰＧＮＤに接続される。これにより、入力電圧ＶＩＮを伝達する配線Ｌ１と接地電圧との間に、第２ゲート電極Ｇ２・ドレイン間に寄生する寄生容量Ｃｅｄが接続されることになる。この寄生容量Ｃｅｄは、寄生インダクタンスＬＰ１を介して、安定化用の容量素子Ｃｉｎと並列に接続されることになる。
図３５（Ｂ）に示されているように、ハイサイドＭＯＳＦＥＴ４００５の第１ゲート電極Ｇ１・ソース間電圧が上昇し、ハイサイドＭＯＳＦＥＴ４００５がオフからオンへ遷移する過程において、入力電圧ＶＩＮと接地電圧ＰＧＮＤとの間で突入電流が流れる。この突入電流は、ハイサイドＭＯＳＦＥＴ４００５のドレイン電流Ｉｄにピークとして表れている（図３５（Ｄ））。ドレイン電流Ｉｄにおけるこの変化によって、寄生インピーダンスＬＰ１の作用により、配線Ｌ１における電圧は振動する（図３５（Ｅ））。安定化用の容量素子Ｃｉｎにより、配線Ｌ１における電圧の安定化を図っているが、それでも配線Ｌ１におけるハイサイドＭＯＳＦＥＴ４００５のドレインＤ近傍では、電圧のリップルが発生する。この実施の形態１１によれば、ハイサイドＭＯＳＦＥＴ４００５のドレインＤは、寄生容量Ｃｅｄによって、交流的に半導体集積回路装置４００２内の接地電圧ＰＧＮＤに接続されている。この寄生容量Ｃｅｄによって、ハイサイドＭＯＳＦＥＴ４００５のドレインＤの近傍において、ハイサイドＭＯＳＦＥＴ４００５がオンへ遷移する際に発生する電圧の振動（リップル）を吸収することが可能となり、ノイズの発生を抑制することが可能となる。
ここで、半導体集積回路装置４００２、パッケージおよび電源システム４０００の相互の関係を、改めて説明しておく。図３６（Ａ）は、半導体集積回路装置４００２、パッケージおよび電源システム４０００の関係を説明するブロック図である。電源システム４００は、制御用半導体集積回路装置４００７、半導体集積回路装置４００２、コイル素子４００８および平滑用容量素子４００９を具備している。ここで、半導体集積回路装置４００２は、実施の形態においては３個の半導体チップを具備している。これらの半導体チップは１個のパッケージに封止されている。従って、本願明細書においては、半導体集積回路装置４００２は、半導体チップ（実施例では３個の半導体チップ）を内蔵したパッケージ（同図では、４００２Ｐと記載）を指している。
実施の形態に沿って説明すると、３個の半導体チップは、ハイサイドＭＯＳＦＥＴ４００５が形成された半導体チップ４００５Ｃ、ロウサイドＭＯＳＦＥＴ４００６が形成された半導体チップ４００６Ｃおよびドライバー４００３が形成された半導体チップ４００３Ｃである。なお、同図では、図面が複雑になるのを避けるために、ドライバー４００３の構成として、駆動回路４０１１および４０１２が機能的に示されている。ドライバー４００３の具体的な一例は、図４０に示されている通りであり、図３６（Ａ）では、ハイサイドＭＯＳＦＥＴ４００５とロウサイドＭＯＳＦＥＴ４００６とを相補的にオン／オフすることを機能的に明示するために、駆動回路４０１１は、バッファとして示され、駆動回路４０１２はインバータとして示されている。また、ドライバー用の半導体チップ４００３Ｃへ供給される電圧ＶＣＩＮおよび接地電圧ＣＧＮＤは省略されている。
次に、半導体チップを内蔵したパッケージ４００２Ｐの構成を説明する。図３６（Ｂ）は、パッケージ４００２Ｐの構成を示す平面図である。図３６（Ｂ）において、複数のＰのそれぞれは、リードフレームにおける外部端子であり、同図において、破線で囲まれた領域３６００が、樹脂等により封止される。複数の外部端子Ｐの内の所定の外部端子が、図４０において説明した半導体集積回路装置４００２の端子Ｔ１からＴ６とされる。図３６（Ｂ）には、端子Ｔ１、Ｔ２およびＴ６に対応する外部端子Ｐが、ＶＳＷＨ（Ｔ１）、ＰＧＮＤ（Ｔ２）およびＶＩＮ（Ｔ６）として示されている。
図３６（Ｂ）において、３６０３は、ハイサイドＭＯＳＦＥＴ４００５が形成された半導体チップ４００５Ｃを搭載したタブ、３６０４は、ロウサイドＭＯＳＦＥＴ４００６が形成された半導体チップ４００６Ｃを搭載したタブ、３６０５は、ドライバー４００３を形成した半導体チップ４００３Ｃを搭載したタブを示している。各半導体チップ４００３Ｃ、４００５Ｃおよび４００６Ｃのそれぞれにおける端子（パッド）は、リード線あるいは銅板により、所定の外部端子Ｐあるいは半導体チップに電気的に接続されている。図３６（Ｂ）においては、例示としてハイサイドＭＯＳＦＥＴ４００５のソースＳのパッドＳ、第１ゲート電極Ｇ１のパッドＧ、第２ゲート電極Ｇ２のパッドＵ、およびロウサイドＭＯＳＦＥＴ４００６のソースＳのパッドＳ、第１ゲート電極Ｇ１のパッドＧが示されている。
特に制限されないが、ハイサイドＭＯＳＦＥＴ４００５およびロウサイドＭＯＳＦＥＴ４００６のそれぞれのソース・ドレイン経路には比較的高い値の電流が流れる。そのため、ロウサイドＭＯＳＦＥＴ４００５のソースＳおよびハイサイドＭＯＳＦＥＴ４００６のソースＳは、銅板３６０１、３６０２によって、所定の部分に接続されている。例えば、ロウサイドＭＯＳＦＥＴ４００６のソースＳは、銅板３６０２によって、接地電圧ＰＧＮＤを受ける複数の外部端子Ｐ（Ｔ２）に接続されている。実施の形態においては、接地電圧ＰＧＮＤと出力端子Ｔ１との間で高い電流を流すことが可能なように、ハイサイドＭＯＳＦＥＴ４００５に比べて、ロウサイドＭＯＳＦＥＴのサイズが大きくされている。
実施の形態１１においては、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２が、半導体集積回路装置４００２内で、接地電圧ＰＧＮＤに接続されている。図３６（Ｂ）においては、ハイサイドＭＯＳＦＥＴ４００５の第２ゲート電極Ｇ２は、パッドＵに対応する。そのため、図３６（Ｂ）に示されているように、ハイサイドＭＯＳＦＥＴ４００５のパッドＵは、破線３６００で示されたパッケージ内において、リード線３６０６によって、接地電圧ＰＧＮＤが供給される外部端子Ｐに接続されている。
また、実施の形態１０の場合には、ロウサイドＭＯＳＦＥＴ４００６の第２ゲート電極Ｇ２が接続されたパッドが、所定の外部端子Ｐに接続され、破線３６００で示したパッケージの外部において、当該外部端子Ｐに抵抗素子３０００が接続される。
本発明は上記した実施の形態に限定されるものではなく、様々な変形例が含まれる。上記した実施の形態１〜１１は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることもできる。また、ある実施の形態の構成に他の実施の形態の構成を加えることもできる。また、各実施の形態の構成の一部について、他の構成を追加・削除・置換することもできる。
例えば、実施の形態１０の構成に実施の形態１１の構成を加えてもよい。実施の形態１から実施の形態４および実施の形態９の変形例２は、ロウサイドＭＯＳＦＥＴに向けられている。そのため、実施の形態１１の構成を、実施の形態１から４、９の変形例２の構成に加えてもよい。実施の形態５から実施の形態８および実施の形態９の変形例１の構成は、ハイサイドＭＯＳＦＥＴに向けられている。そのため、実施の形態１０の構成を、実施の形態５から８、９の変形例１の構成の構成に加えてもよい。
さらに、実施の形態１および２、１０において、ハイサイドＭＯＳＦＥＴは、１ゲート電極ＭＯＳＦＥＴであってもよい。また実施の形態４から６、１１において、ロウサイドＭＯＳＦＥＴは、１ゲート電極ＭＯＳＦＥＴであってもよい。
さらに、実施の形態では、ハイサイドＭＯＳＦＥＴおよびロウサイドＭＯＳＦＥＴがＮチャンネル型ＭＯＳＦＥＴの場合を説明したが、勿論、Ｐチャンネル型ＭＯＳＦＥＴであってもよい。
本願明細書には、複数の発明が開示されており、その内のいくつかは、特許請求の範囲に記載しているが、これ以外の発明も開示しており、その代表的なものを次に列記する。
（Ａ）第１電圧端子と、前記第１電圧端子に供給される電圧よりも電圧値の低い電圧が供給される第２電圧端子と、出力端子とを有し、前記出力端子に結合されるコイル素子に供給される電流の方向を周期的に変える半導体集積回路装置であって、
半導体集積回路装置は、
第１入力電極と、ドレインと、ソースとを有し、前記第１電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第１入力信号に従って、前記第１電圧端子と前記出力端子間を電気的に接続する第１ＭＯＳＦＥＴと、
第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第２電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第２入力信号に従って、前記第２電圧端子と前記出力端子間を電気的に接続する第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第１入力電極に結合され、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとが、相補的にオン／オフする様に、前記第１入力信号および前記第２入力信号を形成する駆動回路と、
前記第２ＭＯＳＦＥＴの第２入力電極が結合された外部端子と、
を具備し、
前記第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴおよび前記駆動回路は、一のパッケージに封止され、前記外部端子は、前記パッケージに設けられ、前記外部端子と、所定の電圧との間に抵抗素子が接続される、半導体集積回路装置。
（Ｂ）（Ａ）に記載の半導体集積回路装置において、
前記第２ＭＯＳＦＥＴは、第１導電型の第１半導体領域と、前記第１半導体領域に積層された第２導電型の第２半導体領域と、前記第２半導体領域に積層された第１導電型の第３半導体領域とを有し、
前記第２ＭＯＳＦＥＴのドレインは、前記第１半導体領域により形成され、前記第２ＭＯＳＦＥＴのソースは、前記第３半導体領域により形成され、前記第２ＭＯＳＦＥＴの第１入力電極は、絶縁層を挟んで前記第２半導体領域に埋設された第１金属層により形成され、前記第２ＭＯＳＦＥＴの第２入力電極は、絶縁層を挟んで前記第１半導体領域に埋設された第２金属層により形成されている、半導体集積回路装置。
（Ｃ）第１電圧端子と、前記第１電圧端子に供給される電圧よりも電圧値の低い電圧が供給される第２電圧端子と、出力端子とを有し、前記出力端子に結合されるコイル素子に供給される電流の方向を周期的に変える半導体集積回路装置であって、
半導体集積回路装置は、
第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第１電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第１入力信号に従って、前記第１電圧端子と前記出力端子間を電気的に接続する第１ＭＯＳＦＥＴと、
第１入力電極と、ドレインと、ソースとを有し、前記第２電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第２入力信号に従って、前記第２電圧端子と前記出力端子間を電気的に接続する第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第１入力電極に結合され、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとが、相補的にオン／オフする様に、前記第１入力信号および前記第２入力信号を形成する駆動回路と、
を具備し、
前記第１ＭＯＳＦＥＴ、第２ＭＯＳＦＥＴおよび前記駆動回路は、一のパッケージに封止され、前記第１ＭＯＳＦＥＴの第２入力電極は、前記パッケージにおいて、前記第２電圧端子に接続されている、半導体集積回路装置。
（Ｄ）（Ｃ）に記載の半導体集積回路装置において、
前記第１ＭＯＳＦＥＴは、第１導電型の第１半導体領域と、前記第１半導体領域に積層された第２導電型の第２半導体領域と、前記第２半導体領域に積層された第１導電型の第３半導体領域とを有し、
前記第１ＭＯＳＦＥＴのドレインは、前記第１半導体領域により形成され、前記第１ＭＯＳＦＥＴのソースは、前記第３半導体領域により形成され、前記第１ＭＯＳＦＥＴの第１入力電極は、絶縁層を挟んで前記第２半導体領域に埋設された第１金属層により形成され、前記第１ＭＯＳＦＥＴの第２入力電極は、絶縁層を挟んで前記第１半導体領域に埋設された第２金属層により形成されている、半導体集積回路装置。
（Ｅ）第１電圧が供給される第１電圧端子と、
前記第１電圧とは、電圧値が異なる第２電圧が供給される第２電圧端子と、
出力端子と、
第１入力電極と、ドレインと、ソースとを有し、前記第１電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第１入力信号に従って、前記第１電圧端子と前記出力端子間を電気的に接続する第１ＭＯＳＦＥＴと、
第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第２電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第２入力信号に従って、前記第２電圧端子と前記出力端子間を電気的に接続する第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第１入力電極に結合され、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとが、相補的にオン／オフする様に、前記第１入力信号および前記第２入力信号を形成する駆動回路と、
前記出力端子を流れる電流を検出する検出回路と、
前記検出回路の検出信号に従った制御信号を、前記第２ＭＯＳＦＥＴの前記第２入力電極に供給する制御回路と、
を具備する半導体集積回路装置。
（Ｆ）第１電圧が供給される第１電圧端子と、
前記第１電圧とは、電圧値が異なる第２電圧が供給される第２電圧端子と、
出力端子と、
第１入力電極と、ドレインと、ソースとを有し、前記第１電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第１入力信号に従って、前記第１電圧端子と前記出力端子間を電気的に接続する第１ＭＯＳＦＥＴと、
第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第２電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第２入力信号に従って、前記第２電圧端子と前記出力端子間を電気的に接続する第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第１入力電極に結合され、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとが、相補的にオン／オフする様に、前記第１入力信号および前記第２入力信号を形成する駆動回路と、
前記第２ＭＯＳＦＥＴのオン／オフに同期して、前記第２ＭＯＳＦＥＴの第２ゲート電極へ供給される電圧を変更する制御回路と、
を具備する半導体集積回路装置。
１０００、１６００、２７０１、２８０１、２９０１ 第２ゲート電極制御回路
４０００ 電源システム
４００２ 半導体集積回路装置
４００３ ドライバー
４００４ 制御回路
４００５ ハイサイドＭＯＳＦＥＴ
４００６ ロウサイドＭＯＳＦＥＴ
４００７ 制御用半導体集積回路装置
Ｇ１ 第１ゲート電極
Ｇ２ 第２ゲート電極
ＧＬ、ＧＨ 駆動信号
ＵＨ、ＵＬ 第２ゲート制御信号

Claims (20)

  1. 第１電圧が供給される第１電圧端子と、
    前記第１電圧とは、電圧値が異なる第２電圧が供給される第２電圧端子と、
    出力端子と、
    第１入力電極と、ドレインと、ソースとを有し、前記第１電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第１入力信号に従って、前記第１電圧端子と前記出力端子間を電気的に接続する第１ＭＯＳＦＥＴと、
    第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第２電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第２入力信号に従って、前記第２電圧端子と前記出力端子間を電気的に接続する第２ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第１入力電極に結合され、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとが、相補的にオン／オフする様に、前記第１入力信号および前記第２入力信号を形成する駆動回路と、
    前記第２ＭＯＳＦＥＴの第２入力電極に結合され、前記第２ＭＯＳＦＥＴのソースにおける電圧に対して、負の電圧を、前記第２入力電極に供給する第１電圧形成回路と、
    を具備する、半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記第２ＭＯＳＦＥＴは、第１導電型の第１半導体領域と、前記第１半導体領域に積層された第２導電型の第２半導体領域と、前記第２半導体領域に積層された第１導電型の第３半導体領域とを有し、
    前記第２ＭＯＳＦＥＴのドレインは、前記第１半導体領域により構成され、前記第２ＭＯＳＦＥＴのソースは、前記第３半導体領域により構成され、前記第２ＭＯＳＦＥＴの第１入力電極は、絶縁層を挟んで前記第２半導体領域に埋設された第１金属層により構成され、前記第２ＭＯＳＦＥＴの第２入力電極は、絶縁層を挟んで前記第１半導体領域に埋設された第２金属層により構成されている、半導体集積回路装置。
  3. 請求項２に記載の半導体集積回路装置において、
    前記第１電圧の電圧値は、前記第２電圧の電圧値よりも高く、
    前記第２ＭＯＳＦＥＴのソースの電圧は、前記第２電圧である、半導体集積回路装置。
  4. 請求項２に記載の半導体集積回路装置において、
    前記第２電圧の電圧値は、前記第１電圧の電圧値よりも高く、
    前記第２ＭＯＳＦＥＴのソースの電圧は、前記出力端子における電圧である、半導体集積回路装置。
  5. 請求項２に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、
    前記第２ＭＯＳＦＥＴのソースにおける電圧に対して正の電圧を形成する第２電圧形成回路と、
    前記第１電圧形成回路による負の電圧と、前記第２電圧形成回路による正の電圧とを選択して、前記第２ＭＯＳＦＥＴの第２入力電極に供給する選択回路と、
    を具備する、半導体集積回路装置。
  6. 請求項５に記載の半導体集積回路装置において、
    前記選択回路は、前記駆動回路による前記第２ＭＯＳＦＥＴのオン／オフに同期して、前記第２ＭＯＳＦＥＴの第２入力電極に供給される電圧を選択する、半導体集積回路装置。
  7. 請求項５に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、前記出力端子を流れる電流が、所定の電流値を超えているか否かを検出する検出回路を具備し、
    前記選択回路は、前記検出回路からの検出信号に応答して、前記第２ＭＯＳＦＥＴの第２入力電極に供給される電圧を選択する、半導体集積回路装置。
  8. 請求項７に記載の半導体集積回路装置において、
    前記選択回路は、前記出力端子を流れる電流が、前記所定の電流値よりも低いとき、前記負の電圧を前記第２ＭＯＳＦＥＴの第２入力電極に供給する、半導体集積回路装置。
  9. 第１電圧が供給される第１電圧端子と、
    前記第１電圧とは、電圧値が異なる第２電圧が供給される第２電圧端子と、
    出力端子と、
    第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第１電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第１入力信号に従って、前記第１電圧端子と前記出力端子間を電気的に接続する第１ＭＯＳＦＥＴと、
    第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第２電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される第２入力信号に従って、前記第２電圧端子と前記出力端子間を電気的に接続する第２ＭＯＳＦＥＴと、
    前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第１入力電極に結合され、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとが、相補的にオン／オフする様に、前記第１入力信号および前記第２入力信号を形成する駆動回路と、
    前記出力端子を流れる電流が、所定の電流値を超えているか否かを検出する検出回路と、
    前記検出回路、前記第１ＭＯＳＦＥＴの第２入力電極および第２ＭＯＳＦＥＴの第２入力電極に結合され、前記出力端子を流れる電流が前記所定の電流値を超えているか否かにより、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第２入力電極に、異なる電圧値の電圧を供給する制御回路と、
    を具備する、半導体集積回路装置。
  10. 請求項９に記載の半導体集積回路装置において、
    前記制御回路は、前記出力端子を流れる電流が、前記所定の電流値を超えているとき、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第２入力電極に、それぞれのＭＯＳＦＥＴのソースにおける電圧に対して正の電圧値を有する電圧を供給し、前記出力端子を流れる電流が、前記所定の電流値を超えていないとき、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第２入力電極に、それぞれのＭＯＳＦＥＴのソースにおける電圧に対して負の電圧値を有する電圧を供給する、半導体集積回路装置。
  11. 請求項１０に記載の半導体集積回路装置において、
    前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれは、第１導電型の第１半導体領域と、前記第１半導体領域に積層された第２導電型の第２半導体領域と、前記第２半導体領域に積層された第１導電型の第３半導体領域とを有し、
    前記第１ＭＯＳＦＥＴのドレインは、前記第１半導体領域により形成され、前記第１ＭＯＳＦＥＴのソースは、前記第３半導体領域により形成され、前記第１ＭＯＳＦＥＴの第１入力電極は、絶縁層を挟んで前記第２半導体領域に埋設された第１金属層により形成され、前記第２ＭＯＳＦＥＴの第２入力電極は、絶縁層を挟んで前記第１半導体領域に埋設された第２金属層により形成され、
    前記第２ＭＯＳＦＥＴのドレインは、前記第１半導体領域により形成され、前記第２ＭＯＳＦＥＴのソースは、前記第３半導体領域により形成され、前記第２ＭＯＳＦＥＴの第１入力電極は、絶縁層を挟んで前記第２半導体領域に埋設された第３金属層により形成され、前記第２ＭＯＳＦＥＴの第２入力電極は、絶縁層を挟んで前記第１半導体領域に埋設された第４金属層により形成されている、半導体集積回路装置。
  12. 請求項１１に記載の半導体集積回路装置において、
    前記駆動回路、前記電圧形成回路および前記制御回路は、１つの第１半導体チップに形成され、前記第１ＭＯＳＦＥＴは、前記第１半導体チップとは異なる第２半導体チップに形成され、前記第２ＭＯＳＦＥＴは、前記第１半導体チップおよび前記第２半導体チップと異なる第３半導体チップに形成され、前記第１半導体チップ、前記第２半導体チップおよび前記第３半導体チップは、１のパッケージに封止されている、半導体集積回路装置。
  13. 第１電圧端子と、第２電圧端子と、出力端子とを有する半導体集積回路装置と、前記出力端子に、その一端が接続され、その流れる方向が周期的に変化する電流を受けるコイル素子とを具備する電源システムであって、
    前記半導体集積回路装置は、
    第１入力電極と、ドレインと、ソースとを有し、前記第１電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される入力信号に従って、オン／オフされる第１ＭＯＳＦＥＴと、
    第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第２電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される入力信号に従って、前記第１ＭＯＳＦＥＴとは相補的にオン／オフされる第２ＭＯＳＦＥＴと、
    前記第２ＭＯＳＦＥＴの第２入力電極に結合され、前記第２ＭＯＳＦＥＴのソースにおける電圧に対して、負の電圧を、前記第２入力電極に供給する第１電圧形成回路と、
    を具備する、電源システム。
  14. 請求項１３に記載の電源システムにおいて、
    前記第２ＭＯＳＦＥＴは、第１導電型の第１半導体領域と、前記第１半導体領域に積層された第２導電型の第２半導体領域と、前記第２半導体領域に積層された第１導電型の第３半導体領域とを有し、
    前記第２ＭＯＳＦＥＴのドレインは、前記第１半導体領域により形成され、前記第２ＭＯＳＦＥＴのソースは、前記第３半導体領域により形成され、前記第２ＭＯＳＦＥＴの第１入力電極は、絶縁層を挟んで前記第２半導体領域に埋設された第１金属層により形成され、前記第２ＭＯＳＦＥＴの第２入力電極は、絶縁層を挟んで前記第１半導体領域に埋設された第２金属層により形成されている、電源システム。
  15. 請求項１４に記載の電源システムにおいて、
    前記半導体集積回路装置は、
    前記第２ＭＯＳＦＥＴのソースにおける電圧に対して正の電圧を形成する第２電圧形成回路と、
    前記第１電圧形成回路による負の電圧と、前記第２電圧形成回路による正の電圧とを選択して、前記第２ＭＯＳＦＥＴの第２入力電極に供給する選択回路と、
    前記出力端子を流れる前記電流が、所定の電流値を超えているか否かを検出する検出回路を具備し、
    前記選択回路は、前記検出回路の検出信号に応答して、前記第２ＭＯＳＦＥＴの第２入力電極に供給される電圧を選択する、電源システム。
  16. 請求項１５に記載の電源システムにおいて、
    前記出力端子を流れる前記電流が、所定の電流値を超えているとき、前記選択回路は、前記正の電圧を前記第２ＭＯＳＦＥＴの第２ゲート電極に供給し、前記出力端子を流れる前記電流が、前記所定の電流値を超えていないとき、前記選択回路は、前記負の電圧を前記第２ＭＯＳＦＥＴの第２ゲート電極に供給する、電源システム。
  17. 第１電圧端子と、第２電圧端子と、出力端子とを有する半導体集積回路装置と、前記出力端子に、その一端が接続され、その流れる方向が周期的に変化する電流を受けるコイル素子とを具備する電源システムであって、
    前記半導体集積回路装置は、
    第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第１電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される入力信号に従って、オン／オフされる第１ＭＯＳＦＥＴと、
    第１入力電極と、ドレインと、ソースと、前記第１入力電極よりも前記ドレイン側に配置された第２入力電極とを有し、前記第２電圧端子と前記出力端子との間に接続され、前記第１入力電極に供給される入力信号に従って、オン／オフされる第２ＭＯＳＦＥＴと、
    前記出力端子を流れる電流が、所定の電流値を超えているか否かを検出する検出回路と、
    前記検出回路、前記第１ＭＯＳＦＥＴの第２入力電極および第２ＭＯＳＦＥＴの第２入力電極に結合され、前記出力端子を流れる電流が前記所定の電流値を超えているか否かにより、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第２入力電極に、異なる電圧値の電圧を供給する制御回路と、
    を具備する、電源システム。
  18. 請求項１７に記載の電源システムにおいて、
    前記制御回路は、前記出力端子を流れる電流が、前記所定の電流値を超えているとき、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第２入力電極に、それぞれのＭＯＳＦＥＴのソースにおける電圧に対して正の電圧値を有する電圧を供給し、前記出力端子を流れる電流が、前記所定の電流値を超えていないとき、前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれの第２入力電極に、それぞれのＭＯＳＦＥＴのソースにおける電圧に対して負の電圧値を有する電圧を供給する、電源システム。
  19. 請求項１８に記載の電源システムにおいて、
    前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴのそれぞれは、第１導電型の第１半導体領域と、前記第１半導体領域に積層された第２導電型の第２半導体領域と、前記第２半導体領域に積層された第１導電型の第３半導体領域とを有し、
    前記第１ＭＯＳＦＥＴのドレインは、前記第１半導体領域により形成され、前記第１ＭＯＳＦＥＴのソースは、前記第３半導体領域により形成され、前記第１ＭＯＳＦＥＴの第１入力電極は、絶縁層を挟んで前記第２半導体領域に埋設された第１金属層により形成され、前記第２ＭＯＳＦＥＴの第２入力電極は、絶縁層を挟んで前記第１半導体領域に埋設された第２金属層により形成され、
    前記第２ＭＯＳＦＥＴのドレインは、前記第１半導体領域により形成され、前記第２ＭＯＳＦＥＴのソースは、前記第３半導体領域により形成され、前記第２ＭＯＳＦＥＴの第１入力電極は、絶縁層を挟んで前記第２半導体領域に埋設された第３金属層により形成され、前記第２ＭＯＳＦＥＴの第２入力電極は、絶縁層を挟んで前記第１半導体領域に埋設された第４金属層により形成されている、電源システム。
  20. 請求項１９に記載の電源システムにおいて、
    前記駆動回路、前記電圧形成回路および前記制御回路は、１つの第１半導体チップに形成され、前記第１ＭＯＳＦＥＴは、前記第１半導体チップとは異なる第２半導体チップに形成され、前記第２ＭＯＳＦＥＴは、前記第１半導体チップおよび前記第２半導体チップと異なる第３半導体チップに形成され、前記第１半導体チップ、前記第２半導体チップおよび前記第３半導体チップは、１のパッケージに封止されている、電源システム。
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