JP2016154182A - 半導体装置 - Google Patents
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Abstract
【課題】大きな電流量を確保しつつ、高速なスイッチングが可能となる半導体装置を提供する。【解決手段】所望の周波数でのスイッチングに支障の生じるゲート電極の長さを分割した長さを有した延在部（１０１Ａ、１０２Ａ）を含んだゲート電極（１０１、１０２）を備えると共に、互いの電流流入端同士及び電流流出端同士が接続される複数のトランジスタ（Ｑ１０１、Ｑ１０２）を備える半導体装置としている。【選択図】図１
Description
本発明は、半導体装置に関する。
従来、ＤＣ／ＤＣコンバータ等にＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）等のパワートランジスタが使用される。
パワートランジスタを用いた従来のＤＣ／ＤＣコンバータの構成例を図９に示す。図９に示したＤＣ／ＤＣコンバータ１０は、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成して出力する降下型のスイッチング電源回路（同期整流型レギュレータ）である。
ＤＣ／ＤＣコンバータ１０は、ｐチャネルＭＯＳＦＥＴのパワートランジスタであるトランジスタＱ１と、ｎチャネルＭＯＳＦＥＴのパワートランジスタであるトランジスタＱ２と、インダクタＬ１と、コンデンサＣ１と、プリドライバＰＤ１及びＰＤ２と、制御ロジック部ＣＬ１及びＣＬ２を備えている。これらのＤＣ／ＤＣコンバータ１０を構成する各部は一つのＩＣチップ（電源チップ）に集積化され、半導体装置を構成している。
入力電圧Ｖｉｎの印加端と接地端の間に、上側のトランジスタＱ１と下側のＱ２が直列に接続されてブリッジ（スイッチ出力段）を構成している。具体的に説明すると、トランジスタＱ１のソースは入力電圧Ｖｉｎの印加端に接続され、トランジスタＱ１のドレインはトランジスタＱ２のドレインに接続され、トランジスタＱ２のソースが接地端に接続される。
トランジスタＱ１とＱ２のドレイン同士の接続点は、インダクタＬ１の一端に接続される。インダクタＬ１の他端は、出力電圧Ｖｏｕｔの出力端と共にコンデンサＣ１の一端に接続される。コンデンサＣ１の他端は接地端に接続される。
トランジスタＱ１のゲートに駆動信号を出力するプリドライバＰＤ１は、ｐチャネルＭＯＳＦＥＴであるトランジスタＭ１１と、ｎチャネルＭＯＳＦＥＴであるトランジスタＭ１２を備えている。上側のトランジスタＭ１１と下側のトランジスタＭ１２は、電源電圧Ｖｄｄの印加端と接地端の間に直列に接続されてブリッジを構成する。
トランジスタＱ２のゲートに駆動信号を出力するプリドライバＰＤ２は、ｐチャネルＭＯＳＦＥＴであるトランジスタＭ２１と、ｎチャネルＭＯＳＦＥＴであるトランジスタＭ２２を備えている。上側のトランジスタＭ２１と下側のトランジスタＭ２２は、電源電圧Ｖｄｄの印加端と接地端の間に直列に接続されてブリッジを構成する。
トランジスタＭ１１とＭ１２が制御ロジック部ＣＬ１によって相補的（排他的）にオン／オフされることにより、プリドライバＰＤ１から駆動信号が生成されてトランジスタＱ１のゲートに出力される。なお、また、トランジスタＭ２１とＭ２２が制御ロジック部ＣＬ２によって相補的（排他的）にオン／オフされることにより、プリドライバＰＤ２から駆動信号が生成されてトランジスタＱ２のゲートに出力される。プリドライバＰＤ１及びＰＤ２からの各駆動信号により、トランジスタＱ１とＱ２は相補的（排他的）にオン／オフされる。これにより、入力電圧Ｖｉｎからパルス状のスイッチ電圧Ｖｓｗが生成される。
なお、上記で用いられている「相補的（排他的）」という文言は、二つのトランジスタのオン／オフが完全に逆転している場合のほか、貫通電流防止の観点から二つのトランジスタの同時オフ期間が設けられている場合も含む。
また、インダクタＬ１及びコンデンサＣ１は、スイッチ電圧Ｖｓｗを整流・平滑して所望の出力電圧Ｖｏｕｔを生成する整流・平滑回路として機能する。
ここで、従来のトランジスタＱ１の概略的な上面図を図１０に示す。なお、図１０は、トランジスタＱ１のプリドライバＰＤ１との接続関係も示す。図１０に示すように、トランジスタＱ１は、Ｘ方向に延在してＸ方向に略垂直なＹ方向に複数配列された延在部１１Ａを含んだ櫛状のゲート電極１１を有している。図１０では図示していないが、隣接する延在部１１Ａの間には、Ｙ方向に交互にドレイン領域及びソース領域が配置される。なお、図１０に示す延在部１１Ａの本数は図示の便宜上１０本としているが、実際には例えば１００本程度としてもよい。
また、図１０に示すように、プリドライバＰＤ１を構成する上側のトランジスタＭ１１のドレインと下側のトランジスタＭ１２のドレインが、メタルで形成された配線２１によりゲート電極１１に接続される。配線２１を介して駆動信号がゲート電極１１に送られる。
なお、パワートランジスタに関連する従来技術の一例は特許文献１に開示されている。
図１０のように、パワートランジスタとしてのトランジスタＱ１において大きな電流量を確保するために（即ち、オン抵抗を低くするために）、トランジスタＱ１の構造としてゲート電極１１の延在部１１Ａの延在方向（Ｘ方向）の長さを長くしている。そして、ゲート電極１１をメタル以外の材料（ポリシリコン等）にて形成した場合、トランジスタＱ１は、回路図としては図１１のように表すことができる。
図１１に示すトランジスタＱ１では、図１０のＸ方向に分割した場合の各領域に対応したトランジスタＱ１−１〜Ｑ１−１０が並列に接続された構成となっている。そして、トランジスタＱ１−１〜Ｑ１−１０の各ゲートに接続されるライン上で抵抗Ｒ１〜Ｒ１０が直列に接続される構成となる。
このような構成により、抵抗Ｒ１側から抵抗Ｒ１０側へゆくほど、駆動信号における単位時間当たりの電荷量が少なくなる。従って、各トランジスタにおけるゲート容量により、例えば図１２に示すように、トランジスタＱ１−１からＱ１−１０へゆくほど、ゲート電圧の立ち上がりの遅れが大きくなる（なお、図１２ではＱ１−１〜Ｑ１−１０の間のトランジスタとしてＱ１−５のみについて便宜的に表示）。即ち、図１０におけるトランジスタＱ１の右端部で最もゲート電圧の応答に遅延が生じる。
従って、メタル以外の材料にて形成されたゲート電極の延在部の長さを長くした場合、トランジスタの高速なスイッチングが困難になるといった問題があった。これはｐチャネルＭＯＳＦＥＴであるトランジスタＱ１のみでなく、ｎチャネルＭＯＳＦＥＴのトランジスタＱ２についても同様のことが言える。
上記問題点に鑑み、本発明は、大きな電流量を確保しつつ、高速なスイッチングが可能となる半導体装置を提供することを目的とする。
上記目的を達成するために本発明の一態様に係る半導体装置は、所望の周波数でのスイッチングに支障の生じるゲート電極の長さを分割した長さを有した延在部を含んだゲート電極を備えると共に、互いの電流流入端同士及び電流流出端同士が接続される複数のトランジスタを備えることとしている（第１の構成）。
また、上記第１の構成において、前記複数のトランジスタの各々に対して設けられ、前記トランジスタの前記ゲート電極と配線によって接続される複数のドライバを更に備えることとしてもよい（第２の構成）。
また、上記第２の構成において、前記複数のドライバは各々、上側のトランジスタと下側のトランジスタを含むこととしてもよい（第３の構成）。
また、上記第１〜第３のいずれかの構成において、前記複数のトランジスタの各々における前記延在部は、同じ延在方向の長さ及び同じ複数の配列数を有していることとしてもよい（第４の構成）。
また、上記第１〜第４のいずれかの構成において、前記複数のトランジスタの各々が備える前記ゲート電極は、複数配列された前記延在部を接続する部分を含んだ櫛状で形成されることとしてもよい（第５の構成）。
また、上記第１〜第５のいずれかの構成において、前記複数のトランジスタの各々に対して設けられ、前記トランジスタの前記ゲート電極と配線によって接続される複数の第１のドライバと、
前記第１のドライバが含む上側のトランジスタの各々に対して設けられる複数の第２のドライバと、
前記第１のドライバが含む下側のトランジスタの各々に対して設けられる複数の第３のドライバと、を更に備えることとしてもよい（第６の構成）。
前記第１のドライバが含む上側のトランジスタの各々に対して設けられる複数の第２のドライバと、
前記第１のドライバが含む下側のトランジスタの各々に対して設けられる複数の第３のドライバと、を更に備えることとしてもよい（第６の構成）。
また、上記第１〜第６のいずれかの構成において、前記複数のトランジスタの各々が備える前記ゲート電極は、メタル以外の材質にて形成されることとしてもよい（第７の構成）。
また、上記第１〜第７のいずれかの構成において、前記複数のトランジスタを含んだスイッチング素子を有したスイッチング電源回路を備えたこととしてもよい（第８の構成）。
また、上記第８の構成において、前記スイッチング電源回路は、スイッチ出力段に設けられる前記スイッチング素子に接続されるインダクタとコンデンサを備える同期整流方式の電源回路であることとしてもよい（第９の構成）。
また、本発明の他の態様である電子機器は、上記いずれかの構成の半導体装置を備えることとしている。
本発明の半導体装置によれば、大きな電流量を確保しつつ、高速なスイッチングが可能となる。
＜第１実施形態＞
以下に本発明の一実施形態について図面を参照して説明する。本発明の第１実施形態に係るパワートランジスタの概略的な上面図を図１に示す。なお、図１には、当該パワートランジスタを駆動するためのプリドライバも示している。
以下に本発明の一実施形態について図面を参照して説明する。本発明の第１実施形態に係るパワートランジスタの概略的な上面図を図１に示す。なお、図１には、当該パワートランジスタを駆動するためのプリドライバも示している。
図１に示したパワートランジスタＱ１０は、別個であるトランジスタＱ１０１とトランジスタＱ１０２とから構成されるものであり、先述した従来のＤＣ／ＤＣコンバータ１０（図９）における上側のトランジスタＱ１に対応するものである。
図１０に示したトランジスタＱ１におけるゲート電極１１の延在部１１ＡをＸ方向（延在方向）に２つに分割したそれぞれのものを延在部１０１Ａと延在部１０２Ａとし、延在部１０１Ａを含む櫛状のゲート電極１０１をトランジスタＱ１０１が備え、延在部１０２Ａを含む櫛状のゲート電極１０２をトランジスタＱ１０２が備えるようにしている。ゲート電極１０１及び１０２は、メタル以外の材料（ポリシリコン等）により形成される。
そして、図１では図示していないが、トランジスタＱ１０１とＱ１０２それぞれにおいて、隣接する延在部１０１Ａ及び１０２Ａの間には、延在部の配列方向（Ｙ方向）に交互にソース領域とドレイン領域が配置されており、トランジスタＱ１０１とＱ１０２のソース領域（電流流入端）同士が接続され、トランジスタＱ１０１とＱ１０２のドレイン領域（電流流出端）同士が接続される。
そして、図１では、プリドライバＰＤ１１を構成する上側のトランジスタＭ１１１（ｐチャネルＭＯＳＦＥＴ）と下側のトランジスタＭ１１２（ｎチャネルＭＯＳＦＥＴ）の各ドレインが、メタルで形成された配線１０３によってゲート電極１０１及び１０２に接続される。
図１に示したパワートランジスタＱ１０を回路図として表記すれば図２のようになる。図２に示すように、トランジスタＱ１０１においては、延在部１０１Ａの延在方向（Ｘ方向）に分割した場合の各領域に対応したトランジスタ（ｐチャネルＭＯＳＦＥＴ）Ｑ１０１−１〜Ｑ１０１−５が並列に接続された構成となる。また、トランジスタＱ１０１−１〜Ｑ１０１−５の各ゲートに接続されるライン上において抵抗Ｒ１１〜Ｒ１５が直列に接続される。
同様に、トランジスタＱ１０２においては、延在部１０２Ａの延在方向（Ｘ方向）に分割した場合の各領域に対応したトランジスタ（ｐチャネルＭＯＳＦＥＴ）Ｑ１０２−１〜Ｑ１０２−５が並列に接続された構成となる。また、トランジスタＱ１０２−１〜Ｑ１０２−５の各ゲートに接続されるライン上において抵抗Ｒ２１〜Ｒ２５が直列に接続される。
そして、トランジスタＱ１０１−１〜Ｑ１０１−５と、トランジスタＱ１０２−１〜Ｑ１０２−５の各ソース同士が接続されると共に、各ドレイン同士が接続される。
先述した図１０に示したゲート電極１１における延在部１１Ａのように延在方向に長く引き伸ばすと、ゲート電圧の応答遅延が大きくなり、所望の周波数での高速スイッチングに支障が生じる。これに対し、図１に示したトランジスタＱ１０１及びＱ１０２であれば、延在部１０１Ａ及び１０２Ａの延在方向の長さをそれぞれ上記延在部１１Ａの長さを分割したものとしているので、トランジスタＱ１０１及びＱ１０２のそれぞれにおいて抵抗Ｒ１１〜Ｒ１５及びＲ２１〜Ｒ２５によるゲート電圧の応答遅延を抑えることができ、上記所望の周波数での高速スイッチングが可能となる。そして、トランジスタＱ１０１とＱ１０２のソース同士、ドレイン同士が接続されているので、電流量を確保できる。従って、パワートランジスタＱ１０として、大きな電流量を確保しつつ（即ち低いオン抵抗）、高速スイッチングが可能となる。
なお、ゲート電極の延在部の延在方向での分割数は２つに限ることはなく、それ以上でも勿論よい。即ち、分割数に応じた個数のトランジスタからパワートランジスタが構成されるようにすればよい。これは、以降の実施形態でも同様のことである。
＜第２実施形態＞
次に、本発明の第２実施形態について述べる。上記第１実施形態では、図１に示すように、トランジスタＱ１０１及びＱ１０２に対して、共通のプリドライバＰＤ１１を設けるようにしていたので、配線１０３のレイアウト上、長さが長くなる部分が存在し、その分、配線１０３を太くする必要があった。
次に、本発明の第２実施形態について述べる。上記第１実施形態では、図１に示すように、トランジスタＱ１０１及びＱ１０２に対して、共通のプリドライバＰＤ１１を設けるようにしていたので、配線１０３のレイアウト上、長さが長くなる部分が存在し、その分、配線１０３を太くする必要があった。
そこで、本実施形態では、図３に示すように、トランジスタＱ１０１に対してはプリドライバＰＤ２１を設け、トランジスタＱ１０２に対してはプリドライバＰＤ２２を設けるようにしている。プリドライバＰＤ２１は、上側のトランジスタＭ２１１と下側のトランジスタＭ２１２から構成され、トランジスタＱ１０１とメタルで形成された配線１０３１により接続される。同様に、プリドライバＰＤ２２は、上側のトランジスタＭ２２１と下側のトランジスタＭ２２２から構成され、トランジスタＱ１０２とメタルで形成された配線１０３２により接続される。トランジスタＱ１０１とＱ１０２についての構成は、上記第１実施形態と同様である。
このような本実施形態によれば、トランジスタＱ１０１に対してプリドライバＤＰ２１を、トランジスタＱ１０２に対してプリドライバＰＤ２２をそれぞれ近くに設けることができるので、配線１０３１及び１０３２を短くすることができ、配線が細くてもよい。
＜第３実施形態＞
次に、本発明の第３実施形態について述べる。本実施形態に係るパワートランジスタの概略的な上面図を図４に示す。図４に示すパワートランジスタＱ２０は、別個のトランジスタＱ２０１、Ｑ２０２、Ｑ２０３、及びＱ２０４から構成される。
次に、本発明の第３実施形態について述べる。本実施形態に係るパワートランジスタの概略的な上面図を図４に示す。図４に示すパワートランジスタＱ２０は、別個のトランジスタＱ２０１、Ｑ２０２、Ｑ２０３、及びＱ２０４から構成される。
本実施形態では、図１０に示した長く引き伸ばされた延在部１１Ａを延在方向（Ｘ方向）及び配列方向（Ｙ方向）にそれぞれ２分割したものをそれぞれ延在部２０１Ａ、２０２Ａ、２０３Ａ及び２０４Ａとし、これらをそれぞれ含む櫛状のゲート電極２０１、２０２、２０３及び２０４をトランジスタＱ２０１〜Ｑ２０４がそれぞれ備える。トランジスタＱ２０１〜Ｑ２０４のソース同士、ドレイン同士はそれぞれ接続される。
そして、トランジスタＱ２０１〜Ｑ２０４のそれぞれに対して、プリドライバＰＤ３１〜ＰＤ３４が設けられる。
このような本実施形態によれば、第１実施形態及び第２実施形態と同様の効果を奏することができる。また、延在部２０１Ａ〜２０４Ａのそれぞれを同じ延在方向の長さ、同じ配列数とすれば、パワートランジスタＱ２０を形成して半導体装置を製造するときに形成が容易となる。
なお、図１０での延在部１１Ａの配列数を図示における便宜上１０個としていたので、図４では、各トランジスタにおける延在部の配列数を２分割として５個ずつとしているが、実際には例えば図１０の状態で１００個の配列であれば、本実施形態では、それを例えば４分割して２５個ずつの配列とすることもできる（即ち図４と同様に表記すると、縦４×横２の計８個のトランジスタからパワートランジスタが構成される）。
＜第４実施形態＞
次に、本発明の第４実施形態について述べる。本実施形態に係るパワートランジスタ及び当該パワートランジスタを駆動するための構成を図５に示す。
次に、本発明の第４実施形態について述べる。本実施形態に係るパワートランジスタ及び当該パワートランジスタを駆動するための構成を図５に示す。
図５に示したトランジスタＱ２０１〜Ｑ２０４から構成されるパワートランジスタＱ２０の構成と、上記各トランジスタに対応したプリドライバＰＤ３１〜ＰＤ３４の構成は、第３実施形態（図４）と同様である。
本実施形態では、プリドライバＰＤ３１を構成する上側トランジスタと下側トランジスタをそれぞれ駆動するためのプリドライバＰＰＤ３１１、ＰＰＤ３１２が更に設けられる。プリドライバＰＰＤ３１１、ＰＰＤ３１２もそれぞれ上側トランジスタと下側トランジスタから構成される。同様に、プリドライバＰＤ３２に対してはプリドライバＰＰＤ３２１、ＰＰＤ３２２が、プリドライバＰＤ３３に対してはプリドライバＰＰＤ３３１、ＰＰＤ３３２が、プリドライバＰＤ３４に対してはプリドライバＰＰＤ３４１、ＰＰＤ３４２が更に設けられる。
このような本実施形態によれば、第３実施形態と同様の効果を奏することができると共に、プリドライバＰＤ３１〜ＰＤ３４のみでは駆動信号を出力する制御ロジック部（図９参照）の電流能力として駆動に支障が生じる場合に、更に前段にプリドライバＰＰＤ３１１等を設けることで駆動が可能となる。
なお、以上説明した第１〜第４実施形態に係るパワートランジスタは、図９で示したＤＣ／ＤＣコンバータ１０における上側のトランジスタＱ１（ｐチャネルＭＯＳＦＥＴ）に対応するものとしていたが、下側のトランジスタＱ２（ｎチャネルＭＯＳＦＥＴ）に対応するものとして適用してもよいことは言うまでもない。この場合、パワートランジスタを構成する各トランジスタは、ｎチャネルＭＯＳＦＥＴとして構成される。
＜電子機器への適用＞
図６は、電子機器２００の一構成例を示すブロック図である。本構成例における電子機器２００は、バッテリ２１０と、レギュレータ２２０と、ＣＰＵ［central processing unit］パッケージ２３０と、を有する。
図６は、電子機器２００の一構成例を示すブロック図である。本構成例における電子機器２００は、バッテリ２１０と、レギュレータ２２０と、ＣＰＵ［central processing unit］パッケージ２３０と、を有する。
バッテリ２１０は、電子機器２００の電力供給源であり、例えば、リチウムイオン二次電池などを好適に用いることができる。
レギュレータ２２０は、バッテリ２１０から供給されるバッテリ電圧Ｖｂａｔを外部電源電圧Ｖｃｃ（例えば３．３Ｖ）に変換してＣＰＵパッケージ２３０に供給する。
ＣＰＵパッケージ２３０は、複数（本図では３つ）の電源チップ２３１〜２３３と、ＣＰＵチップ２３４と、を含むマルチチップ型パッケージである。
電源チップ２３１〜２３３は、それぞれ、外部電源電圧Ｖｃｃから内部電源電圧Ｖｃｃ１〜Ｖｃｃ３（例えば２．０Ｖ、１．５Ｖ、１．２Ｖ）を生成してＣＰＵチップ２３４の各部に供給する。
ＣＰＵチップ２３４は、外部電源電圧Ｖｃｃと内部電源電圧Ｖｃｃ１〜Ｖｃｃ３の供給を受けて動作し、電子機器２００の全体動作を統括的に制御する。
ここで、先述した第１〜第４実施形態に係るパワートランジスタ、プリドライバ、及びプリドライバを駆動する制御回路を備えたＤＣ／ＤＣコンバータは、単一の電源チップ（半導体装置）に集積化される。そして、上記パワートランジスタは高速スイッチングが可能となっているので、ＤＣ／ＤＣコンバータにおけるコンデンサやインダクタ等の構成部品を小型化することができ、電源チップを小型化できる。従って、このような電源チップを電源チップ２３１〜２３３として組み込めば、パッケージサイズの不要な増大を招くことなく、単一のＣＰＵパッケージ２３０内に複数の電源チップ２３１〜２３３を搭載することができる。
このように、複数の電源チップ２３１〜２３３を搭載したＣＰＵパッケージ２３０であれば、その駆動に際して複数系統の電源供給を受けずに済む。従って、ＣＰＵパッケージ２３０の外部に複数のレギュレータを用意する必要がなくなるので、電子機器２００を小型化することが可能となる。
なお、本構成例では、電源チップ２３１〜２３３とＣＰＵチップ２３４とが別チップとされているが、これらを単一のチップに集約することにより、ＣＰＵパッケージ２３０をさらにシュリンクすることが可能となる。
図７は、タブレット端末３００を示す外観図である。タブレット端末３００は、先に説明した電子機器２００の一具体例である。その軽薄化が強く要求されているタブレット端末３００は、本実施形態に係る電源チップの搭載先として好適である。
＜その他の変形例＞
図８は、本発明の適用対象例を示す図である。先の実施形態でも述べたように、本発明は、スイッチ出力段を駆動することにより入力電圧を降圧して出力電圧を生成する降圧型スイッチングレギュレータａ（本図（ａ）欄を参照）に適用することが可能である。
図８は、本発明の適用対象例を示す図である。先の実施形態でも述べたように、本発明は、スイッチ出力段を駆動することにより入力電圧を降圧して出力電圧を生成する降圧型スイッチングレギュレータａ（本図（ａ）欄を参照）に適用することが可能である。
ただし、本発明の適用対象はこれに限定されるものではなく、本発明は、同期整流方式のスイッチングレギュレータ全般（例えば、スイッチ出力段を駆動することにより入力電圧を昇圧して出力電圧を生成する昇圧型スイッチングレギュレータｂ（本図（ｂ）欄を参照））に適用することが可能であり、更には、スイッチ出力段を駆動してモータに駆動電流を供給するモータドライバｃ（本図（ｃ）欄を参照）にも適用することが可能である。
また、本発明が適用されるアプリケーションについても、タブレット端末（図７）のほか、種々の電子機器（スマートフォンやパーソナルコンピュータなど）を適用対象とすることができる。
このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等に適用することも可能である。即ち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明は、例えばスイッチング電源回路に広く利用することができる。
Ｑ１０ パワートランジスタ
Ｑ１０１、Ｑ１０２ トランジスタ
１０１、１０２ ゲート電極
１０１Ａ、１０２Ａ 延在部
１０３ 配線
ＰＤ１１ プリドライバ
Ｍ１１１、Ｍ１１２ トランジスタ
Ｑ１０１−１〜Ｑ１０１−５、Ｑ１０２−１〜Ｑ１０２−５ ｐチャネルＭＯＳＦＥＴ
Ｒ１１〜Ｒ１５、Ｒ２１〜Ｒ２５ 抵抗
Ｑ１０１、Ｑ１０２ トランジスタ
１０１、１０２ ゲート電極
１０１Ａ、１０２Ａ 延在部
１０３ 配線
ＰＤ１１ プリドライバ
Ｍ１１１、Ｍ１１２ トランジスタ
Ｑ１０１−１〜Ｑ１０１−５、Ｑ１０２−１〜Ｑ１０２−５ ｐチャネルＭＯＳＦＥＴ
Ｒ１１〜Ｒ１５、Ｒ２１〜Ｒ２５ 抵抗
Claims (10)
- 所望の周波数でのスイッチングに支障の生じるゲート電極の長さを分割した長さを有した延在部を含んだゲート電極を備えると共に、互いの電流流入端同士及び電流流出端同士が接続される複数のトランジスタを備えることを特徴とする半導体装置。
- 前記複数のトランジスタの各々に対して設けられ、前記トランジスタの前記ゲート電極と配線によって接続される複数のドライバを更に備えることを特徴とする請求項１に記載の半導体装置。
- 前記複数のドライバは各々、上側のトランジスタと下側のトランジスタを含むことを特徴とする請求項２に記載の半導体装置。
- 前記複数のトランジスタの各々における前記延在部は、同じ延在方向の長さ及び同じ複数の配列数を有していることを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体装置。
- 前記複数のトランジスタの各々が備える前記ゲート電極は、複数配列された前記延在部を接続する部分を含んだ櫛状で形成されることを特徴とする請求項１〜請求項４のいずれか１項に記載の半導体装置。
- 前記複数のトランジスタの各々に対して設けられ、前記トランジスタの前記ゲート電極と配線によって接続される複数の第１のドライバと、
前記第１のドライバが含む上側のトランジスタの各々に対して設けられる複数の第２のドライバと、
前記第１のドライバが含む下側のトランジスタの各々に対して設けられる複数の第３のドライバと、を更に備えることを特徴とする請求項１〜請求項５のいずれか１項に記載の半導体装置。 - 前記複数のトランジスタの各々が備える前記ゲート電極は、メタル以外の材質にて形成されることを特徴とする請求項１〜請求項６のいずれか１項に記載の半導体装置。
- 前記複数のトランジスタを含んだスイッチング素子を有したスイッチング電源回路を備えたことを特徴とする請求項１〜請求項７のいずれか１項に記載の半導体装置。
- 前記スイッチング電源回路は、スイッチ出力段に設けられる前記スイッチング素子に接続されるインダクタとコンデンサを備える同期整流方式の電源回路であることを特徴とする請求項８に記載の半導体装置。
- 請求項１〜請求項９のいずれか１項に記載の半導体装置を備えることを特徴とする電子機器。
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