JP6465992B2 - Ｄｃ／ｄｃコンバータおよびその制御回路、システム電源 - Google Patents

Description

本発明は、ＤＣ／ＤＣコンバータに関する。

さまざまな電子機器において、ある電圧値の直流電圧を別の電圧値の直流電圧に変換するＤＣ／ＤＣコンバータが使用される。図１は、同期整流型の降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。ＤＣ／ＤＣコンバータ９００は、入力端子９０２に直流入力電圧Ｖ_ＩＮを受け、出力端子９０４に降圧された出力電圧Ｖ_ＯＵＴを発生する。ＤＣ／ＤＣコンバータ９００は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む出力回路のトポロジーは、同期整流型の降圧ＤＣ／ＤＣコンバータの一般的なそれである。

パルス発生器９１０は、ＤＣ／ＤＣコンバータ９００あるいは出力端子９０４に接続される負荷（不図示）の状態が目標とする状態に近づくように、デューティ比、周波数、あるいはそれらの組み合わせが変化するパルス信号Ｓ１、Ｓ２を生成する。たとえば定電圧出力のＤＣ／ＤＣコンバータ９００においては、パルス発生器９１０は、出力電圧Ｖ_ＯＵＴが目標電圧Ｖ_ＲＥＦに近づくように、パルス信号Ｓ１，Ｓ２を生成し、定電流出力のＤＣ／ＤＣコンバータ９００においては、負荷に流れる電流Ｉ_ＯＵＴが目標値Ｉ_ＲＥＦに近づくようにパルス信号Ｓ１，Ｓ２を生成する。

第１ドライバ９０６は、第１パルス信号Ｓ１にもとづいてスイッチングトランジスタＭ１をスイッチングする。また第２ドライバ９０８は、第２パルス信号Ｓ２にもとづいて同期整流トランジスタＭ２をスイッチングする。図１ではスイッチングトランジスタＭ１はＰチャンネルＭＯＳＦＥＴである。第１ドライバ９０６の上側電源端子には、入力端子９０２の入力電圧（あるいはそれとは別の電源電圧Ｖ_ＤＤ）が供給され、その下側電源端子には、接地電圧Ｖ_ＳＳ（≒０Ｖ）が供給される。したがってスイッチングトランジスタＭ１のゲート電圧Ｖ_Ｇ１は、電源電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳの間でスイングし、Ｖ_Ｇ１＝Ｖ_ＤＤのときスイッチングトランジスタＭ１はオフ、Ｖ_Ｇ１＝Ｖ_ＳＳのときスイッチングトランジスタＭ１はオンとなる。

同期整流トランジスタＭ２はＮチャンネルＭＯＳＦＥＴである。第２ドライバ９０８の上側電源端子には、第１ドライバ９０６と同様に、入力端子９０２の入力電圧（あるいはそれとは別の電源電圧Ｖ_ＤＤ）が供給され、その下側電源端子には、接地電圧Ｖ_ＳＳ（≒０Ｖ）が供給される。したがって同期整流トランジスタＭ２のゲート電圧Ｖ_Ｇ２は、電源電圧Ｖ_ＤＤと接地電圧Ｖ_ＳＳの間でスイングし、Ｖ_Ｇ２＝Ｖ_ＤＤのとき同期整流トランジスタＭ２はオン、Ｖ_Ｇ２＝Ｖ_ＳＳのとき同期整流トランジスタＭ２はオフとなる。

ＤＣ／ＤＣコンバータ９００の効率は、入力端子９０２から投入される電力と、出力端子９０４から取り出される電力にもとづいて定まり、それらの差分は、ＤＣ／ＤＣコンバータ９００の内部の損失である。このＤＣ／ＤＣコンバータ９００の損失の要因のひとつは、（１）スイッチングトランジスタＭ１および同期整流トランジスタＭ２のオン抵抗による熱損失である。また別のひとつは、（２）スイッチングトランジスタＭ１および同期整流トランジスタＭ２のスイッチング損失である。スイッチング損失は、主として、スイッチングトランジスタＭ１および同期整流トランジスタＭ２それぞれのゲート容量を充放電するために要する電力である。そのほか、ＤＣ／ＤＣコンバータ９００の損失には、パルス発生器９１０の消費電力なども含まれる。

一般的には、（１）の熱損失を低減するために、スイッチングトランジスタＭ１（同期整流トランジスタＭ２）のオン抵抗を低減すべく、その素子サイズを大きくすれば、そのゲート容量も大きくなるため、（２）のスイッチング損失は増加する関係にある。つまり熱損失とスイッチング損失はトレードオフの関係にあるといえる。

同様の問題は、同期整流型の昇圧（Ｂｏｏｓｔ）ＤＣ／ＤＣコンバータにおいても生じうる。

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、効率を改善したＤＣ／ＤＣコンバータの提供にある。

本発明のある態様は、Ｐチャンネルトランジスタと、Ｎチャンネルトランジスタと、を有するＤＣ／ＤＣコンバータの制御回路に関する。制御回路は、ＤＣ／ＤＣコンバータもしくは負荷の状態が目標値に近づくように、Ｐチャンネルトランジスタのオンオフを指示する第１パルス信号およびＮチャンネルトランジスタのオンオフを指示する第２パルス信号を生成するパルス発生器と、第１パルス信号にもとづきＰチャンネルトランジスタを駆動する第１ドライバと、第２パルス信号にもとづきＮチャンネルトランジスタを駆動する第２ドライバと、第１ドライバの下側電源端子と第２ドライバの上側電源端子に接続されるコモンラインと、を備え、コモンラインの電圧が、第１ドライバの上側電源端子と接続される第１ラインの電圧と、第２ドライバの下側電源端子と接続される第２ラインの電圧の間の所定電圧値に安定化される。

Ｐチャンネルトランジスタのゲート電圧をローレベルに変化させるとき、その放電電流は、第１ドライバによってシンクされる。従来ではこの放電電流は接地に捨てられていたところ、この態様ではコモンラインに供給されて蓄えられる。そして第２ドライバは、第１ドライバがシンクした放電電流を利用して、Ｎチャンネルトランジスタのゲート容量を駆動する。つまりＰチャンネルトランジスタの駆動電流をコモンラインに回収し、Ｎチャンネルトランジスタに再利用できるため、スイッチング損失を低減できる。加えてＰチャンネルトランジスタのゲート電圧は、コモンラインの電圧をローレベルとしてスイングする。したがってローレベルが接地電圧である場合に比べて、Ｐチャンネルトランジスタのスイッチング損失が低減される。同様にＮチャンネルトランジスタのゲート電圧は、コモンラインの電圧をハイレベルとしてスイングする。したがってハイレベルが電源電圧などである場合に比べて、Ｎチャンネルトランジスタのスイッチング損失が低減される。

ある態様の制御回路は、コモンラインの電圧を所定電圧値に安定化するレギュレータをさらに備えてもよい。

第１ドライバに流れる電流は第２ドライバに流れる電流より大きくてもよい。レギュレータは、電流シンク能力を有してもよい。これによりコモンラインの電圧を一定に保つことができる。

第２ドライバに流れる電流は第１ドライバに流れる電流より大きくてもよい。レギュレータは、電流ソース能力を有してもよい。これによりコモンラインの電圧を一定に保つことができる。

レギュレータは、電流シンク能力と電流ソース能力の両方を有してもよい。この場合、第１ドライバと第２ドライバに流れる電流の大小関係によらずに、コモンラインの電圧を一定に保つことができる。

ＤＣ／ＤＣコンバータは降圧型であり、Ｐチャンネルトランジスタはスイッチングトランジスタであり、Ｎチャンネルトランジスタは同期整流トランジスタであってもよい。

ＤＣ／ＤＣコンバータは昇圧型であり、Ｎチャンネルトランジスタはスイッチングトランジスタであり、Ｐチャンネルトランジスタは同期整流トランジスタであってもよい。

ある態様において制御回路はひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

ＰチャンネルトランジスタおよびＮチャンネルトランジスタは制御回路に集積化されていてもよい。

本発明の別の態様はＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、入力電圧を受ける入力端子と、Ｐチャンネルトランジスタであり、第１端子が入力端子と接続されるスイッチングトランジスタと、一端がスイッチングトランジスタの第２端子と接続されているインダクタと、インダクタの他端と接続される出力キャパシタと、Ｎチャンネルトランジスタであり、第１端子がインダクタの一端と接続され、第２端子が接地される同期整流トランジスタと、ＰチャンネルトランジスタおよびＮチャンネルトランジスタを駆動する上述のいずれかの制御回路と、を備えてもよい。

本発明の別の態様もＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、入力電圧を受ける入力端子と、一端が入力端子と接続されるインダクタと、Ｎチャンネルトランジスタであり、第１端子がインダクタの一端と接続され、第２端子が接地されるスイッチングトランジスタと、Ｐチャンネルトランジスタであり、第１端子がインダクタの一端と接続される同期整流トランジスタと、Ｐチャンネルトランジスタの第２端子と接続される出力キャパシタと、ＰチャンネルトランジスタおよびＮチャンネルトランジスタを駆動する上述のいずれかの制御回路と、を備えてもよい。

本発明の別の態様は、システム電源に関する。システム電源は、上述ＤＣ／ＤＣコンバータを備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、スイッチング損失を低減し、効率を改善できる。

同期整流型の降圧（Ｂｕｃｋ）ＤＣ／ＤＣコンバータの回路図である。 第１の実施の形態に係るＤＣ／ＤＣコンバータの回路図である。 図２の制御回路の動作波形図である。 第２の実施の形態に係るＤＣ／ＤＣコンバータの回路図である。 実施の形態に係るＤＣ／ＤＣコンバータを利用したシステム電源のブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

（第１の実施の形態）
図２は、第１の実施の形態に係るＤＣ／ＤＣコンバータ１００の回路図である。ＤＣ／ＤＣコンバータ１００は、同期整流型の降圧（Ｂｕｃｋ）コンバータであり、入力端子１０２に直流入力電圧Ｖ_ＩＮを受け、出力端子１０４に降圧された出力電圧Ｖ_ＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００は、出力回路１１０および制御回路２００を備える。本実施の形態では、一例として定電圧出力のＤＣ／ＤＣコンバータを説明する。

出力回路１１０は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１、抵抗Ｒ１，Ｒ２を含む。本実施の形態においてスイッチングトランジスタＭ１はＰチャンネルトランジスタ２０２であり、同期整流トランジスタＭ２はＮチャンネルトランジスタ２０４であり、それらはＭＯＳＦＥＴで構成され、制御回路２００に内蔵されている。

スイッチングトランジスタＭ１と同期整流トランジスタＭ２の接続点をＬＸ端子と称する。インダクタＬ１は、ＬＸ端子と出力端子１０４の間に設けられる。出力キャパシタＣ１は、出力端子１０４に接続される。抵抗Ｒ１、Ｒ２は、制御対象である出力電圧Ｖ_ＯＵＴを分圧して得られる検出電圧Ｖ_Ｓを制御回路２００のＶＳ端子に供給する。抵抗Ｒ１，Ｒ２は制御回路２００に内蔵されてもよい。

制御回路２００は、スイッチングトランジスタＭ１であるＰチャンネルトランジスタ２０２、同期整流トランジスタＭ２であるＮチャンネルトランジスタ２０４に加えて、パルス発生器２１０、第１ドライバ２０６、第２ドライバ２０８、レギュレータ２１６を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。Ｐチャンネルトランジスタ２０２のソースはＶＩＮ端子と、そのドレインはＬＸ端子と接続される。またＮチャンネルトランジスタ２０４のドレインはＬＸ端子と接続され、そのソースはＧＮＤ端子と接続される。

パルス発生器２１０は、ＤＣ／ＤＣコンバータ１００もしくは負荷の状態が目標値に近づくように、Ｐチャンネルトランジスタ２０２のオンオフを指示する第１パルス信号Ｓ１およびＮチャンネルトランジスタ２０４のオンオフを指示する第２パルス信号Ｓ２を生成する。上述のようにＤＣ／ＤＣコンバータ１００は、定電圧出力であり、パルス発生器２１０は、ＤＣ／ＤＣコンバータ１００の出力電圧Ｖ_ＯＵＴを制御対象とする。具体的にはパルス発生器２１０は、ＶＳ端子にフィードバックされた検出電圧Ｖ_Ｓが、その目標値Ｖ_ＲＥＦに近づくように、パルス信号Ｓ１、Ｓ２を生成する。

パルス発生器２１０は、公知技術を用いればよく、その制御方式、構成は特に限定されない。制御方式に関しては、電圧モード、ピーク電流モード、平均電流モード、ヒステリシス制御（Bang-Bang制御）、ボトム検出オン時間固定（ＣＯＴ：Constant On Time）方式などを採用しうる。またパルス信号Ｓ１，Ｓ２の変調方式としては、パルス幅変調やパルス周波数変調などが採用しうる。パルス発生器２１０の構成に関しては、エラーアンプやコンパレータを用いたアナログ回路で構成してもよいし、デジタル演算処理を行うプロセッサで構成してもよいし、アナログ回路とデジタル回路の組み合わせで構成してもよい。またパルス発生器２１０は、負荷の状態に応じて制御方式を切りかえてもよい。

第１ドライバ２０６は、第１パルス信号Ｓ１にもとづきＰチャンネルトランジスタ２０２を駆動する。第２ドライバ２０８は、第２パルス信号Ｓ２にもとづきＮチャンネルトランジスタ２０４を駆動する。

コモンライン２１２は、第１ドライバ２０６の下側電源端子と第２ドライバ２０８の上側電源端子に接続される。また第１ドライバ２０６の上側電源端子は、高電位側の第１ライン（電源ライン）２１８と接続され、第２ドライバ２０８の下側電源端子は低電位側の第２ライン（接地ライン）２２０と接続される。第１ライン２１８はＶＩＮ端子と接続されてもよいし、図示しない電源回路と接続されてもよい。

コモンライン２１２の電圧（コモン電圧という）Ｖ_ＣＯＭは、第１ライン２１８の電圧Ｖ_ＤＤと、第２ライン２２０の電圧Ｖ_ＳＳの間の所定電圧値に安定化される。レギュレータ２１６は、コモンライン２１２の電圧Ｖ_ＣＯＭを所定電圧値に安定化する。なお電圧Ｖ_ＣＯＭは、Ｐチャンネルトランジスタ２０２のゲートソース間しきい値電圧_ＴＨＰ、Ｎチャンネルトランジスタ２０４のゲートソース間しきい値電圧Ｖ_ＴＨＮに関連して、以下の式を満たすように定めればよい。
Ｖ_ＤＤ−Ｖ_ＣＯＭ＞Ｖ_ＴＨＰ
Ｖ_ＣＯＭ−Ｖ_ＳＳ＞Ｖ_ＴＨＮ
Ｖ_ＣＯＭは、Ｖ_ＤＤとＶ_ＳＳの中点電圧としてもよいし、別の電圧に定めてもよい。

レギュレータ２１６はリニアレギュレータであってもよいし、スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）であってもよく、あるいは電圧クランプ回路であってもよく、コモンライン２１２の電圧Ｖ_ＣＯＭを所望電圧範囲に安定化できればその構成は特に限定されない。なお、第１ドライバ２０６の下側電源端子から流れる電流Ｉ_ＤＤ１と、第２ドライバ２０８の上側電源端子に流れる電流Ｉ_ＤＤ２を比較したときに、Ｉ_ＤＤ１＞Ｉ_ＤＤ２である場合には、レギュレータ２１６は電流ソース能力を有する構成とすれば、コモンライン２１２の電圧Ｖ_ＣＯＭを安定化でき、Ｉ_ＤＤ１＜Ｉ_ＤＤ２である場合には、レギュレータ２１６は電流シンク能力を有する構成とすれば、コモンライン２１２の電圧Ｖ_ＣＯＭを安定化できる。あるいはレギュレータ２１６は、シンクおよびソースの両方が可能な構成としてもよい。以下の説明では、Ｉ_ＤＤ１＞Ｉ_ＤＤ２であるものとする。

ＰチャンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとを比較すると、同じ電流供給能力（オン抵抗）を得るためには、ＰチャンネルＭＯＳＦＥＴの方が素子サイズが大きくなる。多くの電源回路においてそうであるように、Ｐチャンネルトランジスタ２０２とＮチャンネルトランジスタ２０４のオン抵抗を揃えた場合、Ｐチャンネルトランジスタ２０２のトランジスタサイズの方がＮチャンネルトランジスタ２０４のサイズより大きくなる。この場合、Ｐチャンネルトランジスタ２０２のゲート容量Ｃ_Ｇ１の方がＮチャンネルトランジスタ２０４のゲート容量Ｃ_Ｇ２よりも大きいため、Ｉ_ＤＤ１＞Ｉ_ＤＤ２となり、したがってレギュレータ２１６には電流シンク能力が要求される。たとえばレギュレータ２１６は、シャントレギュレータであってもよい。コモンライン２１２の電圧Ｖ_ＣＯＭの安定性を確保するために、コモンライン２１２には、ＣＯＭ端子を介して平滑キャパシタ２１４が外付けされる。平滑キャパシタ２１４は、制御回路２００に内蔵されてもよい。

以上がＤＣ／ＤＣコンバータ１００の構成である。続いてその動作を説明する。
図３は、図２の制御回路２００の動作波形図である。図３には、スイッチングトランジスタＭ１、同期整流トランジスタＭ２それぞれのオン、オフ状態、スイッチングトランジスタＭ１、同期整流トランジスタＭ２それぞれのゲート電圧Ｖ_Ｇ１，Ｖ_Ｇ２、第１ドライバ２０６の電流Ｉ_ＤＤ１、第２ドライバ２０８の電流Ｉ_ＤＤ２が示される。

実際の制御回路２００においては、スイッチングトランジスタＭ１、同期整流トランジスタＭ２が同時オンするのを防止するためにデッドタイムが挿入されるが、ここでは説明の簡約化のため、デッドタイムは無視している。

第１ドライバ２０６は、スイッチングトランジスタＭ１のオン期間においてＰチャンネルトランジスタ２０２のゲート電圧Ｖ_Ｇ１を、コモン電圧Ｖ_ＣＯＭにドライブし、オフ期間において、そのゲート電圧Ｖ_Ｇ１を、電源電圧Ｖ_ＤＤにドライブする。つまり、ゲート電圧Ｖ_Ｇ１は、Ｖ_ＤＤ−Ｖ_ＣＯＭを振幅としてスイングする。第１ドライバ２０６は、スイッチングトランジスタＭ１をターンオフするときに、Ｐチャンネルトランジスタ２０２のゲートに電流をソースする。またターンオフするときに、ゲートから電流をシンクする。このシンク電流が、下側電源端子からコモンライン２１２に流れる電流Ｉ_ＤＤ１として示される。

また第２ドライバ２０８は、同期整流トランジスタＭ２のオン期間においてＮチャンネルトランジスタ２０４のゲート電圧Ｖ_Ｇ２を、コモン電圧Ｖ_ＣＯＭにドライブし、オフ期間において、そのゲート電圧Ｖ_Ｇ２を、接地電圧Ｖ_ＳＳにドライブする。つまり、ゲート電圧Ｖ_Ｇ２は、Ｖ_ＣＯＭを振幅としてスイングする。第２ドライバ２０８は、同期整流トランジスタＭ２をターンオフするときに、Ｎチャンネルトランジスタ２０４のゲートから電流をシンクする。またターンオンするときに、ゲートに電流をソースする。このソース電流が、コモンライン２１２から流れ込む電流Ｉ_ＤＤ２として示される。

第１ドライバ２０６に流れる電流Ｉ_ＤＤ１は、コモンライン２１２に一旦回収され、第２ドライバ２０８への電流Ｉ_ＤＤ２として利用される。Ｉ_ＤＤ１＞Ｉ_ＤＤ２であれば、電流Ｉ_ＤＤ２、すなわちＮチャンネルトランジスタ２０４のスイッチングに要する電力は、すべて第１ドライバ２０６からの電流でまかなうことができる。

この点について図１と対比して説明する。図１のＤＣ／ＤＣコンバータ９００において、ＰチャンネルトランジスタであるスイッチングトランジスタＭ１のゲート電圧Ｖ_Ｇ１をローレベルに変化させるとき、その放電電流は、第１ドライバ９０６によってシンクされ、接地に捨てられている。それに加えて、Ｎチャンネルトランジスタである同期整流トランジスタＭ２のゲート電圧Ｖ_Ｇ２をローレベルに変化させるとき、その放電電流は、第２ドライバ９０８によってシンクされ、接地に捨てられる。スイッチングトランジスタＭ１のゲート容量をＣ_Ｇ１、同期整流トランジスタＭ２のゲート容量をＣ_Ｇ２、スイッチング周波数をｆとすると、スイッチングトランジスタＭ１、同期整流トランジスタＭ２それぞれのスイッチングに要する電流Ｉ_１、Ｉ_２は、
Ｉ_１＝ｆ×Ｃ_Ｇ１×（Ｖ_ＤＤ−Ｖ_ＳＳ） …（１Ａ）
Ｉ_２＝ｆ×Ｃ_Ｇ２×（Ｖ_ＤＤ−Ｖ_ＳＳ） …（１Ｂ）
となり、ＤＣ／ＤＣコンバータ９００全体としては、Ｉ_１＋Ｉ_２がスイッチング損失となる。

一方、図２の制御回路２００では、電流Ｉ_２のすべてが電流Ｉ_１でまかなわれるため、ＤＣ／ＤＣコンバータ１００全体としては、Ｉ_１のみがスイッチング損失となる。このように実施の形態に係るＤＣ／ＤＣコンバータ１００によれば、図１のＤＣ／ＤＣコンバータ９００に比べてスイッチング損失を低減できる。

加えて、図２のＤＣ／ＤＣコンバータ１００では、Ｐチャンネルトランジスタ２０２のゲート電圧Ｖ_Ｇ１は、コモンライン２１２の電圧Ｖ_ＣＯＭをローレベルとしてスイングするため、そのスイッチングに要する電流Ｉ_１は、
Ｉ_１＝ｆ×Ｃ_Ｇ１×（Ｖ_ＤＤ−Ｖ_ＣＯＭ） …（２Ａ）
となる。これを式（１Ａ）と比較すると、Ｖ_ＣＯＭ＞Ｖ_ＳＳであるため、式（２Ａ）の電流Ｉ_１の方が小さくなり、Ｐチャンネルトランジスタのスイッチング損失が低減される。

同様にＮチャンネルトランジスタ２０４のゲート電圧Ｖ_Ｇ２は、コモンライン２１２の電圧Ｖ_ＣＯＭをハイレベルとしてスイングするため、そのスイッチングに要する電流Ｉ_２は、
Ｉ_２＝ｆ×Ｃ_Ｇ２×（Ｖ_ＣＯＭ−Ｖ_ＳＳ） …（２Ｂ）
となる。これを式（１Ｂ）と比較すると、Ｖ_ＣＯＭ＜Ｖ_ＤＤであるため、式（２Ｂ）の電流Ｉ_１の方が小さくなり、Ｎチャンネルトランジスタのスイッチング損失が低減される。

なお、Ｉ_ＤＤ１＞Ｉ_ＤＤ２である場合、レギュレータ２１６によって電流Ｉ_ＤＤ１とＩ_ＤＤ２の差分（つまり余剰電流）を無駄に消費することとなる。そこでＣＯＭ端子に、第２ドライバ２０８とは別の回路ブロック（負荷）を接続してもよい。これにより、余剰電流Ｉ_ＤＤ１−Ｉ_ＤＤ２を有効に利用することができる。
Ｉ_ＤＤ１−Ｉ_ＤＤ２＜Ｉ_ＤＤ３
である負荷が接続される場合、レギュレータ２１６には電流ソース能力が要求される。

（第２の実施の形態）
図４は、第２の実施の形態に係るＤＣ／ＤＣコンバータ１００ａの回路図である。このＤＣ／ＤＣコンバータ１００ａは、同期整流型の昇圧（Ｂｏｏｓｔ）コンバータであり、入力端子１０２に直流入力電圧Ｖ_ＩＮを受け、出力端子１０４に昇圧された出力電圧Ｖ_ＯＵＴを発生する。ＤＣ／ＤＣコンバータ１００ａは、出力回路１１０ａおよび制御回路２００ａを備える。

出力回路１１０ａは、スイッチングトランジスタＭ３、同期整流トランジスタＭ４、インダクタＬ２、出力キャパシタＣ２、抵抗Ｒ３，Ｒ４を含む。本実施の形態においてスイッチングトランジスタＭ３はＮチャンネルトランジスタ２０４であり、同期整流トランジスタＭ４はＰチャンネルトランジスタ２０２であり、それらはＭＯＳＦＥＴで構成される。制御回路２００ａの構成については、実質的に図２の制御回路２００と同じである。

図４のＤＣ／ＤＣコンバータ１００ａにおいても、第１の実施の形態のＤＣ／ＤＣコンバータ１００と同様に、スイッチング損失を低減することができる。

最後にＤＣ／ＤＣコンバータの例示的な用途を説明する。図５は、実施の形態に係るＤＣ／ＤＣコンバータを利用したシステム電源のブロック図である。

システム電源３００は、多チャンネル（この実施の形態では３チャンネル）構成を有しており、チャンネルＣＨ１〜ＣＨ３ごとに異なる電源電圧Ｖ_ＯＵＴを発生し、さまざまな負荷に供給可能となっている。

システム電源３００は、上述した降圧型のＤＣ／ＤＣコンバータ１００、昇圧型のＤＣ／ＤＣコンバータ１００ａ、リニアレギュレータの任意の組み合わせを含みうる。図５では、第１チャンネルＣＨ１が降圧ＤＣ／ＤＣコンバータ１００であり、第２チャンネルＣＨ２が昇圧ＤＣ／ＤＣコンバータ１００ａであり、第３チャンネルはリニアレギュレータ（ＬＤＯ：Low Drop Output）である。リニアレギュレータは複数チャンネル分、設けられてもよい。

システム電源３００は、パワーマネージメントＩＣ３０２と、その他の周辺回路部品を含む。パワーマネージメントＩＣ４００は、ＤＣ／ＤＣコンバータ１００の制御回路２００、ＤＣ／ＤＣコンバータ１００ａの制御回路２００ａ、リニアレギュレータ４０２、インタフェース回路４０４、シーケンサ４０６等を含む。そのほかパワーマネージメントＩＣ４００には、各種保護回路などが内蔵される。

インタフェース回路４０４は、外部のホストプロセッサとの間で、制御信号やデータを送受信するために設けられる。たとえばインタフェース回路４０４は、Ｉ^２Ｃ（Inter IC）バスに準拠してもよい。シーケンサ４０６は、多チャンネルの電源回路の起動の順序やタイミングを制御する。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図２において、Ｐチャンネルトランジスタ２０２、Ｎチャンネルトランジスタ２０４は制御回路２００に外付けされてもよい。同様に図４においてＰチャンネルトランジスタ２０２、Ｎチャンネルトランジスタ２０４は制御回路２００ａに外付けされてもよい。

（第２変形例）
実施の形態ではＰチャンネルトランジスタ２０２、Ｎチャンネルトランジスタ２０４がＭＯＳＦＥＴである場合を説明したが、本発明はそれには限定されず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。

（第３変形例）
本発明は、ＰチャンネルトランジスタとＮチャンネルトランジスタを２対含むような昇降圧コンバータにも適用可能である。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

９００…ＤＣ／ＤＣコンバータ、９０２…入力端子、９０４…出力端子、９０６…第１ドライバ、９０８…第２ドライバ、９１０…パルス発生器、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｌ２…インダクタ、Ｃ２…出力キャパシタ、１００…ＤＣ／ＤＣコンバータ、１１０…出力回路、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｍ３…スイッチングトランジスタ、Ｍ４…同期整流トランジスタ、１０２…入力端子、１０４…出力端子、２００…制御回路、２０２…Ｐチャンネルトランジスタ、２０４…Ｎチャンネルトランジスタ、２０６…第１ドライバ、２０８…第２ドライバ、２１０…パルス発生器、２１２…コモンライン、２１４…平滑キャパシタ、２１６…レギュレータ、２１８…第１ライン、２２０…第２ライン、３００…システム電源、４００…パワーマネージメントＩＣ、４０２…リニアレギュレータ、４０４…インタフェース回路、４０６…シーケンサ。

本発明は、電源回路に利用できる。

Claims (13)

1. ＰチャンネルトランジスタとＮチャンネルトランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
   前記ＤＣ／ＤＣコンバータもしくは負荷の状態が目標値に近づくように、前記Ｐチャンネルトランジスタのオンオフを指示する第１パルス信号および前記Ｎチャンネルトランジスタのオンオフを指示する第２パルス信号を生成するパルス発生器と、
   前記Ｐチャンネルトランジスタのゲートと接続される出力端子を有し、前記第１パルス信号にもとづき前記Ｐチャンネルトランジスタを駆動する第１ドライバと、
   前記Ｎチャンネルトランジスタのゲートと接続される出力端子を有し、前記第２パルス信号にもとづき前記Ｎチャンネルトランジスタを駆動する第２ドライバと、
   前記第１ドライバの下側電源端子と前記第２ドライバの上側電源端子に接続されるコモンラインと、
   を備え、前記コモンラインの電圧が、前記第１ドライバの上側電源端子と接続される第１ラインの電圧と、前記第２ドライバの下側電源端子と接続される第２ラインの電圧の間の所定電圧値に安定化されることを特徴とする制御回路。
2. 前記所定電圧値をＶ _ＣＯＭ 、電源電圧をＶ _ＤＤ 、接地電圧をＶ _ＳＳ 、前記Ｐチャンネルトランジスタのしきい値をＶ _ＴＨＰ 、前記Ｎチャンネルトランジスタのしきい値をＶ _ＴＨＢ とするとき、
   Ｖ _ＤＤ −Ｖ _ＣＯＭ ＞Ｖ _ＴＨＰ
   Ｖ _ＣＯＭ −Ｖ _ＳＳ ＞Ｖ _ＴＨＮ
   が成り立つことを特徴とする請求項１に記載の制御回路。
3. 前記コモンラインの電圧を前記所定電圧値に安定化するレギュレータをさらに備えることを特徴とする請求項１または２に記載の制御回路。
4. 前記第１ドライバに流れる電流は前記第２ドライバに流れる電流より大きく、
   前記レギュレータは、電流シンク能力を有することを特徴とする請求項３に記載の制御回路。
5. 前記第２ドライバに流れる電流は前記第１ドライバに流れる電流より大きく、
   前記レギュレータは、電流ソース能力を有することを特徴とする請求項３に記載の制御回路。
6. 前記コモンラインには、平滑キャパシタが接続されることを特徴とする請求項１から５のいずれかに記載の制御回路。
7. 前記ＤＣ／ＤＣコンバータは降圧型であり、前記Ｐチャンネルトランジスタはスイッチングトランジスタであり、前記Ｎチャンネルトランジスタは同期整流トランジスタであることを特徴とする請求項１から６のいずれかに記載の制御回路。
8. 前記ＤＣ／ＤＣコンバータは昇圧型であり、前記Ｎチャンネルトランジスタはスイッチングトランジスタであり、前記Ｐチャンネルトランジスタは同期整流トランジスタであることを特徴とする請求項１から６のいずれかに記載の制御回路。
9. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から８のいずれかに記載の制御回路。
10. 前記Ｐチャンネルトランジスタおよび前記Ｎチャンネルトランジスタは前記制御回路に集積化されていることを特徴とする請求項１から９のいずれかに記載の制御回路。
11. 入力電圧を受ける入力端子と、
    Ｐチャンネルトランジスタであり、第１端子が前記入力端子と接続されるスイッチングトランジスタと、
    一端が前記スイッチングトランジスタの第２端子と接続されているインダクタと、
    前記インダクタの他端と接続される出力キャパシタと、
    Ｎチャンネルトランジスタであり、第１端子が前記インダクタの前記一端と接続され、第２端子が接地される同期整流トランジスタと、
    前記Ｐチャンネルトランジスタおよび前記Ｎチャンネルトランジスタを駆動する請求項１から７のいずれかに記載の制御回路と、
    を備えることを特徴とするＤＣ／ＤＣコンバータ。
12. 入力電圧を受ける入力端子と、
    一端が前記入力端子と接続されるインダクタと、
    Ｎチャンネルトランジスタであり、第１端子が前記インダクタの前記一端と接続され、第２端子が接地されるスイッチングトランジスタと、
    Ｐチャンネルトランジスタであり、第１端子が前記インダクタの前記一端と接続される同期整流トランジスタと、
    前記Ｐチャンネルトランジスタの第２端子と接続される出力キャパシタと、
    前記Ｐチャンネルトランジスタおよび前記Ｎチャンネルトランジスタを駆動する請求項１から７のいずれかに記載の制御回路と、
    を備えることを特徴とするＤＣ／ＤＣコンバータ。
13. 請求項１１または１２に記載のＤＣ／ＤＣコンバータを備えることを特徴とするシステム電源。

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