JP2013153288A - コンパレータ、それを用いたオシレータ、dc/dcコンバータの制御回路、dc/dcコンバータ、電子機器 - Google Patents
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Abstract
【解決手段】差動対102は、それぞれの制御端子が第1入力端子P1、第2入力端子P2と接続される第1入力トランジスタMi1、第2入力トランジスタMi2を含む。テイル電流源104は、差動対102にテイル電流Itを供給する。負荷回路106は、第1入力トランジスタMi1、第2入力トランジスタMi2と接続される。テイル電流源104は、第1入力電圧Vi1に応じて、第1入力電圧Vi1が第2入力電圧Vi2に近づくにしたがい、テイル電流Itを増大させる。
【選択図】図3
Description
VRAMP=t×ICHG/C1 …(1)
TOSC=TSLOPE+TDIS …(2)
TSLOPE=C1×VPEAK/ICHG …(3)
この態様によれば、第1入力電圧に応じてテイル電流を制御できる。
この態様によれば、テイル電流を、第1入力電圧に対して線形に変化させることができる。
この態様によれば、第1入力電圧に応じてテイル電流を制御できる。
この態様によれば、バイアス電流を、第1入力電圧に対して線形に変化させることができる。
この態様によれば、コンパレータの応答速度を速めることができるため、周期の安定性を高めることができる。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
コンパレータ100が、主としてVi1>Vi2が成り立つ別の状況で動作する場合、出力段110は、第1入力電圧Vi1が低いほどバイアス電流Ibが増大するように構成される。
Iv1=(Vi1−VTH)/R2
となり、第1入力電圧Vi1に応じて線形に変化させることができる。
第2可変電流源114は、第2電流制御トランジスタM12と第4抵抗R4を含み、可変電流源108と同様に構成される。第2可変電流源114によれば、電流Iv2を、入力電圧Vi1に応じて線形に変化させることができる。
Iv2=(Vi1−VTH)/R4
テイル電流源104とバイアス電流源112とで、互いに対応する素子同士、具体的には、第1抵抗R1と第3抵抗R3同士、第2抵抗R2と第4抵抗R4同士、第1電流制御トランジスタM11と第2電流制御トランジスタM12同士を近接配置することが望ましい(ペアリング)。これにより、テイル電流Itとバイアス電流Ibの相対誤差を低減できる。
このコンパレータ100では、第1入力電圧Vi1と第2入力電圧Vi2が近接するにしたがい、テイル電流Itが大きくなり、応答速度が高められる。反対に2つの入力電圧Vi1とVi2の差が大きいときには、テイル電流Itが小さくなり、消費電力を低減できる。
この変形例によっても、図4のコンパレータ100と同様の効果を得ることができる。
Claims (21)
- 第1入力電圧と第2入力電圧を比較し、比較結果に応じた比較出力を生成するコンパレータであって、
前記第1、第2入力電圧をそれぞれ受ける第1、第2入力端子と、
それぞれの制御端子が、前記第1、第2入力端子と接続される第1、第2入力トランジスタを含む差動対と、
前記差動対にテイル電流を供給するテイル電流源と、
前記第1、第2入力トランジスタと接続される負荷回路と、
を備え、
前記テイル電流源は、前記第1入力電圧に応じて、前記第1入力電圧が前記第2入力電圧に近づくにしたがい、前記テイル電流を増大させることを特徴とするコンパレータ。 - 前記テイル電流は、
前記第1、第2入力トランジスタの共通接続点である第1ノードと固定電圧端子の間に設けられた第1抵抗と、
前記第1抵抗と並列に設けられ、前記第1入力電圧に応じて、前記第1入力電圧が前記第2入力電圧に近づくにしたがい大きな電流を生成する第1可変電流源と、
を含むことを特徴とする請求項1に記載のコンパレータ。 - 前記第1可変電流源は、
前記第1ノードと前記固定電圧端子の間に順に直列に設けられた第1電流制御トランジスタと第2抵抗と、
を含み、前記第1電流制御トランジスタの制御端子には、前記第1入力電圧に応じた電圧が印加されることを特徴とする請求項2に記載のコンパレータ。 - 前記第1入力電圧は時間とともに変化する電圧であり、前記第2入力電圧は一定の電圧であることを特徴とする請求項1から3のいずれかに記載のコンパレータ。
- 前記第1、第2入力トランジスタの一方と、前記負荷回路の接続点である第2ノードに生ずる信号に応じて、前記比較出力を生成する出力段をさらに備えることを特徴とする請求項1から4のいずれかに記載のコンパレータ。
- 前記出力段は、
その制御端子に、前記第2ノードに生ずる信号が入力される出力トランジスタと、
前記出力トランジスタと直列に設けられ、前記出力トランジスタにバイアス電流を供給するバイアス電流源と、を含み、
前記出力トランジスタと前記バイアス電流源の接続点である第3ノードに生ずる信号を比較出力とすることを特徴とする請求項5に記載のコンパレータ。 - 前記バイアス電流源は、
第3ノードと固定電圧端子の間に設けられた第3抵抗と、
前記第3抵抗と並列に設けられ、前記第1入力電圧に応じて、前記第1入力電圧が前記第2入力電圧に近づくにしたがい大きな電流を生成する第2可変電流源と、
を含むことを特徴とする請求項6に記載のコンパレータ。 - 前記第2可変電流源は、
前記第3ノードと固定電圧端子の間に順に直列に設けられた第2電流制御トランジスタと第4抵抗と、を含み、前記第2電流制御トランジスタの制御端子には、前記第1入力電圧に応じた電圧が印加されることを特徴とする請求項7に記載のコンパレータ。 - 前記負荷回路はカレントミラー回路であることを特徴とする請求項1から8のいずれかに記載のコンパレータ。
- 前記負荷回路は、前記第1入力トランジスタと直列に設けられた第1負荷抵抗と、前記第2入力トランジスタと直列に設けられた第2負荷抵抗と、を含むことを特徴とする請求項1から8のいずれかに記載のコンパレータ。
- 第1入力電圧と第2入力電圧を比較し、比較結果に応じた比較出力を生成するコンパレータであって、
前記第1、第2入力電圧をそれぞれ受ける第1、第2入力端子と、
NチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、そのゲートが前記第1入力端子と接続された第1入力トランジスタと、
NチャンネルMOSFETであり、そのゲートが前記第2入力端子と接続され、そのソースが前記第1入力トランジスタのソースと接続された第2入力トランジスタと、
PチャンネルMOSFETであり、そのソースが電源端子と接続され、そのドレインおよびそのゲートが前記第1入力トランジスタのドレインと接続された第1負荷トランジスタと、
PチャンネルMOSFETであり、そのソースが電源端子と接続され、そのドレインが前記第2入力トランジスタのドレインと接続され、そのゲートが前記第1負荷トランジスタのゲートと接続された第2負荷トランジスタと、
前記第1、第2入力トランジスタのソースと、接地端子の間に設けられた第1抵抗と、
NチャンネルMOSFETであり、そのドレインが前記第1、第2入力トランジスタのソースと接続され、そのゲートが前記第1入力端子と接続された第1電流制御トランジスタと、
前記第1電流制御トランジスタのソースと前記接地端子の間に設けられた第2抵抗と、
を備え、
前記第2入力トランジスタのドレインに生ずる信号に応じた比較出力を生成することを特徴とするコンパレータ。 - PチャンネルMOSFETであり、そのソースが前記電源端子と接続され、そのゲートが前記第2入力トランジスタのドレインと接続された出力トランジスタと、
前記出力トランジスタのドレインと接地端子の間に設けられた第3抵抗と、
NチャンネルMOSFETであり、そのドレインが前記出力トランジスタのドレインと接続され、そのゲートが前記第1入力端子と接続された第2電流制御トランジスタと、
前記第2電流制御トランジスタのソースと前記接地端子の間に設けられた第4抵抗と、
をさらに備えることを特徴とする請求項11に記載のコンパレータ。 - 第1入力電圧と第2入力電圧を比較し、比較結果に応じた比較出力を生成するコンパレータであって、
前記第1、第2入力電圧をそれぞれ受ける第1、第2入力端子と、
PチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)であり、そのゲートが前記第1入力端子と接続された第1入力トランジスタと、
PチャンネルMOSFETであり、そのゲートが前記第2入力端子と接続され、そのソースが前記第1入力トランジスタのソースと接続された第2入力トランジスタと、
NチャンネルMOSFETであり、そのソースが接地端子と接続され、そのドレインおよびそのゲートが前記第1入力トランジスタのドレインと接続された第1負荷トランジスタと、
NチャンネルMOSFETであり、そのソースが接地端子と接続され、そのドレインが前記第2入力トランジスタのドレインと接続され、そのゲートが前記第1負荷トランジスタのゲートと接続された第2負荷トランジスタと、
前記第1、第2入力トランジスタのソースと、電源端子の間に設けられた第1抵抗と、
PチャンネルMOSFETであり、そのドレインが前記第1、第2入力トランジスタのソースと接続され、そのゲートが前記第1入力端子と接続された第1電流制御トランジスタと、
前記第1電流制御トランジスタのソースと前記電源端子の間に設けられた第2抵抗と、
を備え、
前記第2入力トランジスタのドレインに生ずる信号に応じた比較出力を生成することを特徴とするコンパレータ。 - NチャンネルMOSFETであり、そのソースが前記接地端子と接続され、そのゲートが前記第2入力トランジスタのドレインと接続された出力トランジスタと、
前記出力トランジスタのドレインと電源端子の間に設けられた第3抵抗と、
前記第2電流制御トランジスタのソースと前記接地端子の間に設けられた第4抵抗と、
をさらに備えることを特徴とする請求項13に記載のコンパレータ。 - 第1端子の電位が固定されたキャパシタと、
前記キャパシタと並列に設けられた放電スイッチと、
前記キャパシタの第2端子に、所定の電流を供給する電流源と、
その第1入力端子に前記キャパシタに生ずる電圧を受け、その第2端子に所定のピーク電圧を受け、前記キャパシタに生ずる電圧と前記ピーク電圧の比較結果に応じた比較出力を生成する、請求項1から14のいずれかに記載のコンパレータと、
前記比較出力が、前記キャパシタに生ずる電圧が前記ピーク電圧に達したことを示すと、それから所定の放電期間、前記放電スイッチをオンするロジック回路と、
を備えることを特徴とするオシレータ。 - DC/DCコンバータの制御回路であって、
請求項15に記載のオシレータと、
前記オシレータにより生成される周期信号と同期して、前記DC/DCコンバータの出力電圧に応じたフィードバック電圧が所定の目標レベルに近づくようにデューティ比が調節されるパルス信号を生成するパルス変調器と、
前記パルス信号にもとづいて前記DC/DCコンバータのスイッチングトランジスタをスイッチングするドライバと、
を備えることを特徴とする制御回路。 - 前記パルス変調器は、
前記DC/DCコンバータの出力電圧に応じたフィードバック電圧と、所定の基準電圧との誤差を比較し、誤差電圧を生成する誤差増幅器と、
前記DC/DCコンバータのスイッチングトランジスタに流れる電流に応じた検出電圧を、前記誤差電圧と比較し、前記検出電圧が前記誤差電圧に達するとアサートされるオフ信号を生成する電流検出コンパレータと、
前記オシレータにおいて前記放電スイッチがオフされるタイミングにおいてアサートされるオン信号を生成するオン信号生成部と、
前記オン信号がアサートされるたびに、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、前記オフ信号がアサートされるたびに、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するパルス信号を生成するフリップフロップと、
を含むことを特徴とする請求項16に記載の制御回路。 - ひとつの半導体基板上に一体集積化されることを特徴とする請求項16または17に記載の制御回路。
- 請求項16から18のいずれかに記載の制御回路を備えることを特徴とするDC/DCコンバータ。
- 請求項19に記載のDC/DCコンバータを備えることを特徴とする電子機器。
- 液晶ディスプレイと、
前記液晶ディスプレイのバックライトとして設けられ、直列に接続された複数のダイオードを含むダイオードストリングと、
前記ダイオードストリングのカソードに接続された電流ドライバと、
その出力端子が、前記ダイオードストリングのアノードに接続され、前記電流ドライバの両端間に生ずる電圧が前記フィードバック電圧である請求項19に記載のDC/DCコンバータと、
を備えることを特徴とする電子機器。
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