KR102572587B1 - 콤퍼레이터 및 발진 회로 - Google Patents

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Abstract

[과제] 심플한 구성이면서 소비 전류가 작은 콤퍼레이터 회로, 및 발진 회로를 제공한다.
[해결 수단] 제1 정전류원과, 드레인이 제1 정전류원에 접속되고, 게이트가 비반전 입력 단자에 접속되며, 소스가 반전 입력 단자에 접속된 제1 트랜지스터와, 반전 입력 단자와 제2 전원 단자의 사이에 접속된 제2 정전류원과, 소스가 제1 전원 단자에 접속되고, 게이트가 제1 트랜지스터의 드레인에 접속되며, 드레인이 출력 단자에 접속된 제2 트랜지스터와, 제2 트랜지스터의 드레인과 제2 전원 단자의 사이에 접속된 제3 정전류원을 구비한 콤퍼레이터, 및, 그것을 이용한 발진 회로를 제공한다.

Description

콤퍼레이터 및 발진 회로{COMPARATOR AND OSCILLATION CIRCUIT}
본 발명은, 콤퍼레이터, 및, 콤퍼레이터를 이용한 발진 회로에 관한 것이다.
종래부터 이용되고 있는 콤퍼레이터는, 2개의 입력 단자의 차전압을 증폭하는 차동 증폭 회로와, 출력단인 소스 접지 증폭 회로를 구비하고 있다. 차동 증폭 회로의 차동쌍(差動對)과 소스 접지 증폭 회로는, 정전류원, 혹은, 저항에 의해서 생성되는 전류에 의해서 바이어스되는 것이 일반적이다. 이 양태의 콤퍼레이터의 응답 속도는, 바이어스 전류에 의해서 정해지고, 회로의 소비 전류를 억제하기 위해서 바이어스 전류를 작게 하면, 응답 속도가 저하한다. 그에 대하여, 소비 전류를 억제하면서, 고속의 응답을 실현하는 수단으로서, 콤퍼레이터의 입력 전압에 따라 바이어스 전류를 변화시키는 구성이 제안되고 있다(예를 들면, 특허 문헌 1의 도 3 참조).
또한, 정전류원에 의해서 충방전되는 콘덴서의 전압을 검출하는 콤퍼레이터를 이용한 발진 회로도 잘 알려져 있다(예를 들면, 특허 문헌 1의 도 1 참조).
일본국 특허공개 2013-153288호 공보
종래의 콤퍼레이터 회로는, 차동 증폭 회로의 차동쌍과 소스 접지 증폭 회로를 바이어스하기 위한 전류원이 구비된다. 이들 복수의 전류원은, 전류를 너무 작게 하면, 누설전류나 노이즈에 의해서 출력 상태를 안정되게 유지하는 것이 어려워진다. 그 때문에, 종래의 콤퍼레이터는, 소비 전류를 억제할 수 있는 정도에 한계가 있어, 매우 작은 소비 전류가 요구되는 반도체 장치에는 적합하지 않다. 또한, 그들 콤퍼레이터를 이용한 발진 회로에 있어서도 동일한 제한이 생긴다.
본 발명은 상기 과제를 감안하여 이루어지고, 심플한 구성이면서 소비 전류가 작은 콤퍼레이터 회로, 및, 소비 전류가 작은 발진 회로를 제공하는 것을 목적으로 한다.
본 발명의 일실시예와 관련되는 콤퍼레이터는, 반전 입력 단자와 비반전 입력 단자와 출력 단자를 구비한 콤퍼레이터로서, 한쪽의 단자가 제1 전원 단자에 접속된 제1 정전류원과, 드레인이 상기 제1 정전류원의 다른 쪽의 단자에 접속되고, 게이트가 상기 비반전 입력 단자에 접속되며, 소스가 상기 반전 입력 단자에 접속된 제1 트랜지스터와, 한쪽의 단자가 상기 반전 입력 단자에 접속되고, 제어 단자가 상기 출력 단자에 접속되며, 다른 쪽의 단자가 제2 전원 단자에 접속된 제2 정전류원과, 소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 출력 단자에 접속된 제2 트랜지스터와, 한쪽의 단자가 상기 제2 트랜지스터의 드레인에 접속되고, 다른 쪽의 단자가 상기 제2 전원 단자에 접속된 제3 정전류원을 구비하고, 상기 제2 정전류원은, 상기 제어 단자의 전압에 의해서 온 오프가 제어되고, 상기 제1 정전류원의 전류치와 상기 제2 정전류원의 전류치가 동일한 것을 특징으로 한다.
또한, 본 발명의 일실시예와 관련되는 발진 회로는, 제1 콤퍼레이터와 제2 콤퍼레이터와 충방전 제어 회로를 구비하고, 제1 콤퍼레이터와 제2 콤퍼레이터 중 적어도 한쪽이 상기 콤퍼레이터로 구성된 것을 특징으로 한다.
본 발명의 콤퍼레이터에 의하면, 반전 입력 단자와 비반전 입력 단자의 전압 차가 정부(正負) 중 어느 하나의 상태에 있어서 제1 전원과 제2 전원의 사이의 전류 경로가 전부 오프하기 때문에, 소비 전류를 작게 할 수 있다. 또한, 본 발명의 발진 회로는, 동일하게 소비 전류를 작게 할 수 있다.
도 1은, 본 발명의 일실시 형태와 관련되는 콤퍼레이터를 나타내는 회로도이다.
도 2는, 본 실시 형태와 관련되는 콤퍼레이터의 다른 예를 나타내는 회로도이다.
도 3은, 본 실시 형태와 관련되는 콤퍼레이터의 다른 예를 나타내는 회로도이다.
도 4는, 본 실시 형태와 관련되는 콤퍼레이터의 다른 예를 나타내는 회로도이다.
도 5는, 본 실시 형태와 관련되는 콤퍼레이터를 이용한 발진 회로를 나타내는 회로도이다.
도 6은, 도 5의 발진 회로의 동작을 설명하기 위한 타이밍 차트이다.
도 7은, 본 실시 형태와 관련되는 콤퍼레이터를 이용한 발진 회로의 다른 예를 나타내는 회로도이다.
도 8은, 본 실시 형태와 관련되는 발진 회로에 이용되는 기준 전압 회로와 콤퍼레이터의 구성예를 나타내는 회로도이다.
도 9는, 본 실시 형태와 관련되는 발진 회로에 이용되는 기준 전압 회로와 콤퍼레이터의 다른 구성예를 나타내는 회로도이다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
도 1은, 본 발명의 실시 형태의 콤퍼레이터를 나타내는 회로도이다.
본 실시 형태의 콤퍼레이터(100)는, 반전 입력 단자(10)와, 비반전 입력 단자(11)와, 출력 단자(12)와, NMOS 트랜지스터(13)와, PMOS 트랜지스터(14)와, 정전류원(15, 16, 17)을 구비하고 있다. 정전류원(16)은, 제어 단자를 갖고 있으며, 입력되는 제어 신호에 의해서 온 오프가 제어된다.
NMOS 트랜지스터(13)는, 게이트가 비반전 입력 단자(11)에 접속되고, 소스가 반전 입력 단자(10)에 접속되며, 드레인이 정전류원(15)의 한쪽의 단자와 PMOS 트랜지스터(14)의 게이트에 접속된다. 정전류원(15)은, 다른 쪽의 단자가 전원 라인(1)에 접속된다. 정전류원(16)은, 한쪽의 단자가 반전 입력 단자(10)에 접속되고, 다른 쪽의 단자가 전원 라인(2)에 접속되며, 제어 단자가 출력 단자(12)에 접속된다. PMOS 트랜지스터(14)는, 소스가 전원 라인(1)에 접속되고, 드레인이 출력 단자(12)에 접속된다. 정전류원(17)은, 한쪽의 단자가 출력 단자(12)에 접속되고, 다른 쪽의 단자가 전원 라인(2)에 접속된다.
이러한 구성의 콤퍼레이터(100)의 동작에 대해서, 이하에 설명한다.
반전 입력 단자(10)의 전압(VM)보다 비반전 입력 단자(11)의 전압(VP)이 높고, 전압(VM)과 전압(VP)의 전압 차가 NMOS 트랜지스터(13)의 역치 전압 이상일 때, NMOS 트랜지스터(13)는 온한다. 정전류원(15)의 전류(I1)에 대해서 NMOS 트랜지스터(13)의 전류 구동 능력이 커지면, NMOS 트랜지스터(13)는 비포화 상태가 된다. NMOS 트랜지스터(13)가 비포화 상태가 되면, PMOS 트랜지스터(14)의 게이트 전압이 전압(VM) 부근이 되고, PMOS 트랜지스터(14)는 온한다. PMOS 트랜지스터(14)의 전류 구동 능력이 정전류원(17)의 전류(I3)에 대해서 커지면, 출력 단자(12)의 출력 전압(VO)은 전원 라인(1)의 전압(VDD) 부근까지 풀업된다. 따라서, 콤퍼레이터(100)는, H레벨의 출력 전압(VO)을 출력한다. 정전류원(16)은, 제어 단자에 H레벨이 입력되면, 전류(I2)를 출력한다. 여기서, 전류(I1)와 전류(I2)는 일치하도록 설계되어 있으므로, 반전 입력 단자(10)의 입력 전류는 거의 제로가 된다. 따라서, 콤퍼레이터(100)는, 비반전 입력 단자(11)가 게이트로의 입력 단자이므로, 각 입력 단자의 입력 전류는 작아진다.
반전 입력 단자(10)의 전압(VM)과 비반전 입력 단자(11)의 전압(VP)의 전압 차가 NMOS 트랜지스터(13)의 역치 전압 미만이거나, 혹은, 전압(VP)보다 전압(VM)이 높을 때, NMOS 트랜지스터(13)는 오프한다. 정전류원(15)의 전류(I1)에 의해서 PMOS 트랜지스터(14)의 게이트 전압은 VDD까지 풀업되므로, PMOS 트랜지스터(14)는 오프한다. PMOS 트랜지스터(14)가 오프하면, 출력 단자(12)의 출력 전압(VO)은 정전류원(17)에 의해서 전원 라인(2)의 전압(VSS) 부근까지 풀다운된다. 따라서, 콤퍼레이터(100)는, L레벨의 출력 전압(VO)을 출력한다. 정전류원(16)은, 제어 단자에 L레벨이 입력되면, 전류(I2)의 출력을 정지한다. NMOS 트랜지스터(13)가 오프하고, 정전류원(16)도 전류 출력을 정지하기 때문에, 반전 입력 단자(10)의 입력 전류는 거의 제로가 된다. 따라서, 콤퍼레이터(100)는, 출력 전압(VO)이 H레벨일 때와 마찬가지로, 각 입력 단자의 입력 전류는 작아진다.
콤퍼레이터(100)는, 출력 전압(VO)이 L레벨일 때, NMOS 트랜지스터(13)와 PMOS 트랜지스터(14)가 모두 오프하고 있기 때문에, 전원 라인(1)과 전원 라인(2)의 사이의 전류 경로가 차단되고, 소비 전류는 거의 제로가 된다.
또한, 위에서 기술한 바와 같이, 정전류원(16)이 출력하는 전류를 출력 단자 전압에 의해서 변경함으로써 입력 전류를 작게 할 수 있으므로, 고임피던스인 노드의 전압을 입력 단자에 받았을 경우에도, 부하 효과가 작기 때문에 정밀도 좋게 비교할 수 있다.
또한, 정전류원(15 , 16, 17)은, 같은 바이어스 라인의 전압을 게이트에 받는 MOS 트랜지스터에 의해서 실현 가능하다. 따라서, 콤퍼레이터(100)는, 최소로 5개의 트랜지스터로부터 구성 가능하고, 심플한 구성에 의해 회로 면적을 억제하면서, 소비 전류를 작게 할 수 있다.
도 2는, 본 실시 형태의 콤퍼레이터의 다른 예를 나타내는 회로도이다.
도 2의 콤퍼레이터(200)는, 도 1의 콤퍼레이터(100)에 NMOS 트랜지스터(18)가 더해진 구성으로 되어 있다. 그 외의 구성에 대해서는, 콤퍼레이터(100)와 동일하기 때문에, 동일한 구성요소에는 동일한 부호를 붙이고, 중복되는 설명은 적절히 생략한다.
NMOS 트랜지스터(18)는, 게이트가 PMOS 트랜지스터(14)의 게이트에 접속되고, 소스가 정전류원(17)의 한쪽의 단자에 접속되며, 드레인이 출력 단자(12)에 접속된다.
상술과 같은 구성의 콤퍼레이터(200)에 있어서는, 전압(VP)과 전압(VM)이 NMOS 트랜지스터(13)를 온하는 전압으로서, 더욱 전압(VM)이 NMOS 트랜지스터(18)의 역치 전압보다 낮을 때, NMOS 트랜지스터(18)가 오프되므로, 온되어 있는 PMOS 트랜지스터(14)에는 정전류원(17)의 전류(I3)는 흐르지 않는다. 그 때문에, 출력 전압(VO)이 H레벨의 상태에 있어서, 콤퍼레이터(200)의 전원 라인 간의 전류 경로는 NMOS 트랜지스터(13)를 개재한 경로만으로 된다.
이와 같이, 도 2의 콤퍼레이터(200)에 의하면, 콤퍼레이터(100)에 트랜지스터를 1개 추가함으로써, 출력 전압(VO)이 H레벨일 때의 소비 전류를 작게 할 수 있다.
도 3은, 본 실시 형태의 콤퍼레이터의 다른 예를 나타내는 회로도이다.
콤퍼레이터(300)는, 반전 입력 단자(10)와, 비반전 입력 단자(11)와, 출력 단자(12)와, PMOS 트랜지스터(23)와, NMOS 트랜지스터(24)와, 정전류원(25, 26, 27)을 구비하고 있다. 정전류원(26)은, 입력되는 제어 신호에 의해서 온 오프가 제어되는 제어 단자를 갖고 있다.
PMOS 트랜지스터(23)는, 게이트가 비반전 입력 단자(11)에 접속되고, 소스가 반전 입력 단자(10)에 접속되며, 드레인이 정전류원(25)의 한쪽의 단자와 NMOS 트랜지스터(24)의 게이트에 접속된다. 정전류원(25)은, 다른 쪽의 단자가 전원 라인(2)에 접속된다. 정전류원(26)은, 한쪽의 단자가 반전 입력 단자(10)에 접속되고, 다른 쪽의 단자가 전원 라인(1)에 접속되며, 제어 단자가 출력 단자(12)에 접속된다. NMOS 트랜지스터(24)는, 소스가 전원 라인(2)에 접속되고, 드레인이 출력 단자(12)에 접속된다. 정전류원(27)은, 한쪽의 단자가 출력 단자(12)에 접속되고, 다른 쪽의 단자가 전원 라인(1)에 접속된다.
이러한 구성의 콤퍼레이터(300)의 동작에 대해서, 이하에 설명한다.
비반전 입력 단자(11)의 전압(VP)보다 반전 입력 단자(10)의 전압(VM)이 높고, 전압(VM)과 전압(VP)의 전압 차가 PMOS 트랜지스터(23)의 역치 전압 이상일 때, PMOS 트랜지스터(23)는 온한다. 정전류원(25)의 전류(I4)에 대해서 PMOS 트랜지스터(23)의 전류 구동 능력이 커지면, PMOS 트랜지스터(23)는 비포화 상태가 된다. PMOS 트랜지스터(23)가 비포화 상태가 되면, NMOS 트랜지스터(24)의 게이트 전압이 전압(VM) 부근이 되고, NMOS 트랜지스터(24)는 온한다. NMOS 트랜지스터(24)의 전류 구동 능력이 정전류원(27)의 전류(I6)에 대해서 커지면, 출력 단자(12)의 출력 전압(VO)은 전원 라인(2)의 전압(VSS) 부근까지 풀다운된다. 따라서, 콤퍼레이터(300)는, L레벨의 출력 전압(VO)을 출력한다. 정전류원(26)은, 제어 단자에 L레벨 입력되면, 전류(I5)를 출력한다. 여기서, 전류(I4)와 전류(I5)는 일치하도록 설계되어 있으므로, 반전 입력 단자(10)의 입력 전류는 거의 제로가 된다. 따라서, 콤퍼레이터(300)는, 비반전 입력 단자(11)가 게이트 입력이므로, 각 입력 단자의 입력 전류는 작아진다.
비반전 입력 단자(11)의 전압(VP)과 반전 입력 단자(10)의 전압(VM)의 전압 차가 PMOS 트랜지스터(23)의 역치 전압 이하이거나, 혹은, 전압(VP)보다 전압(VM)이 낮을 때, PMOS 트랜지스터(23)는 오프한다. PMOS 트랜지스터(23)가 오프하면, 정전류원(25)의 전류(I4)에 의해서 NMOS 트랜지스터(24)의 게이트 전압은 전압(VSS)까지 풀다운되므로, NMOS 트랜지스터(24)는 오프한다. NMOS 트랜지스터(24)가 오프하면, 출력 단자(12)의 출력 전압(VO)은 정전류원(27)에 의해서 전원 라인(1)의 전압(VDD) 부근까지 풀업된다. 따라서, 콤퍼레이터(300)는, H레벨의 출력 전압(VO)을 출력한다. 정전류원(26)은, 제어 단자에 H레벨이 입력되면, 전류(I5)의 출력을 정지한다. PMOS 트랜지스터(23)가 오프하고, 정전류원(26)도 전류 출력을 정지하기 때문에, 반전 입력 단자(10)의 입력 전류는 거의 제로가 된다. 따라서, 콤퍼레이터(300)는, 출력 전압(VO)이 L레벨일 때와 마찬가지로, 각 입력 단자의 입력 전류는 작아진다.
출력 전압(VO)이 H레벨일 때, PMOS 트랜지스터(23)와 NMOS 트랜지스터(24)가 모두 오프되어 있기 때문에, 전원 라인(1)과 전원 라인(2)의 사이의 전류 경로가 차단된다. 그 결과, 콤퍼레이터(300)의 소비 전류는 거의 제로가 된다.
도 4는, 본 실시 형태의 콤퍼레이터의 다른 예를 나타내는 회로도이다.
도 4의 콤퍼레이터(400)는, 콤퍼레이터(300)에 PMOS 트랜지스터(28)가 더해진 구성으로 되어 있다. 그 외의 구성에 대해서는, 콤퍼레이터(300)와 동일하기 때문에, 동일한 구성요소에는 동일한 부호를 붙이고, 중복되는 설명은 적절히 생략한다.
PMOS 트랜지스터(28)는, 게이트가 NMOS 트랜지스터(24)의 게이트에 접속되고, 소스가 정전류원(27)의 한쪽의 단자에 접속되며, 드레인이 출력 단자(12)에 접속된다.
상술과 같은 구성의 콤퍼레이터(400)에 있어서는, 전압(VP)과 전압(VM)이 PMOS 트랜지스터(23)를 온하는 전압으로서, 더욱 전압(VM)이 PMOS 트랜지스터(28)의 역치 전압보다 높을 때, PMOS 트랜지스터(28)가 오프되므로, 온되어 있는 NMOS 트랜지스터(24)에는 정전류원(27)의 전류(I6)는 흐르지 않는다. 그 때문에, 출력 전압(VO)이 L레벨의 상태에 있어서, 콤퍼레이터(400)의 전원 라인 간의 전류 경로는 PMOS 트랜지스터(23)를 개재한 경로만으로 된다.
이와 같이, 도 4의 콤퍼레이터(400)에 의하면, 콤퍼레이터(300)에 트랜지스터를 1개 추가함으로써, 출력 전압(VO)이 L레벨일 때의 소비 전류를 작게 할 수 있다.
이상 설명한 본 실시 형태의 콤퍼레이터는, 콤퍼레이터(100, 200)는 출력 전압(VO)이 H레벨일 때에, 콤퍼레이터(300, 400)는 출력 전압(VO)이 L레벨일 때에, 소비 전류를 거의 제로로 할 수 있다. 따라서, 출력 전압(VO)이 유지되는 기간이 긴 경우에 맞추어 적절히 구분하여 사용함으로써, 보다 소비 전류를 작게 할 수 있다.
도 5는, 본 실시 형태의 콤퍼레이터를 이용한 발진 회로를 나타내는 회로도이다.
도 5의 발진 회로(500)는, 정전류원(30, 31)과, 스위치(32, 33)와, 콘덴서(34)와, 기준 전압 회로(35, 36)와, 콤퍼레이터(37, 38)와, 충방전 제어 회로(39)를 구비하고 있다. 기준 전압 회로(35)는, 전원 라인(2)의 전압(VSS)에 의거한, 기준 전압(VREFH)을 출력한다. 기준 전압 회로(36)는, 전원 라인(2)의 전압(VSS)에 의거한, 기준 전압(VREFH)보다 낮은 기준 전압(VREFL)을 출력한다. 콤퍼레이터(37, 38)는, 본 발명의 콤퍼레이터(100~400) 중 어느 하나가 적절히 이용된다. 여기서, 설명의 간략화를 위해서, 콤퍼레이터(37, 38)는, 비반전 입력 단자의 전압이 반전 입력 단자의 전압을 넘으면 H레벨의 신호를 출력하는 것으로 한다.
정전류원(30)은, 한쪽의 단자가 전원 라인(1)에 접속되고, 다른 쪽의 단자가 스위치(32)의 한쪽의 도전 단자에 접속된다. 정전류원(31)은, 한쪽의 단자가 전원 라인(2)에 접속되고, 다른 쪽의 단자가 스위치(33)의 한쪽의 도전 단자에 접속된다. 스위치(32, 33)의 각각 다른 쪽의 도전 단자는, 콘덴서(34)의 한쪽의 단자와, 콤퍼레이터(37)의 반전 입력 단자와, 콤퍼레이터(38)의 비반전 입력 단자에 접속된다. 콘덴서(34)의 다른 쪽의 단자는, 전원 라인(2)에 접속된다. 기준 전압 회로(35)는, 콤퍼레이터(37)의 비반전 입력 단자에 접속된다. 기준 전압 회로(36)는, 콤퍼레이터(38)의 반전 입력 단자에 접속된다. 콤퍼레이터(37)의 출력 단자는, 충방전 제어 회로(39)의 제1 입력 단자에 접속된다. 콤퍼레이터(38)의 출력 단자는, 충방전 제어 회로(39)의 제2 입력 단자에 접속된다. 충방전 제어 회로(39)는, 제어 단자에 스탠바이 신호(VSTB)가 입력되고, 충전 제어 단자가 스위치(32)의 제어 단자에 접속되며, 방전 제어 단자가 스위치(33)의 제어 단자에 접속되고, 출력 단자가 발진 회로(500)의 출력 단자에 접속된다.
이러한 구성의 발진 회로(500)의 동작에 대해서, 이하에 설명한다. 도 6은, 본 발명의 실시예와 관련되는 콤퍼레이터를 이용한 발진 회로(500)의 동작을 설명하기 위한 타이밍 차트이다.
시각(t0)보다 전에 있어서, 콘덴서(34)의 전압(VC)은 기준 전압(VREFH)보다 높은 상태에 있으며, 충방전 제어 회로(39)의 제어 단자에는 스탠바이 신호(VSTB)가 입력되어 있다. 충방전 제어 회로(39)는, 스탠바이 상태일 때, 충전 제어 단자와 방전 제어 단자로부터 스위치(32, 33)를 오프하는 제어 신호를 출력하고, 출력 단자로부터 L레벨의 신호(VOSC)를 출력한다. 스위치(32와 33)가 모두 오프되어 있을 때, 콤퍼레이터(37과 38)의 입력 임피던스가 높기 때문에, 콘덴서(34)의 전압(VC)은 기준 전압(VREFH)보다 높은 전압을 유지한다. 콤퍼레이터(37)는, 전압(VC)이 기준 전압(VREFH)보다 높기 때문에 L레벨을 출력한다. 콤퍼레이터(38)는, 전압(VC)이 기준 전압(VREFL)보다 높기 때문에 L레벨을 출력한다.
시각(t0)에 있어서, 스탠바이 신호(VSTB)가 해제되면, 충방전 제어 회로(39)는, 콤퍼레이터(37)의 L레벨의 출력 신호에 의거하여 스위치(33)를 온으로 제어한다. 스위치(33)가 온하면, 콘덴서(34)는, 정전류원(31)의 전류에 의해서 방전된다(방전 상태). 그리고, 전압(VC)이 기준 전압(VREFH)보다 낮아지면, 콤퍼레이터(37)는 H레벨을 출력한다.
콘덴서(34)가 정전류원(31)의 전류에 의해서 방전되고, 시각(t1)에 있어서, 전압(VC)이 기준 전압(VREFL)보다 낮아지면, 콤퍼레이터(38)는, H레벨을 출력한다. 충방전 제어 회로(39)는, 콤퍼레이터(38)의 H레벨의 출력 신호에 의거하여 스위치(32)를 온, 스위치(33)를 오프로 제어한다. 스위치(32)가 온하면, 콘덴서(34)는, 정전류원(30)의 전류에 의해서 충전된다(충전 상태). 그리고, 전압(VC)이 기준 전압(VREFL)보다 높아지면, 콤퍼레이터(38)는 L레벨을 출력한다. 또한, 충방전 제어 회로(39)는, 콤퍼레이터(38)의 출력 신호가 L레벨로부터 H레벨이 되면, 신호(VOSC)를 H레벨로 한다.
콘덴서(34)가 정전류원(30)의 전류에 의해서 충전되고, 시각(t2)에 있어서, 전압(VC)이 기준 전압(VREFH)보다 높아지면, 콤퍼레이터(37)는, L레벨을 출력한다. 충방전 제어 회로(39)는, 콤퍼레이터(37)의 L레벨의 출력 신호에 의거하여 스위치(32)를 오프, 스위치(33)를 온으로 제어한다. 스위치(33)가 온하면, 콘덴서(34)는, 정전류원(31)의 전류에 의해서 방전된다. 또한, 충방전 제어 회로(39)는, 콤퍼레이터(37)의 출력 신호가 H레벨로부터 L레벨이 되면, 신호(VOSC)를 L레벨로 한다.
이상의 동작을 반복함으로써, 발진 회로(500)는, 출력 단자로부터 신호(VOSC)를 출력한다. 신호(VOSC)의 발진 주기(T)는, 충전 전류(IC), 방전 전류(ID), 콘덴서(34)의 용량치(C), 기준 전압(VREFH, VREFL)을 이용하여 식 (1)으로 나타내진다.
T=C×(VREFH-VREFL)×(IC -1＋ID -1) (1)
식 (1)에 있어서, 정확하게는 기준 전압(VREFH 및 VREFL)에 콤퍼레이터(37 및 38)의 입력 트랜지스터(NMOS 트랜지스터(13))의 역치 전압이 포함되는데, 콤퍼레이터(37)와 콤퍼레이터(38)를 동일한 구성으로 함으로써, 역치 전압의 편차를 상쇄할 수 있다. 따라서, 발진 회로(500)의 발진 주기(T)는, NMOS 트랜지스터(13)의 특성의 편차에 영향을 받지 않고, 정밀도를 높게 할 수 있다.
이상, 설명한 발진 회로(500)는, 본 발명의 실시예와 관련되는 콤퍼레이터를 이용함으로써, 발진 정밀도를 희생하지 않고, 소비 전류를 매우 작게 할 수 있다.
도시하지 않지만, 예를 들면, 콤퍼레이터(37)를 도 1 또는 도 2의 콤퍼레이터로 구성하고, 콤퍼레이터(38)를 도 1 또는 도 2의 콤퍼레이터의 출력을 인버터로 반전하는 구성으로 하면, 발진 회로(500)가 스탠바이 상태일 때에 콤퍼레이터(37, 38)의 소비 전류를 거의 제로로 할 수 있다. 또한, 예를 들면, 콤퍼레이터(37)를 도 3 또는 도 4의 콤퍼레이터로 구성하고, 콤퍼레이터(38)를 도 1 또는 도 2의 콤퍼레이터로 구성하면, 발진 동작 중의 콤퍼레이터(37, 38)의 소비 전류를 거의 제로로 할 수 있다.
상술한 구성 중 어느 쪽을 이용할지는, 발진 회로가 탑재되는 전자 회로에 있어서 스탠바이 상태와 발진 상태 중 어느 쪽의 시간이 긴지로, 적절히 선택되면 된다.
또한, 콤퍼레이터의 반전 입력 단자의 입력 전류를 결정하는 정전류원(15, 16, 25, 26)의 전류치보다 정전류원(30, 31)의 전류치를 크게 설정하는 것이 바람직하다. 이와 같이 하면, 각 콤퍼레이터의 반전 입력 단자의 입력 전류 오프셋의 영향을 작게 할 수 있다.
도 7은, 본 실시 형태의 콤퍼레이터를 이용한 발진 회로의 다른 예를 나타내는 회로도이다. 도 7의 발진 회로(600)는, 도 5의 발진 회로(500)의 콤퍼레이터(38)로 바꾸고, 콤퍼레이터(48)를 구비하고 있다. 콤퍼레이터(48)는, 정지 제어 단자 및 일반적인 차동 증폭 회로를 구비하고 있다. 콤퍼레이터(48)의 정지 제어 단자는, 콤퍼레이터(37)의 출력 단자가 접속되어 있다. 그 외의 구성에 대해서는, 발진 회로(500)와 동일하기 때문에, 동일한 구성요소에는 동일한 부호를 붙이고, 중복되는 설명은 적절히 생략한다.
콤퍼레이터(48)는, 정지 제어 단자에 L레벨의 신호가 입력되면, 출력 신호(VCL)를 L레벨에 고정하고, 소비 전류를 흘리지 않도록, 예를 들면, 차동 증폭 회로의 동작 전류를 오프하도록 제어한다. 따라서, 콤퍼레이터(48)가 일반적인 콤퍼레이터여도, 콤퍼레이터(37)가 스탠바이 상태일 때에 전류를 소비하지 않도록 할 수 있다.
이상 설명한 바와 같이, 발진 회로(600)에 의하면, 콤퍼레이터(37)만을 본 실시 형태의 콤퍼레이터로 구성해도, 스탠바이 상태에 있어서, 콤퍼레이터(37) 및 콤퍼레이터(48)의 소비 전류를 거의 제로로 할 수 있다.
또한, 발진 회로(600)의 발진 주기(T)는, 콤퍼레이터(37)의 입력 트랜지스터(NMOS 트랜지스터(13))의 역치 전압의 편차의 영향을 받으므로, 이하에 설명하는 기준 전압 회로(35)와 콤퍼레이터(37)의 회로 구성으로 하는 것이 바람직하다.
도 8은, 본 실시 형태의 발진 회로에 이용되는 기준 전압 회로(35)와 콤퍼레이터(37)의 구성예를 나타내는 회로도이다.
기준 전압 회로(35)는, 기준 전압원(51)과, 저항(52, 53)과, 오차 증폭기(54)와, PMOS 트랜지스터(55)와, NMOS 트랜지스터(56)를 구비하고 있다. 콤퍼레이터(37)에는, 도 2에 나타낸 콤퍼레이터(200)를 참조하여, 대응하는 회로 요소에는 동일한 부호를 붙이고 있다. 예를 들면, 정전류원(15)은 PMOS 트랜지스터(15)에 상당하고, 정전류원(16)은 PMOS 트랜지스터(40), NMOS 트랜지스터(41, 42, 43)에 상당한다. 또한, NMOS 트랜지스터(41)의 게이트는, 정전류원(16)의 온 오프를 제어하는 제어 단자이다.
오차 증폭기(54)는, 반전 입력 단자에 기준 전압원(51)이 접속되고, 비반전 입력 단자에 저항(52)과 저항(53)의 접속점이 접속되며, 출력 단자가 PMOS 트랜지스터(55, 40, 15)의 게이트에 접속된다. PMOS 트랜지스터(55)는, 소스가 전원 라인(1)에 접속되고, 드레인이 NMOS 트랜지스터(56)의 드레인과 게이트에 접속된다. NMOS 트랜지스터(56)는, 드레인과 게이트가 콤퍼레이터(37)의 비반전 입력 단자(11)에 접속되고, 소스가 저항(52)에 접속된다.
PMOS 트랜지스터(40)는, 소스가 전원 라인(1)에 접속되고, 드레인이 NMOS 트랜지스터(41)의 드레인에 접속된다. NMOS 트랜지스터(41)는, 게이트가 콤퍼레이터(37)의 출력 단자(12)에 접속되고, 소스가 NMOS 트랜지스터(42)의 드레인과 게이트에 접속된다. NMOS 트랜지스터(42)는, 소스가 전원 라인(2)에 접속되고, 드레인과 게이트가 NMOS 트랜지스터(43)의 게이트에 접속된다. NMOS 트랜지스터(43)는, 소스가 전원 라인(2)에 접속되고, 드레인이 콤퍼레이터(37)의 반전 입력 단자(10)에 접속된다. 콤퍼레이터(37)의 다른 회로는, 도 2의 콤퍼레이터(200)와 동일하게 접속된다.
오차 증폭기(54)는, 저항(52)과 저항(53)의 접속점의 전압이 기준 전압원(51)의 출력하는 기준 전압과 동일해지도록 PMOS 트랜지스터(55)의 게이트 전압을 제어한다. 기준 전압원(51)과 저항(52)과 저항(53)은, NMOS 트랜지스터(56)의 소스의 전압이 기준 전압(VREFH)이 되도록 설정된다.
NMOS 트랜지스터(56)는, PMOS 트랜지스터(55)가 흐르게 하는 전류에 의해서 바이어스되고, 게이트에 기준 전압(VREFH)보다 NMOS 트랜지스터(56)의 역치 전압만큼 높은 전압을 발생하고, NMOS 트랜지스터(13)의 게이트에 전압(VP)으로서 입력한다. PMOS 트랜지스터(15)는, 게이트에 PMOS 트랜지스터(55)와 동일한 전압이 입력되므로, PMOS 트랜지스터(55)의 전류에 비례한 전류를 흐르게 한다. NMOS 트랜지스터(56)와 NMOS 트랜지스터(13)의 W/L비를 동일하게 설계하면, 모두 포화 상태로 동작하는 경우의 게이트 및 소스 간 전압이 동일해진다. 따라서, 콤퍼레이터(37)의 반전 입력 단자의 전압(VM)은, 기준 전압(VREFH)과 동일해진다.
또한, PMOS 트랜지스터(40)는, 게이트에 PMOS 트랜지스터(55)와 동일한 전압이 입력되므로, NMOS 트랜지스터(42, 43)로 이루어지는 커런트 미러를 개재하여 흐르는 전류도 PMOS 트랜지스터(55)의 전류와 비례한 전류가 된다. 따라서, PMOS 트랜지스터(15)의 전류와 PMOS 트랜지스터(40)의 전류, 즉, 정전류원(16)의 전류를 용이하게 일치시킬 수 있다.
이상 설명한 바와 같이, 도 8의 기준 전압 회로(35)와 콤퍼레이터(37)를 이용한 발진 회로(600)는, 식 (1)의 (VREFH-VREFL)의 항이 NMOS 트랜지스터(13)의 특성의 편차의 영향을 받지 않고, 발진 주기(T)의 정밀도를 높게 할 수 있다.
도 9는, 본 실시 형태의 발진 회로에 이용되는 기준 전압 회로(35)의 다른 구성예를 나타내는 회로도이다. 기준 전압 회로(35)는, 기준 전압원(51)과, 저항(52, 53)과, 오차 증폭기(54)와, NMOS 트랜지스터(57)와, PMOS 트랜지스터(58)를 구비하고 있다.
오차 증폭기(54)는, 비반전 입력 단자에 기준 전압원(51)이 접속되고, 반전 입력 단자에 저항(52)과 저항(53)의 접속점이 접속되며, 출력 단자가 NMOS 트랜지스터(57)의 게이트와 콤퍼레이터(37)의 비반전 입력 단자(11)에 접속된다. NMOS 트랜지스터(57)는, 소스가 저항(52)에 접속되고, 드레인이 PMOS 트랜지스터(58)의 게이트와 드레인에 접속된다. PMOS 트랜지스터(58)는, 소스는 전원 라인(1)에 접속된다.
오차 증폭기(54)는, 기준 전압원(51)과 저항(52)과 저항(53)의 설정에 의해서, NMOS 트랜지스터(57)의 소스의 전압이 기준 전압(VREFH)과 동일해지도록 NMOS 트랜지스터(57)의 게이트 전압을 제어한다. 또한, 도 8과 마찬가지로, PMOS 트랜지스터(58, 40, 15)는 각각 비례한 전류를 흐르게 한다.
따라서, 도 9에 나타낸 기준 전압 회로(35)와 콤퍼레이터(37)를 이용한 발진 회로(600)는, 식 (1)의 (VREFH-VREFL)의 항이 NMOS 트랜지스터(13)의 특성의 편차의 영향을 받지 않고, 발진 주기(T)의 정밀도를 높게 할 수 있다.
이상, 본 발명의 실시 형태에 대해 설명하였는데, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 벗어나지 않는 범위에 있어서 여러 가지의 변경이 가능한 것은 말할 필요도 없다. 예를 들면, 콤퍼레이터(37)와 콤퍼레이터(48)가 반대의 관계가 되어도 된다.
10: 반전 입력 단자 11: 비반전 입력 단자
12: 출력 단자
15, 16, 17, 25, 26, 27, 30, 31: 정전류원
35, 36: 기준 전압 회로 37, 38, 48: 콤퍼레이터
39: 충방전 제어 회로

Claims (5)

  1. 반전 입력 단자와 비반전 입력 단자와 출력 단자를 구비한 콤퍼레이터로서,
    한쪽의 단자가 제1 전원 단자에 접속된 제1 정전류원과,
    드레인이 상기 제1 정전류원의 다른 쪽의 단자에 접속되고, 게이트가 상기 비반전 입력 단자에 접속되며, 소스가 상기 반전 입력 단자에 접속된 제1 트랜지스터와,
    한쪽의 단자가 상기 반전 입력 단자에 접속되고, 제어 단자가 상기 출력 단자에 접속되며, 다른 쪽의 단자가 제2 전원 단자에 접속된 제2 정전류원과,
    소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 출력 단자에 접속된 제2 트랜지스터와,
    한쪽의 단자가 상기 제2 트랜지스터의 드레인에 접속되고, 다른 쪽의 단자가 상기 제2 전원 단자에 접속된 제3 정전류원을 구비하고,
    상기 제2 정전류원은, 상기 제어 단자의 전압에 의해서 온 오프가 제어되고,
    상기 제1 정전류원의 전류치와 상기 제2 정전류원의 전류치가 동일한 것을 특징으로 하는 콤퍼레이터.
  2. 청구항 1에 있어서,
    소스가 상기 제3 정전류원의 한쪽의 단자에 접속되고, 게이트가 상기 제1 트랜지스터의 드레인에 접속되며, 드레인이 상기 출력 단자에 접속된 제3 트랜지스터를 구비한 것을 특징으로 하는 콤퍼레이터.
  3. 한쪽의 단자가 제2 전원 단자에 접속된 콘덴서와,
    제1 전원 단자와 상기 콘덴서의 다른 쪽의 단자의 사이에 제1 스위치를 개재하여 접속된 충전 전류원과,
    상기 콘덴서의 다른 쪽의 단자와 상기 제2 전원 단자의 사이에 제2 스위치를 개재하여 접속된 방전 전류원과,
    비반전 입력 단자에 제1 기준 전압 회로가 접속되고, 반전 입력 단자에 상기 콘덴서의 다른 쪽의 단자가 접속된 제1 콤퍼레이터와,
    비반전 입력 단자에 제2 기준 전압 회로가 접속되고, 반전 입력 단자에 상기 콘덴서의 다른 쪽의 단자가 접속된 제2 콤퍼레이터와,
    제1 입력 단자에 상기 제1 콤퍼레이터의 출력 단자가 접속되고, 제2 입력 단자에 상기 제2 콤퍼레이터의 출력 단자가 접속되며, 충전 제어 단자가 상기 제1 스위치의 제어 단자에 접속되고, 방전 제어 단자가 상기 제2 스위치의 제어 단자에 접속되며, 출력 단자가 발진 회로의 출력 단자에 접속된 충방전 제어 회로를 구비하고,
    상기 제1 콤퍼레이터와 상기 제2 콤퍼레이터 중 적어도 한쪽이 청구항 1 또는 청구항 2에 기재된 콤퍼레이터로 구성된 것을 특징으로 하는 발진 회로.
  4. 청구항 3에 있어서,
    상기 제1 콤퍼레이터가 청구항 1 또는 청구항 2에 기재된 콤퍼레이터로 구성되고,
    상기 제2 콤퍼레이터는, 상기 제1 콤퍼레이터의 출력 신호에 의거하여 동작 정지가 제어되는 것을 특징으로 하는 발진 회로.
  5. 청구항 4에 있어서,
    상기 제1 기준 전압 회로는, 게이트가 상기 제1 트랜지스터의 게이트에 접속되고, 상기 제1 트랜지스터와 역치 전압이 동일한 제4 트랜지스터를 구비하고,
    상기 제4 트랜지스터의 소스의 전압은, 상기 제1 기준 전압 회로가 공급하는 제1 기준 전압인 것을 특징으로 하는 발진 회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210103043A (ko) * 2020-02-12 2021-08-23 삼성디스플레이 주식회사 전원 전압 생성 장치, 이의 제어 방법 및 이를 포함하는 표시 장치
CN114665849B (zh) * 2022-02-23 2023-04-07 电子科技大学 一种高精度的电流比较器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080679A (ja) 2004-09-07 2006-03-23 Nec Electronics Corp 電圧比較回路
JP2013153288A (ja) 2012-01-24 2013-08-08 Rohm Co Ltd コンパレータ、それを用いたオシレータ、ｄｃ／ｄｃコンバータの制御回路、ｄｃ／ｄｃコンバータ、電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117910A (ja) * 1983-11-30 1985-06-25 Nec Corp 比較回路
JP3675291B2 (ja) * 2000-03-28 2005-07-27 富士電機デバイステクノロジー株式会社 コンパレータ
JP3991863B2 (ja) * 2002-12-27 2007-10-17 セイコーエプソン株式会社 ノコギリ波発生装置
JP4063154B2 (ja) * 2003-06-24 2008-03-19 富士電機デバイステクノロジー株式会社 発振回路
US7579878B2 (en) * 2006-08-31 2009-08-25 Itt Manufacturing Enterprises, Inc. High gain, high speed comparator operable at low current
JP4824599B2 (ja) * 2007-02-21 2011-11-30 セイコーインスツル株式会社 三角波生成回路
JP2010193036A (ja) * 2009-02-17 2010-09-02 Renesas Electronics Corp コンパレータ回路
JP4988883B2 (ja) * 2010-03-01 2012-08-01 株式会社半導体理工学研究センター コンパレータ回路
US8350599B2 (en) * 2010-03-18 2013-01-08 Aptus Power Semiconductors Voltage comparators
US8760144B2 (en) * 2010-06-28 2014-06-24 Wuxi Vimicro Corporation Multiple-input comparator and power converter
JP6180318B2 (ja) * 2013-12-27 2017-08-16 ソニーセミコンダクタソリューションズ株式会社 コンパレータ回路
JP6552908B2 (ja) * 2015-08-07 2019-07-31 株式会社東芝 発振器
JP6657962B2 (ja) * 2016-01-05 2020-03-04 富士電機株式会社 半導体集積装置
US10181854B1 (en) * 2018-06-15 2019-01-15 Dialog Semiconductor (Uk) Limited Low power input buffer using flipped gate MOS

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080679A (ja) 2004-09-07 2006-03-23 Nec Electronics Corp 電圧比較回路
JP2013153288A (ja) 2012-01-24 2013-08-08 Rohm Co Ltd コンパレータ、それを用いたオシレータ、ｄｃ／ｄｃコンバータの制御回路、ｄｃ／ｄｃコンバータ、電子機器

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