JP4063154B2 - 発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、基準クロック発生などに適用される低電源電圧で動作可能な発振回路に関し、特に、集積回路化に適した発振回路に関する。
【０００２】
【従来の技術】
抵抗及びコンデンサを用いた発振回路に関する従来技術として、特許文献１に記載されたものがある。この特許文献１には、素子特性にばらつき等が生じた場合でも、クロック信号の周波数変動を抑えることができる発振回路が開示されている。
【０００３】
図９は、従来技術として開示された発振回路を示す図である。３７はマイクロコンピュータ３８に設けられた発振用端子であり、マイクロコンピュータ３８の外部では発振用端子３７と接地との間にコンデンサ３９が接続されている。以下、マイクロコンピュータ３８の内部構成について説明する。４０，４１は電源Ｖｄｄと接地との間に直列接続された抵抗であり、本実施例において抵抗４０，４１の抵抗値は同一とし、抵抗４０，４１の接続点からはＶｄｄ／２が得られるものとする。４２は演算増幅器であり、＋（非反転入力）端子は抵抗４０，４１の接続中点と接続され、−（反転入力）端子は出力端子と接続されている。即ち、抵抗４０，４１及び演算増幅器４２より電圧フォロワ回路が構成されており、演算増幅器４２の出力端子からはＶｄｄ／２の基準電圧ａが発生する。以上が基準電圧発生回路の構成である。
【０００４】
４３は比較器であり、−端子は発振用端子３７を介してコンデンサ３９の非接地側の一端と接続され、出力端子は直列接続された抵抗４４，４５を介して演算増幅器４２の出力端子と接続され、＋端子は抵抗４４，４５の接続中点と接続されている。なお、本実施例では抵抗４４，４５の抵抗値は同一とし、図示はしていないが、比較器４３の電源入力は電源Ｖｄｄ及び大地に接続されている。即ち、比較器４３は、ヒステリシスを有する基準電圧（Ｖｄｄ／４又は３Ｖｄｄ／４）が＋端子に印加され、該基準電圧と−端子に印加されるコンデンサ３９の充放電電圧とを比較するものである。具体的には、比較器４３の出力ｃがハイレベル（＝Ｖｄｄ）の時、＋端子に印加される基準電圧ｂは３Ｖｄｄ／４となり、３Ｖｄｄ／４とコンデンサ３９の端子電圧とが比較される。また、比較器４３の出力ｃがロウレベル（＝０）の時、＋端子に印加される基準電圧ｂはＶｄｄ／４となり、Ｖｄｄ／４とコンデンサ３９の端子電圧とが比較される。
【０００５】
４６は（第１の）Ｐチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）、４７は（第１の）Ｎチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）であり、各々のドレイン・ソース路は電源Ｖｄｄと接地との間に直列接続され、各ゲートは共通接続されて比較器４３の出力端子と接続されている。なお、ＰＭＯＳトランジスタ４６及びＮＭＯＳトランジスタ４７より第１のインバータ回路が構成される。４８は抵抗であり、一端は前記第１のインバータ回路の出力、即ちＰＭＯＳトランジスタ４６及びＮＭＯＳトランジスタ４７のドレインと接続されている。
【０００６】
４９は演算増幅器であり、＋端子は抵抗４８の他端と接続され、−端子には基準電圧ａ（＝Ｖｄｄ／２）が印加されている。即ち、演算増幅器４９は＋端子入力を−端子入力に一致させる様に動作する。
【０００７】
５０は（第２の）ＰＭＯＳトランジスタ、５１は（第２の）ＮＭＯＳトランジスタであり、ＰＭＯＳトランジスタ５０において、そのソースは抵抗５２を介して電源Ｖｄｄと接続され、ドレインはＮＭＯＳトランジスタ５１のドレインと接続され、ゲートはＮＭＯＳトランジスタ５１のゲートと接続されている。ＮＭＯＳトランジスタ５１のソースは抵抗５３を介して接地されている。以上は第２のインバータ回路を構成しており、第２のインバータ回路の入力即ちＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ５１のゲートは演算増幅器４９の出力端子と接続され、第２のインバータ回路の出力即ちＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ５１のドレインは演算増幅器４９の＋端子と接続されている。なお、演算増幅器４９はＰＭＯＳトランジスタ５０又はＮＭＯＳトランジスタ５１を介して出力から入力へのフィードバックループができるので、２つの入力がイマジナリショートとなる。
【０００８】
また、５４は（第３の）ＰＭＯＳトランジスタ、５５は（第３の）ＮＭＯＳトランジスタであり、ＰＭＯＳトランジスタ５４において、そのソースは抵抗５６を介して電源Ｖｄｄと接続され、ドレインはＮＭＯＳトランジスタ５５のドレインと接続され、ゲートはＮＭＯＳトランジスタ５５のゲートと接続されている。ＮＭＯＳトランジスタ５５のソースは抵抗５７を介して接地されている。以上は第３のインバータ回路を構成しており、第３のインバータ回路の入力即ちＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５のゲートは演算増幅器４９の出力端子と接続され、第３のインバータ回路の出力、即ちＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５のドレインは発振用端子３７を介してコンデンサ３９の非接地側の一端と接続されている。
【０００９】
なお、図示はしていないが、演算増幅器４９の電源入力もＶｄｄ及び接地と接続されている。ところが、演算増幅器４９の最大出力電圧はＶｄｄ−αであり、また、Ｖｓｓ〜（Ｖｓｓ＋α）の範囲ではリニアリティを持ちにくい。そこで、第２及び第３のインバータ回路ともにリニアリティのある出力を得るために、抵抗５２，５３，５６，５７が設けられている。
【００１０】
この発振回路の動作を簡単に説明する。比較器４３の出力ｃがハイレベルの場合は、基準電圧ｂが３Ｖｄｄ／４となり、第１のインバータ回路においてＮＭＯＳトランジスタ４７のドレイン電流が流れ、演算増幅器４９の出力により第２のインバータ回路においてＰＭＯＳトランジスタ５０のドレイン電流が流れる。このとき、演算増幅器４９の−端子の電圧はＶｄｄ／２であるから、抵抗４８の抵抗値をＲとすると、接地に対してＶｄｄ／２Ｒの電流が抵抗４８に流れる。第３のインバータ回路も演算増幅器４９の出力により動作するので、ＰＭＯＳトランジスタ５４よりコンデンサ３９に対して電流Ｖｄｄ／２Ｒを流す。コンデンサ３９の端子電圧ｄが上昇して比較器４３の−端子の電圧が基準電圧ｂの３Ｖｄｄ／４を超えると比較器４３の出力ｃはロウレベルとなる。
【００１１】
比較器４３の出力ｃがロウレベルの場合は、基準電圧Ｖｄｄ／４となり、第１のインバータ回路においてＰＭＯＳトランジスタ４６のドレイン電流が流れ、演算増幅器４９の出力により第２のインバータ回路においてＮＭＯＳトランジスタ５１のドレイン電流が流れる。このとき、演算増幅器４９の−端子の電圧はＶｄｄ／２であるから、電源ＶｄｄよりＶｄｄ／２Ｒの電流が抵抗４８に流れる。第３のインバータ回路も演算増幅器４９の出力により動作するので、ＮＭＯＳトランジスタ５５はコンデンサ３９から電流Ｖｄｄ／２Ｒを接地に対して流す。コンデンサ３９の端子電圧ｄが下降して比較器４３の−端子の電圧が基準電圧ｂのＶｄｄ／４より下がると比較器４３の出力ｃはハイレベルとなる。
【００１２】
以上のように比較器４３の出力ｃのレベルが、ハイレベルとロウレベルを繰り返すことによって発振動作が継続される。なお、この発振回路は、電源電圧が変動しても一定周波数のクロック信号を得ることができる。
【００１３】
他の従来技術には、例えば特許文献２に記載がある。この特許文献２に記載された従来技術は、集積回路化に適した可変周波数発振回路であって、ここでは図１０にその回路構成を示す。図１０において、積分器ＩＮＴ６０は反転増幅器Ｅ６０と、この反転増幅器Ｅ６０の入出力端に接続されたコンデンサＣ６０とによって構成されている。この反転増幅器Ｅ６０の入力端はスイッチ回路６０、定電流源６１を介して接地されるとともに、定電流源６２を介して電源Ｖｃｃが供給される電源端子６３に接続されている。前記定電流源６２と定電流源６１の出力電流Ｉ６２、Ｉ６１の関係は例えば１対２とされている。
【００１４】
反転増幅器Ｅ６０の出力端は抵抗Ｒ６０の一端に接続されている。この抵抗Ｒ６０の他端は、ＮＰＮ型トランジスタＱ６０のベース及びコレクタに接続されるとともに、定電流源６４を介して電源端子６３に接続されている。このトランジスタＱ６０のエミッタは接地され、ベースはＮＰＮ型トランジスタＱ６１のベースと共通接続されている。これらトランジスタＱ６０、Ｑ６１はカレントミラー回路を構成している。トランジスタＱ６１のエミッタは接地され、コレクタは定電流源６５を介して電源端子６３に接続されるとともに、スイッチ回路６６及び定電流源６７を介して電源端子６３に接続されている。さらに、トランジスタＱ６１のコレクタはスイッチ制御回路６８を介して出力端子６９に接続されている。
【００１５】
このスイッチ制御回路６８は、トランジスタＱ６１のコレクタ電流Ｉｃ（Ｑ６１）と、定電流源６５，６７の出力電流Ｉ６５，Ｉ６７の加算値Ｉ６５＋Ｉ６７とが、Ｉｃ（Ｑ６１）＞Ｉ６５＋Ｉ６７の関係であると、スイッチ回路６０，６６をオフ状態とする制御信号を出力し、スイッチ回路６０，６６をオフ状態とする。
【００１６】
また、トランジスタＱ６１のコレクタ電流Ｉｃ（Ｑ６１）が定電流源６５の出力電流Ｉ６５より小さくなった場合（Ｉｃ（Ｑ６１）＜Ｉ６５）、スイッチ回路６０，６６をオン状態とする制御信号を出力し、スイッチ回路６０，６６をオン状態とする。さらに、この制御信号は、発振出力として出力端子６９から出力される。
【００１７】
以上の構成において、抵抗Ｒ６０の一端と反転増幅器Ｅ６０の接続ノードをＡ、抵抗Ｒ６０の他端とトランジスタＱ６０のベースとの接続ノードをＢとして、動作について説明する。スイッチ回路６０，６６がオフ状態で、かつＩｃ（Ｑ６１）＞Ｉ６５の状態において、接続ノードＡの電圧が降下すると接続ノードＢから接続ノードＡに流れる電流ＩＡＢが増えるので、トランジスタＱ６０のコレクタ電流（Ｉ６４−ＩＡＢ）は減少し、またトランジスタＱ６１のコレクタ電流Ｉｃ（Ｑ６１）も減少する。そして、Ｉｃ（Ｑ６１）＜Ｉ６５となるとスイッチ回路６０，６６はオン状態となり、反転増幅器Ｅ６０の入力電圧は下降するので接続ノードＡの電圧は上昇する。トランジスタＱ６１のコレクタ電流は、Ｉｃ（Ｑ６１）＜Ｉ６５＋Ｉ６７となっている。接続ノードＡの電圧が上昇してゆくと接続ノードＢからＡに流れる電流ＩＡＢは減少して、トランジスタＱ６０のコレクタ電流（Ｉ６４−ＩＡＢ）は増加してトランジスタＱ６１のコレクタ電流も増加する。接続ノードＡとＢの電圧が同じになると抵抗Ｒ６０には電流が流れなくなる。接続ノードＡの電圧がＢの電圧より高くなると、トランジスタＱ６１のコレクタ電流は、Ｉｃ（Ｑ６１）＞（Ｉ６５＋１６７）の関係になって、スイッチ回路６０，６６は再びオフする。このようにして、スイッチ回路６０，６６のオン・オフを繰り返すことで発振動作を持続する。
【００１８】
特許文献２の図１に示す回路は、電源端子６３と接地間に存在するトランジスタの動作に必要なベース・エミッタ間電圧は１段のみとなっているため、０．９Ｖ程度の低い電源電圧によっても十分動作させることが可能である。
【００１９】
【特許文献１】
特開平８−２０４５１７号公報（第２頁〜第４項，図１）
【特許文献２】
特許第３６８８８１４号公報（第３頁〜第４頁，図１）
【００２０】
【発明が解決しようとする課題】
ところで、特許文献１に記載された従来技術では、電源電圧が変動しても一定周波数クロックを得ることができるが、比較器（コンパレータ）４３にヒステリシス電圧が発生するために、入力電圧範囲をある程度確保する必要がある。そのため、電源電圧が１Ｖ程度になるとコンパレータが動作しなくなる可能性があり、低電源電圧に向かない。
【００２１】
また、特許文献２に記載された従来技術では、０．９Ｖ程度の低い電源電圧でも動作可能であるが、電流の大小比較によりスイッチ回路６０，６６のオン・オフを行っているため、基準となる電流（基準電流源など）は基準電圧よりばらつきやすく、したがって発振器出力の発振周波数にばらつきが発生しやすいという問題があった。
【００２２】
この発明の目的は、１Ｖ以下の低電源電圧でも動作して、また電源電圧の変動に対して一定周波数が得られ、かつ周波数のばらつきが少ない発振回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、発振回路は、コンデンサと、基準電圧を生成する定電圧回路と、前記コンデンサの充電電流経路に、オン・オフ可能な充電用電流源、オン・オフ可能な充電電圧検出用の基準電流源、及び充電電圧検出抵抗を設けるとともに、前記コンデンサの放電電流経路に、オン・オフ可能な放電用電流源、オン・オフ可能な放電電圧検出用の基準電流源、及び放電電圧検出抵抗を設けて、前記コンデンサの充電電圧、及び放電電圧に応じた三角波信号により、前記コンデンサの充電制御と放電制御を行う充放電回路と、前記定電圧回路と一方の入力端子が接続され、前記充放電回路の充電電圧検出端子と他方の入力端子が接続されて、前記コンデンサの充電電圧を検出する第１のコンパレータと、前記充放電回路の放電電圧検出端子と一方の入力端子が接続され、前記定電圧回路と他方の入力端子が接続されて、前記コンデンサの放電電圧を検出する第２のコンパレータと、前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号に基づいて、前記コンデンサの充放電タイミングを制御するための制御信号を生成する制御回路とから構成される。
【００２４】
この発振回路では、第１、第２のコンパレータを、テール電流源を有しない差動回路により構成するとともに、充放電回路では、充電電圧検出用の基準電流源及び放電電圧検出用の基準電流源により、充電電圧検出抵抗及び放電電圧検出抵抗に流れる電流値を設定して、三角波信号の実動作電圧を基準電圧から（抵抗値）×（定電流値）分だけシフトさせて、２つのコンパレータの動作点をそれぞれコンパレータ電源電圧の中間値に持ってくることによってヒステリシス電圧を抑止できること、しかも充放電電圧を検出するコンパレータに、定電流源（テール電流源）を使用しない差動回路を用いることで、基準電圧をＮＭＯＳトランジスタの閾値電圧である０．６Ｖ程度に設定でき、このことにより、低電圧動作が可能になる。
【００２５】
【発明の実施の形態】
以下、この発明の実施形態について、図面を参照して説明する。
（第一の実施形態）
図１は、この発明の第一の実施形態を示す発振回路のブロック図である。図１に示す発振回路は、基準電圧Ｖｒｅｆを生成する定電圧回路１と、電流を充放電するコンデンサＣｏと、コンデンサＣｏの充放電を制御する充放電回路５と、コンデンサＣｏの充電電圧を検出する第１のコンパレータ２と、コンデンサＣｏの放電電圧を検出する第２のコンパレータ３と、コンデンサＣｏの充放電タイミングを制御するための制御信号を生成する論理回路４とから構成されている。
【００２６】
この発振回路の充放電回路５は、コンデンサＣｏの充電電流経路をなすオン・オフ可能な充電用電流源６、オン・オフ可能な充電電圧検出用の基準電流源７、充電電圧検出抵抗Ｒ１と、コンデンサＣｏの放電電流経路をなすオン・オフ可能な放電用電流源８、オン・オフ可能な放電電圧検出用の基準電流源９、放電電圧検出抵抗Ｒ２と、コンデンサＣｏの充電状態を検出する充電電圧検出端子１０と、充電制御端子１１と、放電制御端子１２と、コンデンサＣｏの放電状態を検出する放電電圧検出端子１３と、第１乃至第３の出力端子１４〜１６とを具備している。
【００２７】
このうち、充電用電流源６の一端は充電電圧検出抵抗Ｒ１の一端、及び第１の出力端子１４に接続され、充電用電流源６の他端は第１の電源端子１７に接続され、＋側電源電圧Ｖｄｄが印加されている。また、充電電圧検出抵抗Ｒ１の他端は充電電圧検出用の基準電流源７の一端に接続され、その接続点は充電電圧検出端子１０に接続され、充電電流検出用の基準電流源７の他端は、第２の電源端子１８に接続され、−側電源電圧Ｖｓｓが印加されている。そして、充電用電流源６と充電電圧検出用の基準電流源７は、それぞれ充電制御端子１１に接続され、オン・オフ制御をするように構成されている。
【００２８】
充放電回路５の放電用電流源８の一端は、放電電圧検出抵抗Ｒ２の一端、及び第１の出力端子１４に接続され、放電用電流源８の他端は第２の電源端子１８に接続され、−側電源電圧Ｖｓｓが印加されている。また、放電電圧検出抵抗Ｒ２の他端は放電電圧検出用の基準電流源９の一端に接続され、その接続点は放電電圧検出端子１３に接続され、放電電流検出用の基準電流源９の他端は第１の電源端子１７に接続され、＋側電源電圧Ｖｄｄが印加されている。そして、放電用電流源８と放電電圧検出用の基準電流源９は、それぞれ放電制御端子１２と接続されて、オン・オフ制御をするように構成されている。
【００２９】
発振回路の第１のコンパレータ（ＣＯＭＰ１）２は、例えば非反転入力端が定電圧回路１と接続され、他方の反転入力端が充放電回路５の充電電圧検出端子１０に接続される。また、第２のコンパレータ（ＣＯＭＰ２）３は、例えば反転入力端が定電圧回路１に接続され、他方の非反転入力端が充放電回路５の放電電圧検出端子１３に接続される。そして、論理回路４はＲＳフリップフロップのような２入力端を備え、例えばそのセット入力端ＳＢは第１のコンパレータ（ＣＯＭＰ１）２の出力端と接続され、他方のリセット入力端ＲＢは第２のコンパレータ（ＣＯＭＰ２）３の出力端と接続されている。
【００３０】
さらに、この論理回路４には、例えば出力信号Ｑと出力信号ＱＢのように、互いに論理が逆となる２つの出力端を設け、一方の出力端から出力信号ＱＢを充放電回路５の充電制御端子１１に供給し、他方の出力端から出力信号Ｑを充放電回路５の放電制御端子１２に供給している。この充放電回路５では、第１の出力端子１４に他端が大地に接続されたコンデンサＣｏを接続することにより、充放電回路５の出力端子１４から三角波信号（Ｖｔｒｉ）を出力し、論理回路４の２出力端が接続される第２の出力端子１５、及び第３の出力端子１６からは、それぞれ所定の矩形波信号（Ｖｐｕｌｓｅ，ＶｐｕｌｓｅＢ）を出力することができる。
【００３１】
図２は、図１の発振回路における論理回路４の構成と、その信号論理を示す図である。
図２に示すように、論理回路４の一例として、２つのＮＡＮＤ回路Ｎ１，Ｎ２からなるＲＳフリップフロップを想定している。この場合、入力信号ＲＢ，ＳＢに対して真理値表の論理にしたがって、２つの出力信号ＱとＱＢを得ることができる。
【００３２】
いま、充電用電流源６及び充電電圧検出用の基準電流源７と、放電用電流源８及び放電電圧検出用の基準電流源９は、充電制御端子１１及び放電制御端子１２がハイレベル（Ｈ）になったとき、それぞれ一定電流を出力するものとする。また、充電用電流源６と充電電圧検出用の基準電流源７による充電電流（ｃｈａｒｇｅ）の大きさを、それぞれＩｃ、Ｉｒｅｆｃとしたとき、Ｉｃ＞Ｉｒｅｆｃの関係となるように設定し、放電用電流源８と放電電圧検出用の基準電流源９による放電電流（ｄｉｓｃｈａｒｇｅ）の大きさを、それぞれＩｄ、Ｉｒｅｆｄとして、それらをＩｄ＞Ｉｒｅｆｄの関係に設定している。
【００３３】
図３は、図１の発振回路の各部信号波形を示すタイミング図である。
コンデンサＣｏが充電される期間（充電期間）には、充電制御端子１１はハイレベル（Ｈ）、放電制御端子１２はロウレベル（Ｌ）であり、充電用電流源６及び充電電圧検出用の基準電流源７はオン、放電用電流源８及び放電電圧検出用の基準電流源９はオフに制御されている。このときの充電電圧検出端子１０の電圧ＶＨは、下記の式（１）であらわされ、図３（ｂ）に示すように変化する。なお、図３（ａ）に示すように、充放電回路５の第１の出力端子１４から出力される信号電圧をＶｔｒｉとする。
【００３４】
【数１】
ＶＨ＝Ｖｔｒｉ−Ｒ１×Ｉｒｅｆｃ …（１）
コンデンサＣｏの充電電流は（Ｉｃ−Ｉｒｅｆｃ）となるから、充電電圧検出端子１０の電圧ＶＨは、図３（ｂ）に示すように一定の割合で上昇する。充電電圧検出端子１０の電圧ＶＨが定電圧回路１の基準電圧Ｖｒｅｆ以下であるとき、図３（ｃ）に示すように、第１のコンパレータ（ＣＯＭＰ１）２の出力電圧ＳＢはハイレベル（Ｈ）となる。
【００３５】
また、放電電圧検出端子１３の電圧ＶＬは、下記の式（２）であらわされる。
【００３６】
【数２】
ＶＬ＝Ｖｔｒｉ …（２）
しかし、第２のコンパレータ（ＣＯＭＰ２）３の出力電圧ＲＢは、図３（ｅ）に示すように、途中で放電電圧検出端子１３の電圧ＶＬが定電圧回路１の基準電圧Ｖｒｅｆを超えてロウレベル（Ｌ）からハイレベル（Ｈ）に変わるけれども、その際にはＲＳフリップフロップの出力信号Ｑ，ＱＢは変化しない。
【００３７】
充電電圧検出端子１０の電圧ＶＨが定電圧回路１の基準電圧Ｖｒｅｆを超えると、第１のコンパレータ（ＣＯＭＰ１）２の出力電圧ＳＢはハイレベル（Ｈ）からロウレベル（Ｌ）に反転し、第２のコンパレータ（ＣＯＭＰ２）３の出力電圧ＲＢはハイレベル（Ｈ）を維持しているので、ＲＳフリップフロップの出力信号Ｑ、ＱＢは反転して、充電制御端子１１はハイレベル（Ｈ）からロウレベル（Ｌ）に変化し、放電制御端子１２はロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。そうすると、充電用電流源６及び充電電圧検出用の基準電流源７はオフ、放電用電流源８及び放電電圧検出用の基準電流源９はオンして、コンデンサＣｏの放電動作が開始される。
【００３８】
コンデンサＣｏの放電期間になると、放電電圧検出端子１３の電圧ＶＬと充電電圧検出端子１０の電圧ＶＨはつぎのようになる。
【００３９】
【数３】
ＶＬ＝Ｖｔｒｉ＋Ｒ２×Ｉｒｅｆｄ …（３）
【００４０】
【数４】
ＶＨ＝Ｖｔｒｉ …（４）
コンデンサＣｏの放電電流は（Ｉｄ−Ｉｒｅｆｄ）であり、放電電圧検出端子１３の電圧ＶＬは図３（ｄ）に示すように一定の割合で下降する。この電圧ＶＬが定電圧回路１の基準電圧Ｖｒｅｆ以上であるとき、第２のコンパレータ（ＣＯＭＰ２）３の出力電圧ＲＢはハイレベル（Ｈ）である。そして、第１のコンパレータ（ＣＯＭＰ１）２の出力電圧ＳＢは、放電途中で充電電圧検出端子１０の電圧ＶＨが基準電圧Ｖｒｅｆ以下になるので、ロウレベル（Ｌ）からハイレベル（Ｈ）に変わるが、ＲＳフリップフロップの出力信号Ｑ、ＱＢは変化しない。放電電圧検出端子１３の電圧ＶＬが基準電圧Ｖｒｅｆ以下になると、第２のコンパレータ（ＣＯＭＰ２）３の出力電圧ＲＢはハイレベル（Ｈ）からロウレベル（Ｌ）に反転して、第１のコンパレータ（ＣＯＭＰ１）２の出力電圧ＳＢはハイレベル（Ｈ）を維持しているので、論理回路４の出力信号Ｑ、ＱＢは反転して、放電制御端子１２はハイレベル（Ｈ）からロウレベル（Ｌ）に変化し、充電制御端子１１はロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。そうすると、放電用電流源８及び放電電圧検出用の基準電流源９はオフ、充電用電流源６及び充電電圧検出用の基準電流源７はオンして、コンデンサＣｏの充電動作が開始される。
【００４１】
以上のようにして、コンデンサＣｏは充放電動作を繰り返すから、発振回路では発振動作が継続して実行され、充放電回路５の第１の出力端子１４からは三角波信号（Ｖｔｒｉ）が、ＲＳフリップフロップ（論理回路４）から第２の出力端子１５と第３の出力端子１６からは、お互いに逆の論理である矩形波信号（Ｖｐｕｌｓｅ，ＶｐｕｌｓｅＢ）がそれぞれ出力される。
【００４２】
なお、上述した発振回路において、第１のコンパレータ（ＣＯＭＰｌ）２又は第２のコンパレータ（ＣＯＭＰ２）３の非反転入力と反転入力を入れ換えた場合には、論理回路４を構成するＲＳフリップフロップの真理値表に示される論理を、入力信号ＲＢ，ＳＢがハイレベルからロウレベルの変化で出力反転する負論理動作から、ロウレベルからハイレベルの変化で出力反転する正論理動作に変更することにより、図１の発振回路と同様、コンデンサＣｏを充放電制御するものが実現できる。
【００４３】
図４は、図１の発振回路を構成する充放電回路の一例を示す回路図である。
図４において、ＰＭＯＳトランジスタＭｐ１とＰＭＯＳトランジスタＭｐ２のカレントミラー回路と、スイッチであるＰＭＯＳトランジスタＭｐ３からなる充電用電流源６と、ＮＭＯＳトランジスタＭｎ１とＮＭＯＳトランジスタＭｎ２のカレントミラー回路と、スイッチであるＮＭＯＳトランジスタＭｎ３と、ＮＭＯＳトランジスタＭｎ３のゲートに接続されているインバータＩＮＶ１からなる充電電圧検出用の基準電流源７と、充電電圧検出用の抵抗Ｒ１とによって、コンデンサＣｏの充電電流経路が構成されている。ここで、ＰＭＯＳトランジスタＭｐ１のドレイン電流Ｉｄｐ１は、第１の電流源Ｉ１に流れる電流に比例した大きさとなり、ＮＭＯＳトランジスタＭｎ１のドレイン電流Ｉｄｎ１は、第２の電流源Ｉ２に流れる電流に比例した大きさとなる。
【００４４】
ドレイン電流Ｉｄｐ１とドレイン電流Ｉｄｎ１の関係は、
【００４５】
【数５】
Ｉｄｐ１＞Ｉｄｎ１ …（５）
である。ＰＭＯＳトランジスタＭｐ３のゲートとインバータＩＮＶ１の入力端は、それぞれ充電制御端子１１に接続されている。したがって、充電制御端子１１がハイレベルのとき、ＰＭＯＳトランジスタＭｐ３とＮＭＯＳトランジスタＭｎ３はオフして、コンデンサＣｏの充電電流としてＩｄｐ１が流れ、その充電電圧検出電流としてＩｄｎ１が流れる。
【００４６】
また、図４では、ＮＭＯＳトランジスタＭｎ４とＮＭＯＳトランジスタＭｎ５のカレントミラー回路と、スイッチであるＮＭＯＳトランジスタＭｎ６と、このＮＭＯＳトランジスタＭｎ６のゲートに接続されているインバータＩＮＶ２からなる放電用電流源８と、ＰＭＯＳトランジスタＭｐ４とＰＭＯＳトランジスタＭｐ５のカレントミラー回路と、スイッチであるＰＭＯＳトランジスタＭｐ６からなる放電電圧検出用の基準電流源９と、放電電圧検出用の抵抗Ｒ２とによって、コンデンサＣｏの放電電流経路が構成されている。ここで、ＮＭＯＳトランジスタＭｎ４のドレイン電流Ｉｄｎ４は、第３の電流源Ｉ３に流れる電流に比例した大きさとなり、ＰＭＯＳトランジスタＭｐ４のドレイン電流Ｉｄｐ４は、第４の電流源Ｉ４に流れる電流に比例した大きさとなる。
【００４７】
ドレイン電流Ｉｄｎ４とドレイン電流Ｉｄｐ４の関係は、
【００４８】
【数６】
Ｉｄｎ４＞Ｉｄｐ４ …（６）
である。ＰＭＯＳトランジスタＭｐ６のゲートとインバータＩＮＶ２の入力端は、それぞれ放電制御端子１２に接続されている。したがって、放電制御端子１２がハイレベルのとき、ＮＭＯＳトランジスタＭｎ６とＰＭＯＳトランジスタＭｐ６はオフして、コンデンサＣｏの放電電流としてＩｄｎ４が流れ、その放電電圧検出電流としてＩｄｐ４が流れる。
【００４９】
図５は、図１の発振回路を構成するコンパレータ２，３の一例を示す回路図である。
第１のコンパレータ（ＣＯＭＰ１）２と第２のコンパレータ（ＣＯＭＰ２）３は、いずれも同様の回路構成であって、ＮＭＯＳトランジスタＭｎ８とＮＭＯＳトランジスタＭｎ９を差動入力回路として、そのカレントミラー負荷がＰＭＯＳトランジスタＭｐ８とＰＭＯＳトランジスタＭｐ９により構成されている。また、ＰＭＯＳトランジスタＭｐ１０とＮＭＯＳトランジスタＭｎ１０は、インバータ構成の出力段を構成している。このコンパレータでは、ＮＭＯＳトランジスタＭｎ８のゲートが反転入力端子（−端子）２１となり、ＮＭＯＳトランジスタＭｎ９のゲートが非反転入力端子（＋端子）２２となる。また、ＰＭＯＳトランジスタＭｐ１０のドレインとＮＭＯＳトランジスタＭｎ１０のドレインを接続し、その接続点を出力端子２３として、そこからコンデンサＣｏの充電電圧、又は放電電圧の検出信号を得るようにしている。
【００５０】
図６は、図１の発振回路を構成する第１、第２コンパレータを一体としたものを示す回路図である。
ここでは、第１のコンパレータ（ＣＯＭＰ１）２と第２のコンパレータ（ＣＯＭＰ２）３の差動入力回路部分を共通回路としてまとめている。それぞれの基本構成は、図５のコンパレータと同じであって、差動入力回路をなすＮＭＯＳトランジスタＭｎ１１とＮＭＯＳトランジスタＭｎ１２、カレントミラー負荷を構成するＰＭＯＳトランジスタＭｐ１１とＰＭＯＳトランジスタＭｐ１２、出力段であるＮＭＯＳトランジスタＭｎ１３とＰＭＯＳトランジスタＭｐ１３は、第２のコンパレータ（ＣＯＭＰ２）３に相当する。この第２のコンパレータ（ＣＯＭＰ２）３に相当する部分では、ＮＭＯＳトランジスタＭｎ１１のゲートに接続される共通入力端子３１が反転入力端子（−端子）であり、ＮＭＯＳトランジスタＭｎ１２のゲートが非反転入力端子（＋端子）３２になる。
【００５１】
また、ＮＭＯＳトランジスタＭｎ１１と対になり、差動入力回路を構成するＮＭＯＳトランジスタＭｎ１４と、ＰＭＯＳトランジスタＭｐ１１に対するカレントミラー負荷となるＰＭＯＳトランジスタＭｐ１４、バッファ構成の出力段であるＮＭＯＳトランジスタＭｎ１５、ＮＭＯＳトランジスタＭｎ１６とＰＭＯＳトランジスタＭｐ１５、ＰＭＯＳトランジスタＭｐ１６は、第１のコンパレータ（ＣＯＭＰ１）２に相当する。第１のコンパレータ（ＣＯＭＰ１）２に相当する部分では、ＮＭＯＳトランジスタＭｎ１１のゲートが非反転入力端子（＋端子）３１、ＮＭＯＳトランジスタＭｎ１４のゲートが反転入力端子（−端子）３４になる。第１のコンパレータ（ＣＯＭＰ１）２では、ＮＭＯＳトランジスタＭｎ１１のゲートが共通入力端子３１となっていて、発振回路においては定電圧回路１と接続され、その基準電圧Ｖｒｅｆが入力される。
【００５２】
このように、上述した実施の形態では、三角波出力Ｖｔｒｉの実動作電圧を、定電圧回路１の基準電圧Ｖｒｅｆから（抵抗値）×（定電流値）分だけシフトさせて、２つのコンパレータ２，３の動作点をそれぞれコンパレータ電源電圧の中間値であるＶｒｅｆに持ってくることができる。そのため、同相入力範囲を気にする必要がなく、低電圧動作が可能である。また、図５，図６に示されるように、定電流源（テール電流源）のない差動回路により構成していることから、一層の低電圧化が可能である。
【００５３】
（第二の実施形態）
図７は、この発明の第二の実施形態の発振回路を示すブロック図である。ここでは、充放電回路５における充電制御端子１１と放電制御端子１２を共通化して、充放電制御端子１９を設けている点が、第１の実施形態（図１）と異なる。図１に対応する回路部分には同一符号を付けて、それらの説明を省略する。
【００５４】
充放電制御端子１９の入力電圧レベルにより、コンデンサＣｏの充電時には充電用電流源６と充電電圧検出用の基準電流源７がオンして充電電流を流し、放電用電流源８と放電電圧検出用の基準電流源９がオフする。また、コンデンサＣｏの放電時には、放電用電流源８と放電電圧検出用の基準電流源９がオンして放電電流を流し、充電用電流源６と充電電圧検出用の基準電流源７がオフする。
【００５５】
図７では、充放電制御端子１９がハイレベルの時に放電用電流源８と放電電圧検出用の基準電流源９がオンし、充放電制御端子１９がロウレベルの時に充電用電流源６と充電電圧検出用の基準電流源７がオンするようにしている。
【００５６】
図８は、図７の発振回路を構成する充放電回路５の一例を示す回路図である。この充放電回路５では、ＰＭＯＳトランジスタＭｐ１とＰＭＯＳトランジスタＭｐ２のカレントミラー回路と、スイッチであるＰＭＯＳトランジスタＭｐ３からなる充電用電流源６と、ＮＭＯＳトランジスタＭｎ１とＮＭＯＳトランジスタＭｎ２のカレントミラー回路とからなる充電電圧検出用の基準電流源７と、充電電圧検出用の抵抗Ｒ１とによって、コンデンサＣｏの充電電流経路が構成されている。そして、ＰＭＯＳトランジスタＭｐ２とゲートどうしを接続してカレントミラーとしたＰＭＯＳトランジスタＭｐ７のドレインが、基準電流源７のＮＭＯＳトランジスタＭｎ２のドレインと接続され、充電用電流源６をオン・オフ制御するＰＭＯＳトランジスタＭｐ３によって、充電電圧検出用の基準電流源７のオン・オフ制御を行うようにしている。
【００５７】
ＰＭＯＳトランジスタＭｐ１のドレイン電流Ｉｄｐ１とＮＭＯＳトランジスタＭｎ１のドレイン電流Ｉｄｎ１は、第１の電流源Ｉ１に流れる電流に比例した大きさとなり、ドレイン電流Ｉｄｐ１とドレイン電流Ｉｄｎ１との関係は、つぎの式（７）のように設定する。
【００５８】
【数７】
Ｉｄｐ１＞Ｉｄｎ１ …（７）
充放電制御端子１９がハイレベルのときＰＭＯＳトランジスタＭｐ３はオフして、充電電流であるＩｄｐ１と充電電圧検出電流であるＩｄｎ１が流れる。
【００５９】
コンデンサＣｏの放電電流経路は、ＮＭＯＳトランジスタＭｎ４とＮＭＯＳトランジスタＭｎ５のカレントミラーと、スイッチであるＮＭＯＳトランジスタＭｎ６の部分が放電用電流源８となり、ＰＭＯＳトランジスタＭｐ４とＰＭＯＳトランジスタＭｐ５のカレントミラーの部分が放電電圧検出用の基準電流源９となっており、これらと放電電圧検出用の抵抗Ｒ２によってコンデンサＣｏの放電電流経路が構成されている。そして、ＮＭＯＳトランジスタＭｎ５とゲートどうしを接続してカレントミラーとしたＮＭＯＳトランジスタＭｎ７のドレインが、基準電流源９のＰＭＯＳトランジスタＭｐ５のドレインと接続され、放電用電流源８をオン・オフ制御するＮＭＯＳトランジスタＭｎ６によって、放電電圧検出用の基準電流源９のオン・オフ制御を行うようにしている。
【００６０】
ＮＭＯＳトランジスタＭｎ４のドレイン電流Ｉｄｎ４とＰＭＯＳトランジスタＭｐ４のドレイン電流Ｉｄｐ４は、第３の電流源Ｉ３に流れる電流に比例した大きさとなり、ドレイン電流Ｉｄｎ４とドレイン電流Ｉｄｐ４との関係は、つぎの式（８）のように設定する。
【００６１】
【数８】
Ｉｄｎ４＞Ｉｄｐ４ …（８）
充放電制御端子１９がロウレベルのときＮＭＯＳトランジスタＭｎ６はオフして、放電電流であるＩｄｎ４と放電電圧検出電流であるＩｄｐ４が流れる。
【００６２】
以上の実施の形態を発振回路に適用した場合、コンパレータが一般に用いられることの多い定電流源（テール電流源）を使用しない差動回路であるから、基準電圧をＮＭＯＳトランジスタの閾値電圧と同じ０．６Ｖ程度に設定できる。したがって、充電電圧検出用の基準電流源７や放電電圧検出用の基準電流源９の電流値設定により、充放電回路５の出力電圧Ｖｔｒｉの振幅を０．６Ｖ±ΔＶとすることができ、このときの誤差電圧ΔＶを０．１Ｖ程度に設定することによって、電源電圧が０．８Ｖであっても発振回路の発振動作が可能になり、低電源電圧動作に対応できるものとなる。
【００６３】
また、定電圧回路１からの基準電圧Ｖｒｅｆのみに基づいて、出力信号の振幅電圧を比較しているために、電源電圧の変動の影響を受けにくくなり、変動があっても一定周波数の出力信号を得ることができる。
【００６４】
さらに、バンドギャップリファレンスを使用するなどして、基準電圧を高精度に制御することが可能となり、温度変化や電源ノイズに対して発振周波数のばらつきを少なくすることができる。
【００６５】
【発明の効果】
以上に説明したように、この発明の発振回路によれば、１Ｖ以下の低電源電圧で発振動作して、電源電圧の変動に対し一定周波数を得ることができる。
【００６６】
また、この発明の発振回路では、発振周波数のばらつきが少ない発振動作を実現できる。
【図面の簡単な説明】
【図１】この発明の第一の実施形態を示す発振回路のブロック図である。
【図２】図１の発振回路における論理回路の構成と動作論理を示す図である。
【図３】図１の発振回路の各部信号波形を示すタイミング図である。
【図４】図１の発振回路を構成する充放電回路の一例を示す回路図である。
【図５】図１の発振回路を構成するコンパレータの一例を示す回路図である。
【図６】図１の発振回路を構成する第１、第２コンパレータを一体としたものを示す回路図である。
【図７】この発明の第二の実施形態を示す発振回路のブロック図である。
【図８】図７の発振回路を構成する充放電回路の一例を示す回路図である。
【図９】従来技術として開示された発振回路を示す図である。
【図１０】集積回路化に適した可変周波数発振回路の従来技術を示す回路構成図である。
【符号の説明】
１ 定電圧回路
２ 第１のコンパレータ（ＣＯＭＰ１）
３ 第２のコンパレータ（ＣＯＭＰ２）
４ 論理回路
５ 充放電回路
６ 充電用電流源
７ 充電電圧検出用の基準電流源
８ 放電用電流源
９ 放電電圧検出用の基準電流源
１０ 充電電圧検出端子
１１ 充電制御端子
１２ 放電制御端子
１３ 放電電圧検出端子
１４ 充放電回路の出力端子
１５ 第２の出力端子
１６ 第３の出力端子
１７ 第１の電源端子
１８ 第２の電源端子
１９ 充放電制御端子
２１ コンパレータの反転入力端子（−端子）
２２ コンパレータの非反転入力端子（＋端子）
２３ コンパレータの出力端子
３１ 第１、第２のコンパレータの共通入力端子
３２ 第２のコンパレータの非反転入力端子（＋端子）
３３ 第２のコンパレータの出力端子
３４ 第１のコンパレータの反転入力端子（−端子）
３５ 第１のコンパレータの出力端子
Ｃｏ コンデンサ
Ｒ１ 充電電圧検出抵抗
Ｒ２ 放電電圧検出抵抗
Ｉ１〜Ｉ４ 第１〜第４の電流源
ＩＮＶ１，ＩＮＶ２ インバータ
Ｍｐ１〜Ｍｐ７，Ｍｐ８〜Ｍｐ１０，Ｍｐ１１〜Ｍｐ１６ ＰＭＯＳトランジスタ
Ｍｎ１〜Ｍｎ７，Ｍｎ８〜Ｍｎ１０，Ｍｎ１１〜Ｍｎ１６ ＮＭＯＳトランジスタ
【発明の属する技術分野】
この発明は、基準クロック発生などに適用される低電源電圧で動作可能な発振回路に関し、特に、集積回路化に適した発振回路に関する。
【０００２】
【従来の技術】
抵抗及びコンデンサを用いた発振回路に関する従来技術として、特許文献１に記載されたものがある。この特許文献１には、素子特性にばらつき等が生じた場合でも、クロック信号の周波数変動を抑えることができる発振回路が開示されている。
【０００３】
図９は、従来技術として開示された発振回路を示す図である。３７はマイクロコンピュータ３８に設けられた発振用端子であり、マイクロコンピュータ３８の外部では発振用端子３７と接地との間にコンデンサ３９が接続されている。以下、マイクロコンピュータ３８の内部構成について説明する。４０，４１は電源Ｖｄｄと接地との間に直列接続された抵抗であり、本実施例において抵抗４０，４１の抵抗値は同一とし、抵抗４０，４１の接続点からはＶｄｄ／２が得られるものとする。４２は演算増幅器であり、＋（非反転入力）端子は抵抗４０，４１の接続中点と接続され、−（反転入力）端子は出力端子と接続されている。即ち、抵抗４０，４１及び演算増幅器４２より電圧フォロワ回路が構成されており、演算増幅器４２の出力端子からはＶｄｄ／２の基準電圧ａが発生する。以上が基準電圧発生回路の構成である。
【０００４】
４３は比較器であり、−端子は発振用端子３７を介してコンデンサ３９の非接地側の一端と接続され、出力端子は直列接続された抵抗４４，４５を介して演算増幅器４２の出力端子と接続され、＋端子は抵抗４４，４５の接続中点と接続されている。なお、本実施例では抵抗４４，４５の抵抗値は同一とし、図示はしていないが、比較器４３の電源入力は電源Ｖｄｄ及び大地に接続されている。即ち、比較器４３は、ヒステリシスを有する基準電圧（Ｖｄｄ／４又は３Ｖｄｄ／４）が＋端子に印加され、該基準電圧と−端子に印加されるコンデンサ３９の充放電電圧とを比較するものである。具体的には、比較器４３の出力ｃがハイレベル（＝Ｖｄｄ）の時、＋端子に印加される基準電圧ｂは３Ｖｄｄ／４となり、３Ｖｄｄ／４とコンデンサ３９の端子電圧とが比較される。また、比較器４３の出力ｃがロウレベル（＝０）の時、＋端子に印加される基準電圧ｂはＶｄｄ／４となり、Ｖｄｄ／４とコンデンサ３９の端子電圧とが比較される。
【０００５】
４６は（第１の）Ｐチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという。）、４７は（第１の）Ｎチャンネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）であり、各々のドレイン・ソース路は電源Ｖｄｄと接地との間に直列接続され、各ゲートは共通接続されて比較器４３の出力端子と接続されている。なお、ＰＭＯＳトランジスタ４６及びＮＭＯＳトランジスタ４７より第１のインバータ回路が構成される。４８は抵抗であり、一端は前記第１のインバータ回路の出力、即ちＰＭＯＳトランジスタ４６及びＮＭＯＳトランジスタ４７のドレインと接続されている。
【０００６】
４９は演算増幅器であり、＋端子は抵抗４８の他端と接続され、−端子には基準電圧ａ（＝Ｖｄｄ／２）が印加されている。即ち、演算増幅器４９は＋端子入力を−端子入力に一致させる様に動作する。
【０００７】
５０は（第２の）ＰＭＯＳトランジスタ、５１は（第２の）ＮＭＯＳトランジスタであり、ＰＭＯＳトランジスタ５０において、そのソースは抵抗５２を介して電源Ｖｄｄと接続され、ドレインはＮＭＯＳトランジスタ５１のドレインと接続され、ゲートはＮＭＯＳトランジスタ５１のゲートと接続されている。ＮＭＯＳトランジスタ５１のソースは抵抗５３を介して接地されている。以上は第２のインバータ回路を構成しており、第２のインバータ回路の入力即ちＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ５１のゲートは演算増幅器４９の出力端子と接続され、第２のインバータ回路の出力即ちＰＭＯＳトランジスタ５０及びＮＭＯＳトランジスタ５１のドレインは演算増幅器４９の＋端子と接続されている。なお、演算増幅器４９はＰＭＯＳトランジスタ５０又はＮＭＯＳトランジスタ５１を介して出力から入力へのフィードバックループができるので、２つの入力がイマジナリショートとなる。
【０００８】
また、５４は（第３の）ＰＭＯＳトランジスタ、５５は（第３の）ＮＭＯＳトランジスタであり、ＰＭＯＳトランジスタ５４において、そのソースは抵抗５６を介して電源Ｖｄｄと接続され、ドレインはＮＭＯＳトランジスタ５５のドレインと接続され、ゲートはＮＭＯＳトランジスタ５５のゲートと接続されている。ＮＭＯＳトランジスタ５５のソースは抵抗５７を介して接地されている。以上は第３のインバータ回路を構成しており、第３のインバータ回路の入力即ちＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５のゲートは演算増幅器４９の出力端子と接続され、第３のインバータ回路の出力、即ちＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５のドレインは発振用端子３７を介してコンデンサ３９の非接地側の一端と接続されている。
【０００９】
なお、図示はしていないが、演算増幅器４９の電源入力もＶｄｄ及び接地と接続されている。ところが、演算増幅器４９の最大出力電圧はＶｄｄ−αであり、また、Ｖｓｓ〜（Ｖｓｓ＋α）の範囲ではリニアリティを持ちにくい。そこで、第２及び第３のインバータ回路ともにリニアリティのある出力を得るために、抵抗５２，５３，５６，５７が設けられている。
【００１０】
この発振回路の動作を簡単に説明する。比較器４３の出力ｃがハイレベルの場合は、基準電圧ｂが３Ｖｄｄ／４となり、第１のインバータ回路においてＮＭＯＳトランジスタ４７のドレイン電流が流れ、演算増幅器４９の出力により第２のインバータ回路においてＰＭＯＳトランジスタ５０のドレイン電流が流れる。このとき、演算増幅器４９の−端子の電圧はＶｄｄ／２であるから、抵抗４８の抵抗値をＲとすると、接地に対してＶｄｄ／２Ｒの電流が抵抗４８に流れる。第３のインバータ回路も演算増幅器４９の出力により動作するので、ＰＭＯＳトランジスタ５４よりコンデンサ３９に対して電流Ｖｄｄ／２Ｒを流す。コンデンサ３９の端子電圧ｄが上昇して比較器４３の−端子の電圧が基準電圧ｂの３Ｖｄｄ／４を超えると比較器４３の出力ｃはロウレベルとなる。
【００１１】
比較器４３の出力ｃがロウレベルの場合は、基準電圧Ｖｄｄ／４となり、第１のインバータ回路においてＰＭＯＳトランジスタ４６のドレイン電流が流れ、演算増幅器４９の出力により第２のインバータ回路においてＮＭＯＳトランジスタ５１のドレイン電流が流れる。このとき、演算増幅器４９の−端子の電圧はＶｄｄ／２であるから、電源ＶｄｄよりＶｄｄ／２Ｒの電流が抵抗４８に流れる。第３のインバータ回路も演算増幅器４９の出力により動作するので、ＮＭＯＳトランジスタ５５はコンデンサ３９から電流Ｖｄｄ／２Ｒを接地に対して流す。コンデンサ３９の端子電圧ｄが下降して比較器４３の−端子の電圧が基準電圧ｂのＶｄｄ／４より下がると比較器４３の出力ｃはハイレベルとなる。
【００１２】
以上のように比較器４３の出力ｃのレベルが、ハイレベルとロウレベルを繰り返すことによって発振動作が継続される。なお、この発振回路は、電源電圧が変動しても一定周波数のクロック信号を得ることができる。
【００１３】
他の従来技術には、例えば特許文献２に記載がある。この特許文献２に記載された従来技術は、集積回路化に適した可変周波数発振回路であって、ここでは図１０にその回路構成を示す。図１０において、積分器ＩＮＴ６０は反転増幅器Ｅ６０と、この反転増幅器Ｅ６０の入出力端に接続されたコンデンサＣ６０とによって構成されている。この反転増幅器Ｅ６０の入力端はスイッチ回路６０、定電流源６１を介して接地されるとともに、定電流源６２を介して電源Ｖｃｃが供給される電源端子６３に接続されている。前記定電流源６２と定電流源６１の出力電流Ｉ６２、Ｉ６１の関係は例えば１対２とされている。
【００１４】
反転増幅器Ｅ６０の出力端は抵抗Ｒ６０の一端に接続されている。この抵抗Ｒ６０の他端は、ＮＰＮ型トランジスタＱ６０のベース及びコレクタに接続されるとともに、定電流源６４を介して電源端子６３に接続されている。このトランジスタＱ６０のエミッタは接地され、ベースはＮＰＮ型トランジスタＱ６１のベースと共通接続されている。これらトランジスタＱ６０、Ｑ６１はカレントミラー回路を構成している。トランジスタＱ６１のエミッタは接地され、コレクタは定電流源６５を介して電源端子６３に接続されるとともに、スイッチ回路６６及び定電流源６７を介して電源端子６３に接続されている。さらに、トランジスタＱ６１のコレクタはスイッチ制御回路６８を介して出力端子６９に接続されている。
【００１５】
このスイッチ制御回路６８は、トランジスタＱ６１のコレクタ電流Ｉｃ（Ｑ６１）と、定電流源６５，６７の出力電流Ｉ６５，Ｉ６７の加算値Ｉ６５＋Ｉ６７とが、Ｉｃ（Ｑ６１）＞Ｉ６５＋Ｉ６７の関係であると、スイッチ回路６０，６６をオフ状態とする制御信号を出力し、スイッチ回路６０，６６をオフ状態とする。
【００１６】
また、トランジスタＱ６１のコレクタ電流Ｉｃ（Ｑ６１）が定電流源６５の出力電流Ｉ６５より小さくなった場合（Ｉｃ（Ｑ６１）＜Ｉ６５）、スイッチ回路６０，６６をオン状態とする制御信号を出力し、スイッチ回路６０，６６をオン状態とする。さらに、この制御信号は、発振出力として出力端子６９から出力される。
【００１７】
以上の構成において、抵抗Ｒ６０の一端と反転増幅器Ｅ６０の接続ノードをＡ、抵抗Ｒ６０の他端とトランジスタＱ６０のベースとの接続ノードをＢとして、動作について説明する。スイッチ回路６０，６６がオフ状態で、かつＩｃ（Ｑ６１）＞Ｉ６５の状態において、接続ノードＡの電圧が降下すると接続ノードＢから接続ノードＡに流れる電流ＩＡＢが増えるので、トランジスタＱ６０のコレクタ電流（Ｉ６４−ＩＡＢ）は減少し、またトランジスタＱ６１のコレクタ電流Ｉｃ（Ｑ６１）も減少する。そして、Ｉｃ（Ｑ６１）＜Ｉ６５となるとスイッチ回路６０，６６はオン状態となり、反転増幅器Ｅ６０の入力電圧は下降するので接続ノードＡの電圧は上昇する。トランジスタＱ６１のコレクタ電流は、Ｉｃ（Ｑ６１）＜Ｉ６５＋Ｉ６７となっている。接続ノードＡの電圧が上昇してゆくと接続ノードＢからＡに流れる電流ＩＡＢは減少して、トランジスタＱ６０のコレクタ電流（Ｉ６４−ＩＡＢ）は増加してトランジスタＱ６１のコレクタ電流も増加する。接続ノードＡとＢの電圧が同じになると抵抗Ｒ６０には電流が流れなくなる。接続ノードＡの電圧がＢの電圧より高くなると、トランジスタＱ６１のコレクタ電流は、Ｉｃ（Ｑ６１）＞（Ｉ６５＋１６７）の関係になって、スイッチ回路６０，６６は再びオフする。このようにして、スイッチ回路６０，６６のオン・オフを繰り返すことで発振動作を持続する。
【００１８】
特許文献２の図１に示す回路は、電源端子６３と接地間に存在するトランジスタの動作に必要なベース・エミッタ間電圧は１段のみとなっているため、０．９Ｖ程度の低い電源電圧によっても十分動作させることが可能である。
【００１９】
【特許文献１】
特開平８−２０４５１７号公報（第２頁〜第４項，図１）
【特許文献２】
特許第３６８８８１４号公報（第３頁〜第４頁，図１）
【００２０】
【発明が解決しようとする課題】
ところで、特許文献１に記載された従来技術では、電源電圧が変動しても一定周波数クロックを得ることができるが、比較器（コンパレータ）４３にヒステリシス電圧が発生するために、入力電圧範囲をある程度確保する必要がある。そのため、電源電圧が１Ｖ程度になるとコンパレータが動作しなくなる可能性があり、低電源電圧に向かない。
【００２１】
また、特許文献２に記載された従来技術では、０．９Ｖ程度の低い電源電圧でも動作可能であるが、電流の大小比較によりスイッチ回路６０，６６のオン・オフを行っているため、基準となる電流（基準電流源など）は基準電圧よりばらつきやすく、したがって発振器出力の発振周波数にばらつきが発生しやすいという問題があった。
【００２２】
この発明の目的は、１Ｖ以下の低電源電圧でも動作して、また電源電圧の変動に対して一定周波数が得られ、かつ周波数のばらつきが少ない発振回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、発振回路は、コンデンサと、基準電圧を生成する定電圧回路と、前記コンデンサの充電電流経路に、オン・オフ可能な充電用電流源、オン・オフ可能な充電電圧検出用の基準電流源、及び充電電圧検出抵抗を設けるとともに、前記コンデンサの放電電流経路に、オン・オフ可能な放電用電流源、オン・オフ可能な放電電圧検出用の基準電流源、及び放電電圧検出抵抗を設けて、前記コンデンサの充電電圧、及び放電電圧に応じた三角波信号により、前記コンデンサの充電制御と放電制御を行う充放電回路と、前記定電圧回路と一方の入力端子が接続され、前記充放電回路の充電電圧検出端子と他方の入力端子が接続されて、前記コンデンサの充電電圧を検出する第１のコンパレータと、前記充放電回路の放電電圧検出端子と一方の入力端子が接続され、前記定電圧回路と他方の入力端子が接続されて、前記コンデンサの放電電圧を検出する第２のコンパレータと、前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号に基づいて、前記コンデンサの充放電タイミングを制御するための制御信号を生成する制御回路とから構成される。
【００２４】
この発振回路では、第１、第２のコンパレータを、テール電流源を有しない差動回路により構成するとともに、充放電回路では、充電電圧検出用の基準電流源及び放電電圧検出用の基準電流源により、充電電圧検出抵抗及び放電電圧検出抵抗に流れる電流値を設定して、三角波信号の実動作電圧を基準電圧から（抵抗値）×（定電流値）分だけシフトさせて、２つのコンパレータの動作点をそれぞれコンパレータ電源電圧の中間値に持ってくることによってヒステリシス電圧を抑止できること、しかも充放電電圧を検出するコンパレータに、定電流源（テール電流源）を使用しない差動回路を用いることで、基準電圧をＮＭＯＳトランジスタの閾値電圧である０．６Ｖ程度に設定でき、このことにより、低電圧動作が可能になる。
【００２５】
【発明の実施の形態】
以下、この発明の実施形態について、図面を参照して説明する。
（第一の実施形態）
図１は、この発明の第一の実施形態を示す発振回路のブロック図である。図１に示す発振回路は、基準電圧Ｖｒｅｆを生成する定電圧回路１と、電流を充放電するコンデンサＣｏと、コンデンサＣｏの充放電を制御する充放電回路５と、コンデンサＣｏの充電電圧を検出する第１のコンパレータ２と、コンデンサＣｏの放電電圧を検出する第２のコンパレータ３と、コンデンサＣｏの充放電タイミングを制御するための制御信号を生成する論理回路４とから構成されている。
【００２６】
この発振回路の充放電回路５は、コンデンサＣｏの充電電流経路をなすオン・オフ可能な充電用電流源６、オン・オフ可能な充電電圧検出用の基準電流源７、充電電圧検出抵抗Ｒ１と、コンデンサＣｏの放電電流経路をなすオン・オフ可能な放電用電流源８、オン・オフ可能な放電電圧検出用の基準電流源９、放電電圧検出抵抗Ｒ２と、コンデンサＣｏの充電状態を検出する充電電圧検出端子１０と、充電制御端子１１と、放電制御端子１２と、コンデンサＣｏの放電状態を検出する放電電圧検出端子１３と、第１乃至第３の出力端子１４〜１６とを具備している。
【００２７】
このうち、充電用電流源６の一端は充電電圧検出抵抗Ｒ１の一端、及び第１の出力端子１４に接続され、充電用電流源６の他端は第１の電源端子１７に接続され、＋側電源電圧Ｖｄｄが印加されている。また、充電電圧検出抵抗Ｒ１の他端は充電電圧検出用の基準電流源７の一端に接続され、その接続点は充電電圧検出端子１０に接続され、充電電流検出用の基準電流源７の他端は、第２の電源端子１８に接続され、−側電源電圧Ｖｓｓが印加されている。そして、充電用電流源６と充電電圧検出用の基準電流源７は、それぞれ充電制御端子１１に接続され、オン・オフ制御をするように構成されている。
【００２８】
充放電回路５の放電用電流源８の一端は、放電電圧検出抵抗Ｒ２の一端、及び第１の出力端子１４に接続され、放電用電流源８の他端は第２の電源端子１８に接続され、−側電源電圧Ｖｓｓが印加されている。また、放電電圧検出抵抗Ｒ２の他端は放電電圧検出用の基準電流源９の一端に接続され、その接続点は放電電圧検出端子１３に接続され、放電電流検出用の基準電流源９の他端は第１の電源端子１７に接続され、＋側電源電圧Ｖｄｄが印加されている。そして、放電用電流源８と放電電圧検出用の基準電流源９は、それぞれ放電制御端子１２と接続されて、オン・オフ制御をするように構成されている。
【００２９】
発振回路の第１のコンパレータ（ＣＯＭＰ１）２は、例えば非反転入力端が定電圧回路１と接続され、他方の反転入力端が充放電回路５の充電電圧検出端子１０に接続される。また、第２のコンパレータ（ＣＯＭＰ２）３は、例えば反転入力端が定電圧回路１に接続され、他方の非反転入力端が充放電回路５の放電電圧検出端子１３に接続される。そして、論理回路４はＲＳフリップフロップのような２入力端を備え、例えばそのセット入力端ＳＢは第１のコンパレータ（ＣＯＭＰ１）２の出力端と接続され、他方のリセット入力端ＲＢは第２のコンパレータ（ＣＯＭＰ２）３の出力端と接続されている。
【００３０】
さらに、この論理回路４には、例えば出力信号Ｑと出力信号ＱＢのように、互いに論理が逆となる２つの出力端を設け、一方の出力端から出力信号ＱＢを充放電回路５の充電制御端子１１に供給し、他方の出力端から出力信号Ｑを充放電回路５の放電制御端子１２に供給している。この充放電回路５では、第１の出力端子１４に他端が大地に接続されたコンデンサＣｏを接続することにより、充放電回路５の出力端子１４から三角波信号（Ｖｔｒｉ）を出力し、論理回路４の２出力端が接続される第２の出力端子１５、及び第３の出力端子１６からは、それぞれ所定の矩形波信号（Ｖｐｕｌｓｅ，ＶｐｕｌｓｅＢ）を出力することができる。
【００３１】
図２は、図１の発振回路における論理回路４の構成と、その信号論理を示す図である。
図２に示すように、論理回路４の一例として、２つのＮＡＮＤ回路Ｎ１，Ｎ２からなるＲＳフリップフロップを想定している。この場合、入力信号ＲＢ，ＳＢに対して真理値表の論理にしたがって、２つの出力信号ＱとＱＢを得ることができる。
【００３２】
いま、充電用電流源６及び充電電圧検出用の基準電流源７と、放電用電流源８及び放電電圧検出用の基準電流源９は、充電制御端子１１及び放電制御端子１２がハイレベル（Ｈ）になったとき、それぞれ一定電流を出力するものとする。また、充電用電流源６と充電電圧検出用の基準電流源７による充電電流（ｃｈａｒｇｅ）の大きさを、それぞれＩｃ、Ｉｒｅｆｃとしたとき、Ｉｃ＞Ｉｒｅｆｃの関係となるように設定し、放電用電流源８と放電電圧検出用の基準電流源９による放電電流（ｄｉｓｃｈａｒｇｅ）の大きさを、それぞれＩｄ、Ｉｒｅｆｄとして、それらをＩｄ＞Ｉｒｅｆｄの関係に設定している。
【００３３】
図３は、図１の発振回路の各部信号波形を示すタイミング図である。
コンデンサＣｏが充電される期間（充電期間）には、充電制御端子１１はハイレベル（Ｈ）、放電制御端子１２はロウレベル（Ｌ）であり、充電用電流源６及び充電電圧検出用の基準電流源７はオン、放電用電流源８及び放電電圧検出用の基準電流源９はオフに制御されている。このときの充電電圧検出端子１０の電圧ＶＨは、下記の式（１）であらわされ、図３（ｂ）に示すように変化する。なお、図３（ａ）に示すように、充放電回路５の第１の出力端子１４から出力される信号電圧をＶｔｒｉとする。
【００３４】
【数１】
ＶＨ＝Ｖｔｒｉ−Ｒ１×Ｉｒｅｆｃ …（１）
コンデンサＣｏの充電電流は（Ｉｃ−Ｉｒｅｆｃ）となるから、充電電圧検出端子１０の電圧ＶＨは、図３（ｂ）に示すように一定の割合で上昇する。充電電圧検出端子１０の電圧ＶＨが定電圧回路１の基準電圧Ｖｒｅｆ以下であるとき、図３（ｃ）に示すように、第１のコンパレータ（ＣＯＭＰ１）２の出力電圧ＳＢはハイレベル（Ｈ）となる。
【００３５】
また、放電電圧検出端子１３の電圧ＶＬは、下記の式（２）であらわされる。
【００３６】
【数２】
ＶＬ＝Ｖｔｒｉ …（２）
しかし、第２のコンパレータ（ＣＯＭＰ２）３の出力電圧ＲＢは、図３（ｅ）に示すように、途中で放電電圧検出端子１３の電圧ＶＬが定電圧回路１の基準電圧Ｖｒｅｆを超えてロウレベル（Ｌ）からハイレベル（Ｈ）に変わるけれども、その際にはＲＳフリップフロップの出力信号Ｑ，ＱＢは変化しない。
【００３７】
充電電圧検出端子１０の電圧ＶＨが定電圧回路１の基準電圧Ｖｒｅｆを超えると、第１のコンパレータ（ＣＯＭＰ１）２の出力電圧ＳＢはハイレベル（Ｈ）からロウレベル（Ｌ）に反転し、第２のコンパレータ（ＣＯＭＰ２）３の出力電圧ＲＢはハイレベル（Ｈ）を維持しているので、ＲＳフリップフロップの出力信号Ｑ、ＱＢは反転して、充電制御端子１１はハイレベル（Ｈ）からロウレベル（Ｌ）に変化し、放電制御端子１２はロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。そうすると、充電用電流源６及び充電電圧検出用の基準電流源７はオフ、放電用電流源８及び放電電圧検出用の基準電流源９はオンして、コンデンサＣｏの放電動作が開始される。
【００３８】
コンデンサＣｏの放電期間になると、放電電圧検出端子１３の電圧ＶＬと充電電圧検出端子１０の電圧ＶＨはつぎのようになる。
【００３９】
【数３】
ＶＬ＝Ｖｔｒｉ＋Ｒ２×Ｉｒｅｆｄ …（３）
【００４０】
【数４】
ＶＨ＝Ｖｔｒｉ …（４）
コンデンサＣｏの放電電流は（Ｉｄ−Ｉｒｅｆｄ）であり、放電電圧検出端子１３の電圧ＶＬは図３（ｄ）に示すように一定の割合で下降する。この電圧ＶＬが定電圧回路１の基準電圧Ｖｒｅｆ以上であるとき、第２のコンパレータ（ＣＯＭＰ２）３の出力電圧ＲＢはハイレベル（Ｈ）である。そして、第１のコンパレータ（ＣＯＭＰ１）２の出力電圧ＳＢは、放電途中で充電電圧検出端子１０の電圧ＶＨが基準電圧Ｖｒｅｆ以下になるので、ロウレベル（Ｌ）からハイレベル（Ｈ）に変わるが、ＲＳフリップフロップの出力信号Ｑ、ＱＢは変化しない。放電電圧検出端子１３の電圧ＶＬが基準電圧Ｖｒｅｆ以下になると、第２のコンパレータ（ＣＯＭＰ２）３の出力電圧ＲＢはハイレベル（Ｈ）からロウレベル（Ｌ）に反転して、第１のコンパレータ（ＣＯＭＰ１）２の出力電圧ＳＢはハイレベル（Ｈ）を維持しているので、論理回路４の出力信号Ｑ、ＱＢは反転して、放電制御端子１２はハイレベル（Ｈ）からロウレベル（Ｌ）に変化し、充電制御端子１１はロウレベル（Ｌ）からハイレベル（Ｈ）に変化する。そうすると、放電用電流源８及び放電電圧検出用の基準電流源９はオフ、充電用電流源６及び充電電圧検出用の基準電流源７はオンして、コンデンサＣｏの充電動作が開始される。
【００４１】
以上のようにして、コンデンサＣｏは充放電動作を繰り返すから、発振回路では発振動作が継続して実行され、充放電回路５の第１の出力端子１４からは三角波信号（Ｖｔｒｉ）が、ＲＳフリップフロップ（論理回路４）から第２の出力端子１５と第３の出力端子１６からは、お互いに逆の論理である矩形波信号（Ｖｐｕｌｓｅ，ＶｐｕｌｓｅＢ）がそれぞれ出力される。
【００４２】
なお、上述した発振回路において、第１のコンパレータ（ＣＯＭＰｌ）２又は第２のコンパレータ（ＣＯＭＰ２）３の非反転入力と反転入力を入れ換えた場合には、論理回路４を構成するＲＳフリップフロップの真理値表に示される論理を、入力信号ＲＢ，ＳＢがハイレベルからロウレベルの変化で出力反転する負論理動作から、ロウレベルからハイレベルの変化で出力反転する正論理動作に変更することにより、図１の発振回路と同様、コンデンサＣｏを充放電制御するものが実現できる。
【００４３】
図４は、図１の発振回路を構成する充放電回路の一例を示す回路図である。
図４において、ＰＭＯＳトランジスタＭｐ１とＰＭＯＳトランジスタＭｐ２のカレントミラー回路と、スイッチであるＰＭＯＳトランジスタＭｐ３からなる充電用電流源６と、ＮＭＯＳトランジスタＭｎ１とＮＭＯＳトランジスタＭｎ２のカレントミラー回路と、スイッチであるＮＭＯＳトランジスタＭｎ３と、ＮＭＯＳトランジスタＭｎ３のゲートに接続されているインバータＩＮＶ１からなる充電電圧検出用の基準電流源７と、充電電圧検出用の抵抗Ｒ１とによって、コンデンサＣｏの充電電流経路が構成されている。ここで、ＰＭＯＳトランジスタＭｐ１のドレイン電流Ｉｄｐ１は、第１の電流源Ｉ１に流れる電流に比例した大きさとなり、ＮＭＯＳトランジスタＭｎ１のドレイン電流Ｉｄｎ１は、第２の電流源Ｉ２に流れる電流に比例した大きさとなる。
【００４４】
ドレイン電流Ｉｄｐ１とドレイン電流Ｉｄｎ１の関係は、
【００４５】
【数５】
Ｉｄｐ１＞Ｉｄｎ１ …（５）
である。ＰＭＯＳトランジスタＭｐ３のゲートとインバータＩＮＶ１の入力端は、それぞれ充電制御端子１１に接続されている。したがって、充電制御端子１１がハイレベルのとき、ＰＭＯＳトランジスタＭｐ３とＮＭＯＳトランジスタＭｎ３はオフして、コンデンサＣｏの充電電流としてＩｄｐ１が流れ、その充電電圧検出電流としてＩｄｎ１が流れる。
【００４６】
また、図４では、ＮＭＯＳトランジスタＭｎ４とＮＭＯＳトランジスタＭｎ５のカレントミラー回路と、スイッチであるＮＭＯＳトランジスタＭｎ６と、このＮＭＯＳトランジスタＭｎ６のゲートに接続されているインバータＩＮＶ２からなる放電用電流源８と、ＰＭＯＳトランジスタＭｐ４とＰＭＯＳトランジスタＭｐ５のカレントミラー回路と、スイッチであるＰＭＯＳトランジスタＭｐ６からなる放電電圧検出用の基準電流源９と、放電電圧検出用の抵抗Ｒ２とによって、コンデンサＣｏの放電電流経路が構成されている。ここで、ＮＭＯＳトランジスタＭｎ４のドレイン電流Ｉｄｎ４は、第３の電流源Ｉ３に流れる電流に比例した大きさとなり、ＰＭＯＳトランジスタＭｐ４のドレイン電流Ｉｄｐ４は、第４の電流源Ｉ４に流れる電流に比例した大きさとなる。
【００４７】
ドレイン電流Ｉｄｎ４とドレイン電流Ｉｄｐ４の関係は、
【００４８】
【数６】
Ｉｄｎ４＞Ｉｄｐ４ …（６）
である。ＰＭＯＳトランジスタＭｐ６のゲートとインバータＩＮＶ２の入力端は、それぞれ放電制御端子１２に接続されている。したがって、放電制御端子１２がハイレベルのとき、ＮＭＯＳトランジスタＭｎ６とＰＭＯＳトランジスタＭｐ６はオフして、コンデンサＣｏの放電電流としてＩｄｎ４が流れ、その放電電圧検出電流としてＩｄｐ４が流れる。
【００４９】
図５は、図１の発振回路を構成するコンパレータ２，３の一例を示す回路図である。
第１のコンパレータ（ＣＯＭＰ１）２と第２のコンパレータ（ＣＯＭＰ２）３は、いずれも同様の回路構成であって、ＮＭＯＳトランジスタＭｎ８とＮＭＯＳトランジスタＭｎ９を差動入力回路として、そのカレントミラー負荷がＰＭＯＳトランジスタＭｐ８とＰＭＯＳトランジスタＭｐ９により構成されている。また、ＰＭＯＳトランジスタＭｐ１０とＮＭＯＳトランジスタＭｎ１０は、インバータ構成の出力段を構成している。このコンパレータでは、ＮＭＯＳトランジスタＭｎ８のゲートが反転入力端子（−端子）２１となり、ＮＭＯＳトランジスタＭｎ９のゲートが非反転入力端子（＋端子）２２となる。また、ＰＭＯＳトランジスタＭｐ１０のドレインとＮＭＯＳトランジスタＭｎ１０のドレインを接続し、その接続点を出力端子２３として、そこからコンデンサＣｏの充電電圧、又は放電電圧の検出信号を得るようにしている。
【００５０】
図６は、図１の発振回路を構成する第１、第２コンパレータを一体としたものを示す回路図である。
ここでは、第１のコンパレータ（ＣＯＭＰ１）２と第２のコンパレータ（ＣＯＭＰ２）３の差動入力回路部分を共通回路としてまとめている。それぞれの基本構成は、図５のコンパレータと同じであって、差動入力回路をなすＮＭＯＳトランジスタＭｎ１１とＮＭＯＳトランジスタＭｎ１２、カレントミラー負荷を構成するＰＭＯＳトランジスタＭｐ１１とＰＭＯＳトランジスタＭｐ１２、出力段であるＮＭＯＳトランジスタＭｎ１３とＰＭＯＳトランジスタＭｐ１３は、第２のコンパレータ（ＣＯＭＰ２）３に相当する。この第２のコンパレータ（ＣＯＭＰ２）３に相当する部分では、ＮＭＯＳトランジスタＭｎ１１のゲートに接続される共通入力端子３１が反転入力端子（−端子）であり、ＮＭＯＳトランジスタＭｎ１２のゲートが非反転入力端子（＋端子）３２になる。
【００５１】
また、ＮＭＯＳトランジスタＭｎ１１と対になり、差動入力回路を構成するＮＭＯＳトランジスタＭｎ１４と、ＰＭＯＳトランジスタＭｐ１１に対するカレントミラー負荷となるＰＭＯＳトランジスタＭｐ１４、バッファ構成の出力段であるＮＭＯＳトランジスタＭｎ１５、ＮＭＯＳトランジスタＭｎ１６とＰＭＯＳトランジスタＭｐ１５、ＰＭＯＳトランジスタＭｐ１６は、第１のコンパレータ（ＣＯＭＰ１）２に相当する。第１のコンパレータ（ＣＯＭＰ１）２に相当する部分では、ＮＭＯＳトランジスタＭｎ１１のゲートが非反転入力端子（＋端子）３１、ＮＭＯＳトランジスタＭｎ１４のゲートが反転入力端子（−端子）３４になる。第１のコンパレータ（ＣＯＭＰ１）２では、ＮＭＯＳトランジスタＭｎ１１のゲートが共通入力端子３１となっていて、発振回路においては定電圧回路１と接続され、その基準電圧Ｖｒｅｆが入力される。
【００５２】
このように、上述した実施の形態では、三角波出力Ｖｔｒｉの実動作電圧を、定電圧回路１の基準電圧Ｖｒｅｆから（抵抗値）×（定電流値）分だけシフトさせて、２つのコンパレータ２，３の動作点をそれぞれコンパレータ電源電圧の中間値であるＶｒｅｆに持ってくることができる。そのため、同相入力範囲を気にする必要がなく、低電圧動作が可能である。また、図５，図６に示されるように、定電流源（テール電流源）のない差動回路により構成していることから、一層の低電圧化が可能である。
【００５３】
（第二の実施形態）
図７は、この発明の第二の実施形態の発振回路を示すブロック図である。ここでは、充放電回路５における充電制御端子１１と放電制御端子１２を共通化して、充放電制御端子１９を設けている点が、第１の実施形態（図１）と異なる。図１に対応する回路部分には同一符号を付けて、それらの説明を省略する。
【００５４】
充放電制御端子１９の入力電圧レベルにより、コンデンサＣｏの充電時には充電用電流源６と充電電圧検出用の基準電流源７がオンして充電電流を流し、放電用電流源８と放電電圧検出用の基準電流源９がオフする。また、コンデンサＣｏの放電時には、放電用電流源８と放電電圧検出用の基準電流源９がオンして放電電流を流し、充電用電流源６と充電電圧検出用の基準電流源７がオフする。
【００５５】
図７では、充放電制御端子１９がハイレベルの時に放電用電流源８と放電電圧検出用の基準電流源９がオンし、充放電制御端子１９がロウレベルの時に充電用電流源６と充電電圧検出用の基準電流源７がオンするようにしている。
【００５６】
図８は、図７の発振回路を構成する充放電回路５の一例を示す回路図である。この充放電回路５では、ＰＭＯＳトランジスタＭｐ１とＰＭＯＳトランジスタＭｐ２のカレントミラー回路と、スイッチであるＰＭＯＳトランジスタＭｐ３からなる充電用電流源６と、ＮＭＯＳトランジスタＭｎ１とＮＭＯＳトランジスタＭｎ２のカレントミラー回路とからなる充電電圧検出用の基準電流源７と、充電電圧検出用の抵抗Ｒ１とによって、コンデンサＣｏの充電電流経路が構成されている。そして、ＰＭＯＳトランジスタＭｐ２とゲートどうしを接続してカレントミラーとしたＰＭＯＳトランジスタＭｐ７のドレインが、基準電流源７のＮＭＯＳトランジスタＭｎ２のドレインと接続され、充電用電流源６をオン・オフ制御するＰＭＯＳトランジスタＭｐ３によって、充電電圧検出用の基準電流源７のオン・オフ制御を行うようにしている。
【００５７】
ＰＭＯＳトランジスタＭｐ１のドレイン電流Ｉｄｐ１とＮＭＯＳトランジスタＭｎ１のドレイン電流Ｉｄｎ１は、第１の電流源Ｉ１に流れる電流に比例した大きさとなり、ドレイン電流Ｉｄｐ１とドレイン電流Ｉｄｎ１との関係は、つぎの式（７）のように設定する。
【００５８】
【数７】
Ｉｄｐ１＞Ｉｄｎ１ …（７）
充放電制御端子１９がハイレベルのときＰＭＯＳトランジスタＭｐ３はオフして、充電電流であるＩｄｐ１と充電電圧検出電流であるＩｄｎ１が流れる。
【００５９】
コンデンサＣｏの放電電流経路は、ＮＭＯＳトランジスタＭｎ４とＮＭＯＳトランジスタＭｎ５のカレントミラーと、スイッチであるＮＭＯＳトランジスタＭｎ６の部分が放電用電流源８となり、ＰＭＯＳトランジスタＭｐ４とＰＭＯＳトランジスタＭｐ５のカレントミラーの部分が放電電圧検出用の基準電流源９となっており、これらと放電電圧検出用の抵抗Ｒ２によってコンデンサＣｏの放電電流経路が構成されている。そして、ＮＭＯＳトランジスタＭｎ５とゲートどうしを接続してカレントミラーとしたＮＭＯＳトランジスタＭｎ７のドレインが、基準電流源９のＰＭＯＳトランジスタＭｐ５のドレインと接続され、放電用電流源８をオン・オフ制御するＮＭＯＳトランジスタＭｎ６によって、放電電圧検出用の基準電流源９のオン・オフ制御を行うようにしている。
【００６０】
ＮＭＯＳトランジスタＭｎ４のドレイン電流Ｉｄｎ４とＰＭＯＳトランジスタＭｐ４のドレイン電流Ｉｄｐ４は、第３の電流源Ｉ３に流れる電流に比例した大きさとなり、ドレイン電流Ｉｄｎ４とドレイン電流Ｉｄｐ４との関係は、つぎの式（８）のように設定する。
【００６１】
【数８】
Ｉｄｎ４＞Ｉｄｐ４ …（８）
充放電制御端子１９がロウレベルのときＮＭＯＳトランジスタＭｎ６はオフして、放電電流であるＩｄｎ４と放電電圧検出電流であるＩｄｐ４が流れる。
【００６２】
以上の実施の形態を発振回路に適用した場合、コンパレータが一般に用いられることの多い定電流源（テール電流源）を使用しない差動回路であるから、基準電圧をＮＭＯＳトランジスタの閾値電圧と同じ０．６Ｖ程度に設定できる。したがって、充電電圧検出用の基準電流源７や放電電圧検出用の基準電流源９の電流値設定により、充放電回路５の出力電圧Ｖｔｒｉの振幅を０．６Ｖ±ΔＶとすることができ、このときの誤差電圧ΔＶを０．１Ｖ程度に設定することによって、電源電圧が０．８Ｖであっても発振回路の発振動作が可能になり、低電源電圧動作に対応できるものとなる。
【００６３】
また、定電圧回路１からの基準電圧Ｖｒｅｆのみに基づいて、出力信号の振幅電圧を比較しているために、電源電圧の変動の影響を受けにくくなり、変動があっても一定周波数の出力信号を得ることができる。
【００６４】
さらに、バンドギャップリファレンスを使用するなどして、基準電圧を高精度に制御することが可能となり、温度変化や電源ノイズに対して発振周波数のばらつきを少なくすることができる。
【００６５】
【発明の効果】
以上に説明したように、この発明の発振回路によれば、１Ｖ以下の低電源電圧で発振動作して、電源電圧の変動に対し一定周波数を得ることができる。
【００６６】
また、この発明の発振回路では、発振周波数のばらつきが少ない発振動作を実現できる。
【図面の簡単な説明】
【図１】この発明の第一の実施形態を示す発振回路のブロック図である。
【図２】図１の発振回路における論理回路の構成と動作論理を示す図である。
【図３】図１の発振回路の各部信号波形を示すタイミング図である。
【図４】図１の発振回路を構成する充放電回路の一例を示す回路図である。
【図５】図１の発振回路を構成するコンパレータの一例を示す回路図である。
【図６】図１の発振回路を構成する第１、第２コンパレータを一体としたものを示す回路図である。
【図７】この発明の第二の実施形態を示す発振回路のブロック図である。
【図８】図７の発振回路を構成する充放電回路の一例を示す回路図である。
【図９】従来技術として開示された発振回路を示す図である。
【図１０】集積回路化に適した可変周波数発振回路の従来技術を示す回路構成図である。
【符号の説明】
１ 定電圧回路
２ 第１のコンパレータ（ＣＯＭＰ１）
３ 第２のコンパレータ（ＣＯＭＰ２）
４ 論理回路
５ 充放電回路
６ 充電用電流源
７ 充電電圧検出用の基準電流源
８ 放電用電流源
９ 放電電圧検出用の基準電流源
１０ 充電電圧検出端子
１１ 充電制御端子
１２ 放電制御端子
１３ 放電電圧検出端子
１４ 充放電回路の出力端子
１５ 第２の出力端子
１６ 第３の出力端子
１７ 第１の電源端子
１８ 第２の電源端子
１９ 充放電制御端子
２１ コンパレータの反転入力端子（−端子）
２２ コンパレータの非反転入力端子（＋端子）
２３ コンパレータの出力端子
３１ 第１、第２のコンパレータの共通入力端子
３２ 第２のコンパレータの非反転入力端子（＋端子）
３３ 第２のコンパレータの出力端子
３４ 第１のコンパレータの反転入力端子（−端子）
３５ 第１のコンパレータの出力端子
Ｃｏ コンデンサ
Ｒ１ 充電電圧検出抵抗
Ｒ２ 放電電圧検出抵抗
Ｉ１〜Ｉ４ 第１〜第４の電流源
ＩＮＶ１，ＩＮＶ２ インバータ
Ｍｐ１〜Ｍｐ７，Ｍｐ８〜Ｍｐ１０，Ｍｐ１１〜Ｍｐ１６ ＰＭＯＳトランジスタ
Ｍｎ１〜Ｍｎ７，Ｍｎ８〜Ｍｎ１０，Ｍｎ１１〜Ｍｎ１６ ＮＭＯＳトランジスタ
Claims (7)
- コンデンサと、
基準電圧を生成する定電圧回路と、
前記コンデンサの充電電流経路に、オン・オフ可能な充電用電流源、オン・オフ可能な充電電圧検出用の基準電流源、及び充電電圧検出抵抗を設けるとともに、前記コンデンサの放電電流経路に、オン・オフ可能な放電用電流源、オン・オフ可能な放電電圧検出用の基準電流源、及び放電電圧検出抵抗を設けて、前記コンデンサの充電電圧、及び放電電圧に応じた三角波信号により、前記コンデンサの充電制御と放電制御を行う充放電回路と、
前記定電圧回路と一方の入力端子が接続され、前記充放電回路の充電電圧検出端子と他方の入力端子が接続されて、前記コンデンサの充電電圧を検出する第１のコンパレータと、
前記充放電回路の放電電圧検出端子と一方の入力端子が接続され、前記定電圧回路と他方の入力端子が接続されて、前記コンデンサの放電電圧を検出する第２のコンパレータと、
前記第１のコンパレータの出力信号と前記第２のコンパレータの出力信号に基づいて、前記コンデンサの充放電タイミングを制御するための制御信号を生成する制御回路と、
を備え、
前記第１、第２のコンパレータを、テール電流源を有しない差動回路により構成するとともに、前記充放電回路では、前記充電電圧検出用の基準電流源及び前記放電電圧検出用の基準電流源により、前記充電電圧検出抵抗及び前記放電電圧検出抵抗に流れる電流値を設定し、前記三角波信号の実動作電圧を前記充電電圧検出抵抗の抵抗値及び前記充電電圧検出抵抗に流れる電流の電流値の積だけシフトさせた電圧を前記充電電圧検出端子の電圧とし、前記三角波信号の実動作電圧を前記放電電圧検出抵抗の抵抗値及び前記放電電圧検出抵抗に流れる電流の電流値の積だけシフトさせた電圧を前記放電電圧検出端子の電圧としたことを特徴とする発振回路。 - 前記充放電回路は、
前記充電用電流源、及び前記充電電圧検出用の基準電流源をオン・オフ制御するための充電制御端子と、前記放電用電流源、及び前記放電電圧検出用の基準電流源をオン・オフ制御するための放電制御端子とを備え、
前記充電制御端子には充電制御信号を、前記放電制御端子には放電制御信号をそれぞれ前記制御回路から供給して、前記充電電流経路と前記放電電流経路を交互にオン・オフ制御することを特徴とする請求項１記載の発振回路。 - 前記充放電回路は、
前記充電用電流源として、第１のＰＭＯＳトランジスタのゲートにダイオード接続した第２のＰＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第２のＰＭＯＳトランジスタのドレインを、第３のＰＭＯＳトランジスタのドレインと第１の電流源に接続し、前記第１のＰＭＯＳトランジスタのドレインは前記充電電圧検出抵抗の一端と前記充放電回路の出力端に接続し、前記第３のＰＭＯＳトランジスタのゲートは前記充電制御端子に接続し、前記第１、第２、第３のＰＭＯＳトランジスタのソースを第１の電源に接続し、
前記充電電圧検出用の基準電流源として、第１のＮＭＯＳトランジスタのゲートにダイオード接続した第２のＮＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第２のＮＭＯＳトランジスタのドレインを第３のＮＭＯＳトランジスタのドレインと第２の電流源に接続し、前記第１のＮＭＯＳトランジスタのドレインは前記充電電圧検出抵抗の他端と前記充電電圧検出端子に接続し、前記第３のＮＭＯＳトランジスタのゲートは第１のインバータを介して前記充電制御端子に接続し、前記第１、第２、及び第３のＮＭＯＳトランジスタのソースを第２の電源に接続し、
前記放電用電流源として、第４のＮＭＯＳトランジスタのゲートにダイオード接続した第５のＮＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第５のＮＭＯＳトランジスタのドレインを第６のＮＭＯＳトランジスタのドレインと第３の電流源に接続し、前記第４のＮＭＯＳトランジスタのドレインは前記放電電圧検出抵抗の一端と前記充放電回路の出力端に接続し、前記第６のＮＭＯＳトランジスタのゲートは第２のインバータを介して前記放電制御端子に接続し、前記第４、第５、及び第６のＮＭＯＳトランジスタのソースを前記第２の電源に接続し、
前記放電電圧検出用の基準電流源として、第４のＰＭＯＳトランジスタのゲートにダイオード接続した第５のＰＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第５のＰＭＯＳトランジスタのドレインを第６のＰＭＯＳトランジスタのドレインと第４の電流源に接続し、前記第４のＰＭＯＳトランジスタのドレインは前記放電電圧検出抵抗の他端と前記放電電圧検出端子に接続し、前記第６のＰＭＯＳトランジスタのゲートは前記放電制御端子に接続し、前記第４、第５、及び第６のＰＭＯＳトランジスタのソースを前記第１の電源に接続したことを特徴とする請求項２記載の発振回路。 - 前記充放電回路は、
前記充電用電流源、及び前記充電電圧検出用の基準電流源と、前記放電用電流源、及び前記放電電圧検出用の基準電流源とに共通の充放電制御端子を備え、
前記制御回路から前記充放電制御端子に充放電制御信号を供給して、前記充電電流経路と前記放電電流経路を交互にオン・オフ制御することを特徴とする請求項１記載の発振回路。 - 前記充放電回路は、
前記充電用電流源として、ダイオード接続した第２のＰＭＯＳトランジスタのゲートに第１のＰＭＯＳトランジスタのゲートと第７のＰＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第２のＰＭＯＳトランジスタのドレインを第３のＰＭＯＳトランジスタのドレインと第１の電流源に接続し、前記第１のＰＭＯＳトランジスタのドレインは前記充電電圧検出抵抗の一端と前記充放電回路の出力端に接続し、前記第３のＰＭＯＳトランジスタのゲートは前記充放電制御端子に接続し、前記第１、第２、第３、及び第７のＰＭＯＳトランジスタのソースを第１の電源に接続し、
前記充電電圧検出用の基準電流源として、第１のＮＭＯＳトランジスタのゲートにダイオード接続した第２のＮＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第２のＮＭＯＳトランジスタのドレインを前記第７のＰＭＯＳトランジスタのドレインに接続し、前記第１のＮＭＯＳトランジスタのドレインは前記充電電圧検出抵抗の他端と前記充電電圧検出端子に接続し、前記第１、第２のＮＭＯＳトランジスタのソースを第２の電源に接続し、
前記放電用電流源として、ダイオード接続した第５のＮＭＯＳトランジスタのゲートに第４のＮＭＯＳトランジスタのゲートと第７のＮＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第５のＮＭＯＳトランジスタのドレインを第６のＮＭＯＳトランジスタのドレインと第３の電流源に接続し、前記第４のＮＭＯＳトランジスタのドレインは前記放電電圧検出抵抗の一端と前記充放電回路の出力端に接続し、前記第６のＮＭＯＳトランジスタのゲートは前記充放電制御端子に接続し、前記第４、第５、第６、及び第７のＮＭＯＳトランジスタのソースを前記第２の電源に接続し、
前記放電電圧検出用の基準電流源として、第４のＰＭＯＳトランジスタのゲートにダイオード接続した第５のＰＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第５のＰＭＯＳトランジスタのドレインを前記第７のＮＭＯＳトランジスタのドレインに接続し、前記第４のＰＭＯＳトランジスタのドレインは前記放電電圧検出抵抗の他端と前記放電電圧検出端子に接続し、前記第４、第５のＰＭＯＳトランジスタのソースを前記第１の電源に接続したことを特徴とする請求項４記載の発振回路。 - 前記第１、第２のコンパレータは、
ダイオード接続した第８のＰＭＯＳトランジスタのゲートに第９のＰＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第８のＰＭＯＳトランジスタのドレインを第８のＮＭＯＳトランジスタのドレインに接続し、前記第９のＰＭＯＳトランジスタのドレインを第９のＮＭＯＳトランジスタのドレインに接続して、その 接続点は第１０のＰＭＯＳトランジスタのゲートと第１０のＮＭＯＳトランジスタのゲートに接続し、
前記第８、第９、第１０のＰＭＯＳトランジスタのソースを第１の電源に接続し、前記第８、第９、第１０のＮＭＯＳトランジスタのソースを第２の電源に接続し、前記第８のＮＭＯＳトランジスタのゲートを前記他方の入力端子に接続するとともに、前記第９のＮＭＯＳトランジスタのゲートを前記一方の入力端子に接続し、前記第１０のＰＭＯＳトランジスタのドレインと前記第１０のＮＭＯＳトランジスタのドレインとを接続して、その接続点から前記コンデンサの充電電圧又は放電電圧の検出信号を得るように構成したことを特徴とする請求項１記載の発振回路。 - 前記第２のコンパレータは、
ダイオード接続した第１１のＰＭＯＳトランジスタのゲートに第１２のＰＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第１１のＰＭＯＳトランジスタのドレインを第１１のＮＭＯＳトランジスタのドレインに接続し、前記第１２のＰＭＯＳトランジスタのドレインを第１２のＮＭＯＳトランジスタのドレインに接続して、その接続点には第１３のＰＭＯＳトランジスタのゲートと第１３のＮＭＯＳトランジスタのゲートを接続し、
前記第１１、第１２、第１３のＰＭＯＳトランジスタのソースを前記第１の電源に接続し、前記第１１、第１２、第１３のＮＭＯＳトランジスタのソースを前記第２の電源に接続し、前記第１１のＮＭＯＳトランジスタのゲートを前記他方の入力端子と接続するとともに、前記第１２のＮＭＯＳトランジスタのゲートを前記一方の入力端子と接続し、前記第１３のＰＭＯＳトランジスタのドレインと前記第１３のＮＭＯＳトランジスタのドレインを接続して、その接続点から前記コンデンサの充電電圧の検出信号を得るように構成し、
前記第１のコンパレータは、
前記第１１のＰＭＯＳトランジスタのゲートに第１４のＰＭＯＳトランジスタのゲートを接続してカレントミラー回路を構成するとともに、前記第１４のＰＭＯＳトランジスタのドレインに第１４のＮＭＯＳトランジスタのドレインを接続して、その接続点には第１５のＰＭＯＳトランジスタのゲートと第１５のＮＭＯＳトランジスタのゲートを接続し、前記第１５のＰＭＯＳトランジスタのドレインに前記第１５のＮＭＯＳトランジスタのドレインを接続して、その接続点は第１６のＰＭＯＳトランジスタのゲートと第１６のＮＭＯＳトランジスタのゲートに接続し、
前記第１４、第１５、第１６のＰＭＯＳトランジスタのソースを前記第１の電源に接続し、前記第１４、第１５、第１６のＮＭＯＳトランジスタのソースを前記第２の電源に接続し、前記第１４のＮＭＯＳトランジスタのゲートを前記一方の入力端子に接続するとともに、前記第１４のＮＭＯＳトランジスタのゲートを前記他方の入力端子に接続し、前記第１６のＰＭＯＳトランジスタのドレインと前記第１６のＮＭＯＳトランジスタのドレインを接続して、その接続点から前記コンデンサの放電電圧の検出信号を得るように構成したことを特徴とする請求項１乃至請求項５のいずれかに記載の発振回路。
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