KR100261964B1 - 전하펌프회로 - Google Patents

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Abstract

본 발명은 클럭보상장치로 사용되는 DLL내의 전하펌프회로에 관한 것으로, DLL의 성능을 향상시키기 위하여 기존의 전하펌프회로에 전류값을 제어할 수 있는 장치와 이를 구동할 수 있는 장치를 추가하므로서 락 타임(Lock Time)을 줄이고 출력지터(Output Jitter)의 크기를 감소시키므로서 DLL의 성능을 향상시킨 것이다.

Description

전하펌프회로
본 발명은 최근 주목을 받고 있는 고속의 싱크로너스 디램(SDRAM) 또는 램버스 디램(RAMBUS DRAM) 등에서 사용되는 클럭보정회로에 관한 것으로, 더 상세하게는 외부클럭을 수신하여 내부클럭을 출력하는 DLL(Delay Locked Loop, 이하 "DLL" 이라 함), PLL(Phase Locked Loop, 이하 "PLL" 이라 함) 등의 클럭보정회로 중에서 DLL내의 전하펌프회로에 관한 것이다.
여기서, DLL 장치는 수신되는 외부클럭과 출력되는 내부클럭의 주파수를 동일하게 유지시키고 딜레이 시간을 조절하므로서 내부클럭을 발생시킨다.
PLL 장치는 수신되는 외부클럭의 주파수를 변환시켜 서로다른 주파수를 갖는 내부클럭을 발생시킨다.
일반적으로 DLL 장치는 외부클럭 및 내부클럭의 주파수와 위상 차이를 비교검출하는 위상 검출기와, 상기 위상 검출기의 출력신호에 의해 펌핑동작을 수행하여 딜레이 소자의 트랜지스터를 제어하여 전체 셀의 지연길이를 조정하는 전하펌프회로와, 상기 전하펌프회로의 출력신호에 제어되어 내부클럭을 만들어내는 딜레이 소자 등으로 이루어져 있다.
여기서, 본 발명은 전하펌프회로에 관한 것이다.
도 1은 종래기술에 따른 DLL 장치의 전하펌프회로를 나타낸 것으로, 게이트로 일정한 바이어스 전압(pbias)이 인가되고 전원전압 단자(Vcc)와 제1 노드(N1) 사이에 연결된 제1 피모스형 트랜지스터(MP1)와, 게이트로 위상 검출기 출력신호(pmpup)가 인가되고 상기 제1 노드(N1)와 제3 노드(N3) 사이에 연결된 제2 피모스형 트랜지스터(MP2)와, 게이트로 위상 검출기 출력신호(/pmpup)가 인가되고 상기 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 제3 피모스형 트랜지스터(MP3)와, 게이트가 펌프 출력단(/pmpout)에 접속되고 상기 제2 노드(N2)와 제4 노드(N4) 사이에 연결된 엔모스형 다이오드(MN1)와, 게이트가 상기 펌프 출력단(/pmpout)에 접속되고 상기 제3 노드(N3)와 상기 제4 노드(N4) 사이에 연결된 제2 엔모스형 트랜지스터(MN2)와, 상기 펌프 출력단(/pmpout)과 접지전압 단자 사이에 연결된 제1 캐패시터(C1)와, 게이트가 펌프 출력단(pmpout)에 접속되고 상기 제3 노드(N3)와 상기 제4 노드(N4) 사이에 연결된 엔모스형 다이오드(MN4)와, 게이트가 상기 펌프 출력단(pmpout)에 접속되고 상기 제2 노드(N2)와 상기 제4 노드(N4) 사이에 연결된 제3 엔모스형 트랜지스터(MN3)와, 상기 펌프 출력단(pmpout)과 접지전압 단자(Vss) 사이에 연결된 제2 캐패시터(C2)와, 상기 제4 노드(N4)와 접지전압 단자(Vss) 사이에 연결된 엔모스형 다이오드(MN5)와, 게이트로 DLL 리셋 신호(dll-reset)가 인가되고 전원전압 단자(Vcc)와 펌프 출력단(/pmpout) 사이에 연결된 제6 엔모스형 트랜지스터(MN6)와, 게이트로 상기 DLL 리셋 신호(dll-reset)가 인가되고 전원전압 단자(Vcc)와 펌프 출력단(pmpout) 사이에 연결된 제7 엔모스형 트랜지스터(MN7)와, 게이트로 상기 DLL 리셋 신호(dll-reset)가 인가되고 상기 두 펌프 출력단 사이에 연결된 제8 엔모스형 트랜지스터(MN8)로 구성된다.
상기 구성으로 이루어진 전하펌프회로의 일반적인 동작을 살펴보면, 일정한 바이어스 전압에 의해 제1 피모스형 트랜지스터(MP1)가 턴온되어 제1 노드로 전류가 흐르게 되고 이 전류는 위상 검출기 출력신호에 의해 선택적으로 턴온된 제2 피모스형 트랜지스터(MP2) 또는 제3 피모스형 트랜지스터(MP3)를 통해 제2 노드 또는 제3 노드로 전달되고 제1 캐패시터 또는 제2 캐패시터에 충전된다.
예를들어, 위상 검출기 출력신호(pmpup)가 "로우" 라면 상기 제2 피모스형 트랜지스터(MP2)가 턴온되고 제2 캐패시터가 충전이 되어 펌프 출력단(pmpout)의 전위가 상승하게 된다.
예를들어, pmpout 전위가 상승할 때를 뒤쳐진 내부클럭이 점점 외부클럭을 따라오는 경우라 하면, 상기 펌프 출력단(pmpout)의 전위 상승에 따라 딜레이 소자를 제어하므로서 뒤진 위상의 내부클럭은 앞선 위상의 외부클럭을 따라잡게 된다.
한편, 전하펌프를 동작시키기 위해 준비하는 단계인 초기에는 전하펌프를 동일한 레벨에서 시작하기 위해 리셋을 시키는 관계로 두 펌프 출력단은 "하이" 상태로 있게 된다.
따라서, 제2 캐패시터의 충전에 따른 펌프 출력단(pmpout)의 전위가 상승하여 제3 엔모스형 트랜지스터(MN3)가 턴온되고, 최초 "하이" 상태로 존재하던 제1 캐패시터의 충전전하는 상기 제3 엔모스형 트랜지스터(MN3)를 통해 접지전압 단자로 방전을 한다.
한편, 위상 검출기 출력신호(/pmpup)가 "로우" 라면 제1 캐패시터가 충전되고 제2 캐패시터가 방전된다.
이는 전술한 내부클럭의 위상이 외부클럭의 위상을 따라잡아 앞서게 되면, DLL내의 위상 검출기가 펌프의 펌핑방향을 바꾸어 내부클럭을 외부클럭에 비해 늦춰지게 하는 것이다.
그러다가 다시 외부클럭이 앞서면 다시 펌핑방향을 바꾸어 내부클럭의 위상이 외부클럭을 따라가며 이러한 동작을 반복하므로서 결국 LOCK 상태로 되는 것이다.
그런데, 이상의 동작을 갖는 종래의 전하펌프회로에 있어서는 다음과 같은 문제점이 있다.
일반적으로 DLL 장치는 LOCK TIME 스펙과 OUTPUT JITTER 스펙의 상호 조화에 따라 그 성능이 결정된다.
즉, DLL의 성능은 LOCK TIME을 줄이고 OUTPUT JITTER의 크기를 작게 하므로서 향상시킬 수 있다.
여기서, LOCK TIME이란 내부클럭의 위상이 외부클럭의 위상과 같게 되는데 걸리는 시간을 말한다.
OUTPUT JITTER란 발생되는 내부클럭의 흔들리는 정도를 말한다.
그런데, 종래의 전하펌프회로에 있어서 LOCK TIME을 빠르게 하기 위하여 게이트로 일정한 바어어스 전압이 인가되는 제1 피모스형 트랜지스터(MP1)의 턴온 사이즈를 크게 하면 많은 전류가 흘러 기준 시간당 충/방전되는 양이 증가하므로 LOCK에 이르는 시간을 단축시킬 수가 있다.
그러나 이것은 LOCK TIME은 줄어들지만 LOCK이 된 이후에도 많은 전류가 흐르게 되므로 기준 시간당 충/방전되는 양은 계속해서 증가하고 이는 JITTER의 크기도 증가시키므로 DLL의 성능을 저하하게 된다.
또한 종래회로에 있어서는 LOCK이 되었다는 것을 알려주는 신호가 없어 외부환경과 인터페이스를 하는데 불편한 점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 락이 되기 이전의 상태에서는 흐르는 전류값을 크게하고 락이 된 이후에는 흐르는 전류값을 작게하여 락 타임을 줄이고 지터의 크기를 작게하므로서 DLL의 성능을 향상시키기 위한 전하펌프회로를 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 DLL 장치안의 전하펌프 회로도.
도 2는 본 발명의 일 실시예에 따른 DLL 장치안의 전하펌프 회로도.
도 3은 상기 도 2의 락 타임/지터 구동회로에 대한 동작타이밍도.
〈도면의주요부분에대한부호의설명〉
10 : 락 타임/지터 구동부 20 : 카운터부
30 : 락 타임/지터 제어신호 발생부 40 : 락 타임/지터 제어부
상기 목적 달성을 위한 본 발명은 기존의 전하펌프회로에 락에 이르는 동안에는 큰 전류가 전달되고 락이 된 이후에는 작은 전류가 전달될 수 있도록 하는 락 타임/지터 제어수단과,
상기 락 타임/지터 제어수단을 구동하기 위한 락 타임/지터 구동수단을 추가함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 DLL 장치의 전하펌프회로를 나타낸 것으로, 게이트로 일정한 바이어스 전압(pbias)이 인가되고 전원전압 단자(Vcc)와 제7 노드(N7) 사이에 연결된 제1 피모스형 트랜지스터(MP1)와, 게이트로 위상 검출기 출력신호(pmpup)가 인가되고 상기 제7 노드(N7)와 제8 노드(N8) 사이에 연결된 제4 피모스형 트랜지스터(MP4)와, 게이트로 위상 검출기 출력신호(/pmpup)가 인가되고 상기 제7 노드(N7)와 제9 노드(N9) 사이에 연결된 제5 피모스형 트랜지스터(MP5)와, 게이트가 펌프 출력단(/pmpout)에 접속되고 상기 제9 노드(N9)와 제10 노드(N10) 사이에 연결된 엔모스형 다이오드(MN4)와, 게이트가 상기 펌프 출력단(/pmpout)에 접속되고 상기 제8 노드(N8)와 상기 제10 노드(N10) 사이에 연결된 제5 엔모스형 트랜지스터(MN5)와, 상기 펌프 출력단(/pmpout)과 접지전압 단자(Vss) 사이에 연결된 제1 캐패시터(C1)와, 게이트가 펌프 출력단(pmpout)에 접속되고 상기 제8 노드(N8)와 상기 제10 노드(N10) 사이에 연결된 엔모스형 다이오드(MN7)와, 게이트가 상기 펌프 출력단(pmpout)에 접속되고 상기 제9 노드(N9)와 상기 제10 노드(N10) 사이에 연결된 제6 엔모스형 트랜지스터(MN6)와, 상기 펌프 출력단(pmpout)과 접지전압 단자 사이에 연결된 제2 캐패시터(C2)와, 상기 제10 노드(N10)와 접지전압 단자 사이에 연결된 엔모스형 다이오드(MN8)와, 전원전압 단자와 상기 제7 노드(N7) 사이에 직렬접속되고 게이트로 일정한 바이어스 전압(pbias)과 제6 노드(N6)상의 전압이 각각 인가되는 제2, 제3 피모스형 트랜지스터(MP2, MP3)와 상기 제10 노드(N10)와 접지전압 단자 사이에 직렬접속되고 게이트로 상기 제6 노드(N6)상의 전위가 반전되어 인가되는 제9 엔모스형 트랜지스터(MN9)와 엔모스형 다이오드(MN10)로 구성되는 락 타임/지터 제어부(40)와, 전하펌프 리셋신호(dll-reset)와 위상 검출기 출력신호를 수신하여 출력단인 상기 제6 노드(N6)로 락 타임/지터 제어부(40)를 구동하기 위한 구동신호를 출력하는 락 타임/지터 구동부(10)와, 상기 전하펌프 리셋신호에 의해 동작하여 펌프 출력단의 전위를 최초 동일레벨로 초기화시키기 위한 전하펌프 리셋부로 구성된다.
상기 락 타임/지터 구동부(10)는 펌프 출력단 전위의 변화율이 큰 만큼 내부클럭의 흔들리는 정도도 커지므로 불안정한 위상 검출기 출력신호가 발생할 가능성이 있다. 따라서 이러한 문제를 해결하기 위하여 안정된 LOCK이 되어지는 가를 확인하기 위해 전하펌프 리셋신호가 각각 입력되고 위상 검출기 출력신호를 최선단 플립플롭으로 수신하여 카운팅 동작을 수행하는 4개의 D 플립플롭으로 구성된 카운터부(20)와, 상기 카운터부의 출력신호를 반전시켜 출력하는 제1 인버터(IV1)와, 상기 제1 인버터의 출력신호와 전원전압을 수신하여 상기 제6 노드로 락 타임/지터 제어신호를 발생시키는 락 타임/지터 제어신호 발생부(30)로 구성된다.
상기 락 타임/지터 제어신호 발생부(30)는 D 플립플롭으로 구성된다.
상기 전하펌프 리셋부는 게이트로 전하펌프 리셋신호가 인가되고 전원전압 단자와 펌프 출력단(/pmpout) 사이에 연결된 제1 엔모스형 트랜지스터(MN1)와, 게이트로 상기 전하펌프 리셋신호가 인가되고 전원전압 단자와 펌프 출력단(pmpout) 사이에 연결된 제2 엔모스형 트랜지스터(MN2)와, 게이트로 상기 전하펌프 리셋신호가 인가되고 두 펌프 출력단 사이에 연결된 제3 엔모스형 트랜지스터(MN3)로 구성된다.
그리고 상기 제6 노드에 LOCK임을 알려주는 Lock 신호가 발생될 수 있게 하였다.
이하에서는 상기 구성으로 이루어진 본 발명에 따른 전하펌프회로에 대한 동작관계를 도 3의 동작타이밍도를 참조하여 설명한다.
최초 전하펌프 리셋신호에 의해 두 펌프 출력단의 전위는 "하이"로 있게 된다.
상기 상태에서 전하펌프의 동작은 위상 검출기의 두 출력신호인 pmpup, /pmpup에 따라 전류 I1과 전류 I2가 결정되고, 이 전류는 펌프 출력단에 접속된 제1 캐패시터와 제2 캐패시터의 충/방전을 결정하게 된다.
즉, 일정한 바이어스 전압에 의해 제1, 제2 피모스형 트랜지스터가 턴온되고 제6 노드상의 "로우"에 의해 제3 피모스형 트랜지스터(MP3)가 턴오프된 상태에서, 예를들어 pmpup 신호가 "로우"이고 /pmpup 신호가 "하이"이면 제4 피모스형 트랜지스터(MP4)가 턴온되고 제5 피모스형 트랜지스터(MP5)가 턴오프되어 전류 I1이 흐르게 된다. 따라서 제2 캐패시터는 충전되고 제1 캐패시터에 충전된 전하는 제6 엔모스형 트랜지스터(MN6)를 통하여 접지전압 단자로 방전된다.
따라서 펌프 출력단(pmpout)의 전위는 올라가고 DLL(Delay Locked Loop)은 딜레이(Delay)를 조절하게 된다.
한편, 위상 검출기 출력신호(pmpup)가 "하이"가 되면 펌핑의 방향이 바뀌어 펌프 출력단(pmpout)의 전위는 내려가고 펌프 출력단(/pmpout)의 전위는 올라가게 된다.
이러한 현상은 뒤쳐진 내부클럭이 점점 외부클럭을 따라오다(pmpout 전위가 점점 상승함) 어느 시점에서 앞서버리면 DLL내의 위상 검출기가 pmpup 신호를 반전시키므로서 일어난다.
즉, 펌프의 펌핑방향을 바꾸어 내부클럭의 위상을 외부클럭의 위상보다 뒤지게 하는 것이다.
그러다가 다시 외부클럭의 위상보다 뒤쳐지면 다시 펌핑의 방향이 바뀌게 되며 이런 동작이 계속되면서 결국 LOCK 상태에 이르게 된다.
여기서, 전류 I1, I2의 크기는 펌핑의 속도, 즉 펌프 출력단 전위의 시간에 대한 변화율에 비례한다.
따라서 LOCK이 되기 이전까지는 제6 노드상의 전위가 "하이"가 되어 상기 락 타임/지터 제어부의 제3 피모스형 트랜지스터(MP3)와 제9 엔모스형 트랜지스터(MN9)를 턴온시키므로서 전류 I1또는 전류 I2의 크기를 크게 하여 빠르게 외부클럭을 쫓아가게 한다. 이것은 도 3에 도시된 바와 같이 Lock Time 획득영역을 짧아지게 한다.
한편, 펌프 출력단 전위의 변화율이 큰 만큼 내부클럭의 흔들리는 정도도 커지게 되어 불안정한 위상 검출기 출력신호가 발생할 가능성이 있다. 이를 방지하기 위해 전하펌프회로로 수신되는 위상 검출기 출력신호를 카운터부에서 입력받아 안정된 LOCK이 되어지는 가를 확인하게 된다(도 3의 ②).
카운터부의 크기는 락 타임/지터 제어부가 동작중일때 흐르는 전류 I1또는 전류 I2의 크기에 비례하여 결정한다.
이어, 카운팅이 다 되어 안정된 LOCK 되면 락 타임/지터 구동부의 출력단인 제6 노드상의 전위를 "하이"로 셋팅하므로서 락 타임/지터 제어부의 제3 피모스형 트랜지스터(MP3) 및 제9 엔모스형 트랜지스터(MN9)를 턴오프시킨다.
이렇게하므로서 LOCK이 된 이후에는 전류값이 줄어들어 출력지터(OUTPUT JITTER)의 크기, 즉 내부클럭의 흔들리는 정도가 줄어들어 결국 성능이 우수한 DLL을 설계할 수가 있게 되는 것이다.
또한 LOCK이 되었다는 사실을 알려주는 Lock 신호를 발생시켜 주므로서 외부환경과 인터페이스를 하는데도 불편한점이 없게 된다.
이상에서 설명한 바와 같이, 본 발명은 기존의 전하펌프회로에 간단한 회로를 추가하여 락에 이르기 전까지는 전류값을 크게하여 락 타임을 줄이고 락이 된 이후에는 전류값을 줄여주므로서 출력지터의 크기를 감소시켜 DLL의 성능을 보다 향상시켰으며, 락이 되었다는 사실을 알려주는 Lock 신호를 발생시켜주므로서 보다 수월하게 외부환경과 인터페이스를 할 수 있으며 고속으로 동작하는 소자들에 있어서 불필요한 대기시간을 줄여 그만큼 성능이 우수한 디바이스를 설계할 수 있는 효과가 있다.

Claims (6)

  1. 락 타임을 향상시키기 위한 전하펌프 회로에 있어서,
    상기 전하펌프회로의 전원공급단과 접지단에 연결되어 전류값을 조절하는 락 타임/지터 제어수단과,
    상기 락 타임/지터 제어수단을 구동하는 신호를 출력하는 락 타임/지터 구동수단을 구비함을 특징으로 하는 전하펌프회로.
  2. 제 1 항에 있어서,
    상기 락 타임/지터 제어수단은 모스 트랜지스터들의 조합으로 구성되는 것을 특징으로 하는 전하펌프회로.
  3. 제 1 항에 있어서,
    상기 락 타임/지터 구동수단은 위상 검출기 출력신호와 전하펌프 리셋신호를 수신하여 상기 위상 검출기 출력신호가 불안정하게 되는 것을 방지하기 위한 카운터와,
    상기 카운터의 출력 및 전원전압을 두 입력으로 하여 상기 락 타임/지터 제어수단을 제어하는 신호를 출력하는 락 타임/지터 제어신호 발생수단을 구비함을 특징으로 하는 전하펌프회로.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 카운터는 복수개의 디 플립플롭으로 구성되는 것을 특징으로 하는 전하펌프회로.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 락 타임/지터 제어신호 발생수단은 디 플립플롭으로 구성되는 것을 특징으로 하는 전하펌프회로.
  6. 제 1 항에 있어서,
    상기 락 타임/지터 구동수단의 출력단에 락 신호 발생단자를 추가하는 것을 특징으로 하는 전하펌프회로.
KR1019970062079A 1997-11-21 1997-11-21 전하펌프회로 KR100261964B1 (ko)

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