JP2002223149A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002223149A JP2002223149A JP2001019595A JP2001019595A JP2002223149A JP 2002223149 A JP2002223149 A JP 2002223149A JP 2001019595 A JP2001019595 A JP 2001019595A JP 2001019595 A JP2001019595 A JP 2001019595A JP 2002223149 A JP2002223149 A JP 2002223149A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 基準クロックの入力が途絶えた場合でも発振
が可能で、特性の設定自由度の多いＰＬＬ回路を備えた
半導体集積回路を提供することにある。 【解決手段】 制御電圧Ｖｃに応じた周波数で発振動作
する電圧制御発振器２を有するＰＬＬ回路を備えた半導
体集積回路において、電圧制御発振器２は、上記制御電
圧Ｖｃをこの電圧値に応じた制御電流Ｉｃに変換する電
圧電流変換回路１０と、該電圧電流変換回路１０により
生成された制御電流Ｉｃに対応する動作電流が流されて
該電流値に応じた周波数で発振する発振回路２０とを備
え、電圧電流変換回路１０には、制御電圧Ｖｃをゲート
に受ける入力ＭＯＳトランジスタＱ１と並列形態に設け
られ、制御電圧Ｖｃに基づく制御電流Ｉｃに補助電流Ｉ
ｓを付加する補助電流付加用ＭＯＳトランジスタＱ３を
備えている。
が可能で、特性の設定自由度の多いＰＬＬ回路を備えた
半導体集積回路を提供することにある。 【解決手段】 制御電圧Ｖｃに応じた周波数で発振動作
する電圧制御発振器２を有するＰＬＬ回路を備えた半導
体集積回路において、電圧制御発振器２は、上記制御電
圧Ｖｃをこの電圧値に応じた制御電流Ｉｃに変換する電
圧電流変換回路１０と、該電圧電流変換回路１０により
生成された制御電流Ｉｃに対応する動作電流が流されて
該電流値に応じた周波数で発振する発振回路２０とを備
え、電圧電流変換回路１０には、制御電圧Ｖｃをゲート
に受ける入力ＭＯＳトランジスタＱ１と並列形態に設け
られ、制御電圧Ｖｃに基づく制御電流Ｉｃに補助電流Ｉ
ｓを付加する補助電流付加用ＭＯＳトランジスタＱ３を
備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、ＰＬＬ（Phase
locked loop）回路に適用して有用な技術に関し、更に
は高速動作を行うマイクロコンピュータやＤＳＰ（Digi
tal Signal Processor）におけるクロック発生回路に利
用して特に有用な技術に関する。
locked loop）回路に適用して有用な技術に関し、更に
は高速動作を行うマイクロコンピュータやＤＳＰ（Digi
tal Signal Processor）におけるクロック発生回路に利
用して特に有用な技術に関する。
【０００２】
【従来の技術】半導体集積回路に搭載されるＰＬＬ回路
の電圧制御発振器としては、図１８のようなインバータ
からなるリング発振器（特公昭６０−２５９２２号）、
特公平４−７９１７０号に開示の電圧制御発振器、およ
び、ＩＥＥＥ／ＩＳＳＣＣ９５，Digest Of Technical
Papers, Paper TA6.5に開示の差動リング発振器などが
ある。
の電圧制御発振器としては、図１８のようなインバータ
からなるリング発振器（特公昭６０−２５９２２号）、
特公平４−７９１７０号に開示の電圧制御発振器、およ
び、ＩＥＥＥ／ＩＳＳＣＣ９５，Digest Of Technical
Papers, Paper TA6.5に開示の差動リング発振器などが
ある。
【０００３】このような電圧制御発振器は、いずれもリ
ング発振器の構成要素となるインバータ回路や差動回路
に供給する電流量を制御電圧によって変化させてインバ
ータの遅延時間を変えることで発振周波数を変化させる
ものである。従って、上記電圧制御発振器には、発振器
のほかに、制御電圧を制御電流に変換するＶ／Ｉ変換回
路が設けられる。
ング発振器の構成要素となるインバータ回路や差動回路
に供給する電流量を制御電圧によって変化させてインバ
ータの遅延時間を変えることで発振周波数を変化させる
ものである。従って、上記電圧制御発振器には、発振器
のほかに、制御電圧を制御電流に変換するＶ／Ｉ変換回
路が設けられる。
【０００４】例えば、図１８の一般的なインバータ・リ
ング発振器では、制御電圧ＶｃをＣＭＯＳトランジスタ
回路により構成されるＶ／Ｉ変換回路８０に入力し、該
Ｖ／Ｉ変換回路８０により制御電圧Ｖｃに応じた制御電
流Ｉｃを生成するとともに、該制御電流Ｉｃをカレント
ミラーによりリング発振器２０に写して各インバータＩ
ＮＶ１〜ＩＮＶ３に供給するものである。図１９や図２
０は、図１８の発振器の制御電圧と制御電流との関係お
よび制御電圧と発振周波数との関係を示す。そして、制
御電圧Ｖｃを変化させインバータの動作電流の大きさが
変わると各インバータＩＮＶ１〜ＩＮＶ３の遅延時間す
なわち反転動作速度が変化するので、それによって発振
器全体の遅延時間が変わり発振周波数が変化する。
ング発振器では、制御電圧ＶｃをＣＭＯＳトランジスタ
回路により構成されるＶ／Ｉ変換回路８０に入力し、該
Ｖ／Ｉ変換回路８０により制御電圧Ｖｃに応じた制御電
流Ｉｃを生成するとともに、該制御電流Ｉｃをカレント
ミラーによりリング発振器２０に写して各インバータＩ
ＮＶ１〜ＩＮＶ３に供給するものである。図１９や図２
０は、図１８の発振器の制御電圧と制御電流との関係お
よび制御電圧と発振周波数との関係を示す。そして、制
御電圧Ｖｃを変化させインバータの動作電流の大きさが
変わると各インバータＩＮＶ１〜ＩＮＶ３の遅延時間す
なわち反転動作速度が変化するので、それによって発振
器全体の遅延時間が変わり発振周波数が変化する。
【０００５】ところで、上記のような発振器が用いられ
る従来の一般的なＰＬＬ回路は、図２１の実線で示すよ
うに、電圧制御発振器８と、電圧制御発振器８から出力
される発振信号φＯＵＴを分周器３で分周した比較信号
と外部入力される基準クロックφＩＮとの位相を比較す
る位相比較器４と、該位相比較器４から出力される位相
誤差信号に基づいて位相差に応じた制御電圧Ｖｃを生成
する低域フィルタ５とから構成され、上記制御電圧Ｖｃ
により基準クロックφＩＮと比較信号の位相が一致する
ように発振周波数が制御されることで、電圧制御発振器
８から入力クロックφＩＮの周波数を逓倍したクロック
出力φＯＵＴが得られるようになっている。
る従来の一般的なＰＬＬ回路は、図２１の実線で示すよ
うに、電圧制御発振器８と、電圧制御発振器８から出力
される発振信号φＯＵＴを分周器３で分周した比較信号
と外部入力される基準クロックφＩＮとの位相を比較す
る位相比較器４と、該位相比較器４から出力される位相
誤差信号に基づいて位相差に応じた制御電圧Ｖｃを生成
する低域フィルタ５とから構成され、上記制御電圧Ｖｃ
により基準クロックφＩＮと比較信号の位相が一致する
ように発振周波数が制御されることで、電圧制御発振器
８から入力クロックφＩＮの周波数を逓倍したクロック
出力φＯＵＴが得られるようになっている。
【０００６】
【発明が解決しようとする課題】ところが、上記従来の
電圧制御発振器８に備わる図１８のようなＶ／Ｉ変換回
路８０では、制御電圧Ｖｃが低い領域においては、図１
９に示すように制御電流Ｉｃがほぼゼロになってしま
い、電圧制御発振器８ではこのような領域において発振
しないか或いは発振が不安定となるという性質を有して
いた。
電圧制御発振器８に備わる図１８のようなＶ／Ｉ変換回
路８０では、制御電圧Ｖｃが低い領域においては、図１
９に示すように制御電流Ｉｃがほぼゼロになってしま
い、電圧制御発振器８ではこのような領域において発振
しないか或いは発振が不安定となるという性質を有して
いた。
【０００７】そして、このような電圧制御発振器８を備
えた図２１のＰＬＬ回路においては、図２２の制御電圧
Ｖｃと発振信号φＯＵＴのタイムチャートに示すよう
に、何らかの原因で入力クロックφＩＮが途絶えた場合
に、ＰＬＬ回路は低周波にロックしようとして制御電圧
Ｖｃが低下し、やがて出力停止に至るという問題があっ
た。
えた図２１のＰＬＬ回路においては、図２２の制御電圧
Ｖｃと発振信号φＯＵＴのタイムチャートに示すよう
に、何らかの原因で入力クロックφＩＮが途絶えた場合
に、ＰＬＬ回路は低周波にロックしようとして制御電圧
Ｖｃが低下し、やがて出力停止に至るという問題があっ
た。
【０００８】また、例えば電源立上げ時などで制御電圧
Ｖｃが低いときには、ＰＬＬ回路がロックできずにＰＬ
Ｌ回路から出力されるクロック信号が不安定になる恐れ
がある。そこで、電源立上げ時に正確な動作を要するよ
うな半導体集積回路の場合には、電源立上げ時のクロッ
クの不安定さを回避するために、図２１の点線で示すよ
うに、制御電圧検出回路９や周波数ゼロ検出回路１０並
びに制御電圧Ｖｃを強制的に上昇させる手段（図示略）
等を設け、発振周波数がゼロに近い領域や制御電圧Ｖｃ
がゼロに近い領域にあることを検出したときに制御電圧
Ｖｃを強制的に上昇させることで速やかな発振動作を開
始させるように構成するものもあった。しかしながら、
このように制御電圧検出回路９や周波数ゼロ検出回路１
０並びに制御電圧Ｖｃを強制的に上昇させる手段等を設
けると、ＰＬＬ回路の回路規模が大きくなってしまい、
チップ面積を増大させチップの製造コストの上昇を招く
といった問題がある。
Ｖｃが低いときには、ＰＬＬ回路がロックできずにＰＬ
Ｌ回路から出力されるクロック信号が不安定になる恐れ
がある。そこで、電源立上げ時に正確な動作を要するよ
うな半導体集積回路の場合には、電源立上げ時のクロッ
クの不安定さを回避するために、図２１の点線で示すよ
うに、制御電圧検出回路９や周波数ゼロ検出回路１０並
びに制御電圧Ｖｃを強制的に上昇させる手段（図示略）
等を設け、発振周波数がゼロに近い領域や制御電圧Ｖｃ
がゼロに近い領域にあることを検出したときに制御電圧
Ｖｃを強制的に上昇させることで速やかな発振動作を開
始させるように構成するものもあった。しかしながら、
このように制御電圧検出回路９や周波数ゼロ検出回路１
０並びに制御電圧Ｖｃを強制的に上昇させる手段等を設
けると、ＰＬＬ回路の回路規模が大きくなってしまい、
チップ面積を増大させチップの製造コストの上昇を招く
といった問題がある。
【０００９】また、上記従来のＶ／Ｉ変換回路８０で
は、ＭＯＳトランジスタサイズを適宜調整することで、
図２３の特性曲線Ａ，Ｂに示すように電圧電流変換特性
を変化させることができる。しかし、例えば高周波数を
得ようと制御電流を増加させると、これに伴い特性曲線
の傾きが急になって（制御感度があがって）しまい、低
い制御感度を得ようとしても出来ない問題がある。（設
定自由度が少ない）制御感度が高すぎると、制御電圧の
わずかな変動で発振周波数が変化するため、電圧制御型
発振器の周波数安定度の悪化を招く。もしここで安定度
の改善のために低域フィルタの定数を大きくするなどし
ても、ＰＬＬがロックするまでの時間が増大したり、ロ
ック近傍で不感帯が大きくなりＰＬＬのジッタが増える
など、他の手段では補えない欠点となる。
は、ＭＯＳトランジスタサイズを適宜調整することで、
図２３の特性曲線Ａ，Ｂに示すように電圧電流変換特性
を変化させることができる。しかし、例えば高周波数を
得ようと制御電流を増加させると、これに伴い特性曲線
の傾きが急になって（制御感度があがって）しまい、低
い制御感度を得ようとしても出来ない問題がある。（設
定自由度が少ない）制御感度が高すぎると、制御電圧の
わずかな変動で発振周波数が変化するため、電圧制御型
発振器の周波数安定度の悪化を招く。もしここで安定度
の改善のために低域フィルタの定数を大きくするなどし
ても、ＰＬＬがロックするまでの時間が増大したり、ロ
ック近傍で不感帯が大きくなりＰＬＬのジッタが増える
など、他の手段では補えない欠点となる。
【００１０】この発明の目的は、基準クロックの入力が
途絶えた場合や電源立上げ時など制御電圧が低い領域に
ある場合でも、周波数ゼロ検出回路や制御電圧検出回路
などの回路を増設しなくても、発振が可能なＰＬＬ回路
を備えた半導体集積回路を提供することにある。
途絶えた場合や電源立上げ時など制御電圧が低い領域に
ある場合でも、周波数ゼロ検出回路や制御電圧検出回路
などの回路を増設しなくても、発振が可能なＰＬＬ回路
を備えた半導体集積回路を提供することにある。
【００１１】この発明の他の目的は、制御感度の設定自
由度が多く、所望の制御電流範囲で所望の制御感度を比
較的容易に得ることのできる電圧制御発振器を有するＰ
ＬＬ回路を備えた半導体集積回路を提供することにあ
る。
由度が多く、所望の制御電流範囲で所望の制御感度を比
較的容易に得ることのできる電圧制御発振器を有するＰ
ＬＬ回路を備えた半導体集積回路を提供することにあ
る。
【００１２】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、制御電圧に応じた周波数で発振
動作する電圧制御発振器を有するＰＬＬ回路が設けられ
た半導体集積回路において、上記電圧制御発振器は、上
記制御電圧をこの電圧値に応じた制御電流に変換する電
圧電流変換回路と、該電圧電流変換回路により生成され
た制御電流に対応する動作電流が流されて該電流値に応
じた周波数で発振する発振回路とを備え、上記電圧電流
変換回路には、上記制御電圧をゲートに受ける入力ＭＯ
Ｓトランジスタと並列形態に設けられ、上記制御電圧に
基づく制御電流に補助的に電流を付加する補助電流付加
手段が設けられている構成である。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、制御電圧に応じた周波数で発振
動作する電圧制御発振器を有するＰＬＬ回路が設けられ
た半導体集積回路において、上記電圧制御発振器は、上
記制御電圧をこの電圧値に応じた制御電流に変換する電
圧電流変換回路と、該電圧電流変換回路により生成され
た制御電流に対応する動作電流が流されて該電流値に応
じた周波数で発振する発振回路とを備え、上記電圧電流
変換回路には、上記制御電圧をゲートに受ける入力ＭＯ
Ｓトランジスタと並列形態に設けられ、上記制御電圧に
基づく制御電流に補助的に電流を付加する補助電流付加
手段が設けられている構成である。
【００１４】このような手段によれば、制御電圧が低い
領域であっても補助電流が制御電流として流れるので、
制御電圧が低い領域であっても電圧制御発振器により発
振動作が行われることとなる。従って、何らかの原因で
ＰＬＬ回路に入力される基準クロック信号が途絶えた場
合でも、ＰＬＬ回路から低い周波数の発振出力が供給さ
れるといったフェイルセイフ機能を備えたＰＬＬ回路を
構成できる。
領域であっても補助電流が制御電流として流れるので、
制御電圧が低い領域であっても電圧制御発振器により発
振動作が行われることとなる。従って、何らかの原因で
ＰＬＬ回路に入力される基準クロック信号が途絶えた場
合でも、ＰＬＬ回路から低い周波数の発振出力が供給さ
れるといったフェイルセイフ機能を備えたＰＬＬ回路を
構成できる。
【００１５】また、制御電圧が低い領域であっても所定
周波数の安定した発振動作が行われる構成なので、電源
立上り時などでも速やかに発振してＰＬＬ回路から発振
信号を供給することが出来る。しかも、補助電流を流す
構成を付加するだけなので、回路規模もさほど大きくな
らず、チップ製造コストを高騰させたりしない。
周波数の安定した発振動作が行われる構成なので、電源
立上り時などでも速やかに発振してＰＬＬ回路から発振
信号を供給することが出来る。しかも、補助電流を流す
構成を付加するだけなので、回路規模もさほど大きくな
らず、チップ製造コストを高騰させたりしない。
【００１６】具体的には、上記発振回路は、複数の論理
ゲートが継続接続され且つ最終段の出力が初段の入力に
帰還されてなるリング発振器であり、上記動作電流は上
記論理ゲートに流される電流である。また、上記論理ゲ
ートには、上記制御電流がドレインに流れる上記電圧電
流変換回路のＭＯＳトランジスタとカレントミラー接続
された電流制御用のＭＯＳトランジスタが接続され、該
ＭＯＳトランジスタにより上記制御電流に対応した動作
電流が上記論理ゲートに流れるように構成されるのもで
ある。
ゲートが継続接続され且つ最終段の出力が初段の入力に
帰還されてなるリング発振器であり、上記動作電流は上
記論理ゲートに流される電流である。また、上記論理ゲ
ートには、上記制御電流がドレインに流れる上記電圧電
流変換回路のＭＯＳトランジスタとカレントミラー接続
された電流制御用のＭＯＳトランジスタが接続され、該
ＭＯＳトランジスタにより上記制御電流に対応した動作
電流が上記論理ゲートに流れるように構成されるのもで
ある。
【００１７】また、上記電圧電流変換回路は、制御電圧
をゲートに受ける入力ＭＯＳトランジスタと、該入力Ｍ
ＯＳトランジスタと直列接続された負荷ＭＯＳトランジ
スタとを有し、該負荷ＭＯＳトランジスタを流れるドレ
イン電流を上記制御電流とするとともに、上記補助電流
付加手段は、上記負荷ＭＯＳトランジスタのドレイン端
子側に上記入力ＭＯＳトランジスタと並列に接続された
ＭＯＳトランジスタである。
をゲートに受ける入力ＭＯＳトランジスタと、該入力Ｍ
ＯＳトランジスタと直列接続された負荷ＭＯＳトランジ
スタとを有し、該負荷ＭＯＳトランジスタを流れるドレ
イン電流を上記制御電流とするとともに、上記補助電流
付加手段は、上記負荷ＭＯＳトランジスタのドレイン端
子側に上記入力ＭＯＳトランジスタと並列に接続された
ＭＯＳトランジスタである。
【００１８】望ましくは、上記負荷ＭＯＳトランジスタ
と入力ＭＯＳトランジスタとを通る電流パス上、およ
び、上記負荷ＭＯＳトランジスタと補助電流負荷用の上
記ＭＯＳトランジスタとを通る電流パス上に、ゲートに
入力される信号に応じて上記電流パスに流れる電流を遮
断する電流遮断用のＭＯＳトランジスタを設けると良
い。この電流遮断用のＭＯＳトランジスタにより、ＰＬ
Ｌ回路を動作させないときに電流を遮断して消費電力を
低くすることが出来る。
と入力ＭＯＳトランジスタとを通る電流パス上、およ
び、上記負荷ＭＯＳトランジスタと補助電流負荷用の上
記ＭＯＳトランジスタとを通る電流パス上に、ゲートに
入力される信号に応じて上記電流パスに流れる電流を遮
断する電流遮断用のＭＯＳトランジスタを設けると良
い。この電流遮断用のＭＯＳトランジスタにより、ＰＬ
Ｌ回路を動作させないときに電流を遮断して消費電力を
低くすることが出来る。
【００１９】また望ましくは、上記電圧電流変換回路
は、制御電圧と基準電位とをそれぞれゲートに受ける一
対の差動入力ＭＯＳトランジスタと、これら一対の差動
入力ＭＯＳトランジスタの共通ソースに接続された定電
流ＭＯＳトランジスタと、上記一対の差動入力ＭＯＳト
ランジスタのうち少なくとも一方の差動入力ＭＯＳトラ
ンジスタのドレイン側に接続されゲートとドレインを結
合された負荷ＭＯＳトランジスタとを有し、この負荷Ｍ
ＯＳトランジスタを流れるドレイン電流が制御電流とさ
れるとともに、上記補助電流付加手段は、上記負荷ＭＯ
Ｓトランジスタのドレイン端子に接続されるとともに、
上記定電流ＭＯＳトランジスタのゲート電圧に対応した
電圧がゲートに印加されたＭＯＳトランジスタであると
良い。
は、制御電圧と基準電位とをそれぞれゲートに受ける一
対の差動入力ＭＯＳトランジスタと、これら一対の差動
入力ＭＯＳトランジスタの共通ソースに接続された定電
流ＭＯＳトランジスタと、上記一対の差動入力ＭＯＳト
ランジスタのうち少なくとも一方の差動入力ＭＯＳトラ
ンジスタのドレイン側に接続されゲートとドレインを結
合された負荷ＭＯＳトランジスタとを有し、この負荷Ｍ
ＯＳトランジスタを流れるドレイン電流が制御電流とさ
れるとともに、上記補助電流付加手段は、上記負荷ＭＯ
Ｓトランジスタのドレイン端子に接続されるとともに、
上記定電流ＭＯＳトランジスタのゲート電圧に対応した
電圧がゲートに印加されたＭＯＳトランジスタであると
良い。
【００２０】このように構成することで、電流発生用Ｍ
ＯＳトランジスタにより生成される補助電流は制御電圧
に関わらず一定のものとなる。それゆえ、補助電流付加
手段がある場合と無い場合とでは、図１０にあるように
制御電圧−制御電流の特性曲線や制御電圧−発振周波数
の特性曲線は、曲線の形状は同一のまま補助電流の分だ
け縦軸に沿ってシフトしたものとなる。そして、補助電
流の値は電流発生用ＭＯＳトランジスタの素子サイズに
より変えられるので、この素子サイズを適宜設定するこ
とで制御電圧−発振周波数の特性曲線を縦軸方向に所望
な量だけシフトさせることが出来る。すなわち、その
分、電圧制御発振器の特性設定の自由度が増す。
ＯＳトランジスタにより生成される補助電流は制御電圧
に関わらず一定のものとなる。それゆえ、補助電流付加
手段がある場合と無い場合とでは、図１０にあるように
制御電圧−制御電流の特性曲線や制御電圧−発振周波数
の特性曲線は、曲線の形状は同一のまま補助電流の分だ
け縦軸に沿ってシフトしたものとなる。そして、補助電
流の値は電流発生用ＭＯＳトランジスタの素子サイズに
より変えられるので、この素子サイズを適宜設定するこ
とで制御電圧−発振周波数の特性曲線を縦軸方向に所望
な量だけシフトさせることが出来る。すなわち、その
分、電圧制御発振器の特性設定の自由度が増す。
【００２１】従って、例えば、電圧制御発振器の他のト
ランジスタのサイズ調整や発振器側の設定により制御電
圧−発振周波数の特性曲線の傾きを変え、上記補助電流
の設定により制御電圧−発振周波数の特性曲線の補助量
を変えることで、所望の制御電流範囲で所望の制御感度
を容易に得ることが出来る。また、電圧制御発振器の制
御感度は、制動効果を表すダンピングファクタなどＰＬ
Ｌ回路のループ特性を決定する主要因の一つであるの
で、電圧制御発振器の制御感度を自由に設定できると云
うことでＰＬＬ回路の特性設定の自由度も上がる。
ランジスタのサイズ調整や発振器側の設定により制御電
圧−発振周波数の特性曲線の傾きを変え、上記補助電流
の設定により制御電圧−発振周波数の特性曲線の補助量
を変えることで、所望の制御電流範囲で所望の制御感度
を容易に得ることが出来る。また、電圧制御発振器の制
御感度は、制動効果を表すダンピングファクタなどＰＬ
Ｌ回路のループ特性を決定する主要因の一つであるの
で、電圧制御発振器の制御感度を自由に設定できると云
うことでＰＬＬ回路の特性設定の自由度も上がる。
【００２２】さらに望ましくは、抵抗分割回路と該抵抗
分割回路に直列接続されゲートとドレインが結合された
バイアス電流用ＭＯＳトランジスタとからなり、上記基
準電位と上記定電流ＭＯＳトランジスタのゲート電圧を
生成するバイアス回路を備えている場合に、該バイアス
回路の電流パス上にゲートに入力される信号に応じて該
電流パスに流れる電流を遮断する電流遮断用のＭＯＳト
ランジスタを設けると良い。この電流遮断用のＭＯＳト
ランジスタにより、ＰＬＬ回路を動作させないときに電
流を遮断して消費電力を低くすることが出来る。
分割回路に直列接続されゲートとドレインが結合された
バイアス電流用ＭＯＳトランジスタとからなり、上記基
準電位と上記定電流ＭＯＳトランジスタのゲート電圧を
生成するバイアス回路を備えている場合に、該バイアス
回路の電流パス上にゲートに入力される信号に応じて該
電流パスに流れる電流を遮断する電流遮断用のＭＯＳト
ランジスタを設けると良い。この電流遮断用のＭＯＳト
ランジスタにより、ＰＬＬ回路を動作させないときに電
流を遮断して消費電力を低くすることが出来る。
【００２３】
【発明の実施の形態】以下、本発明の好適な実施例を図
１〜図１７の図面に基づいて説明する。
１〜図１７の図面に基づいて説明する。
【００２４】［第１の実施の形態］図１は、本発明を適
用して好適な電圧制御発振回路の第１実施例を示す回路
図である。この実施例の電圧制御発振回路２は、例えば
高速に動作するマイクロコンピュータやＤＳＰなどの半
導体集積回路において内部クロック発生回路として設け
られるＰＬＬ回路の一部を構成する回路であり、制御電
圧Ｖｃをその電圧値に応じた制御電流Ｉｃに変換するＶ
／Ｉ変換回路１０と、複数のインバータＩＮＶ１〜ＩＮ
Ｖ３を縦続接続し且つ最終段の出力が初段の入力に帰還
されてなるリング発振器２０とから構成される。
用して好適な電圧制御発振回路の第１実施例を示す回路
図である。この実施例の電圧制御発振回路２は、例えば
高速に動作するマイクロコンピュータやＤＳＰなどの半
導体集積回路において内部クロック発生回路として設け
られるＰＬＬ回路の一部を構成する回路であり、制御電
圧Ｖｃをその電圧値に応じた制御電流Ｉｃに変換するＶ
／Ｉ変換回路１０と、複数のインバータＩＮＶ１〜ＩＮ
Ｖ３を縦続接続し且つ最終段の出力が初段の入力に帰還
されてなるリング発振器２０とから構成される。
【００２５】Ｖ／Ｉ変換器１０は、ゲートに制御電圧Ｖ
ｃを受けてオン抵抗が変化するＮチャネル形の入力ＭＯ
ＳトランジスタＱ１と、該入力ＭＯＳトランジスタＱ１
と直列に接続されるとともにゲートとドレインが結合さ
れ負荷抵抗として作用して１次制御電流Ｉｃが流される
ＰチャネルＭＯＳトランジスタＱ２と、該ＭＯＳトラン
ジスタＱ２に補助電流としてのオフセット電流Ｉｓを流
すべく該ＭＯＳトランジスタＱ２と直列且つ上記入力Ｍ
ＯＳトランジスタＱ１と並列に接続され且つゲートとド
レインが結合された補助電流付加手段としてのＮチャネ
ル形のオフセット電流用ＭＯＳトランジスタＱ３と、前
記ＭＯＳトランジスタＱ２にカレントミラー接続された
ＰチャネルＭＯＳトランジスタＱ４およびこれら直列に
接続されたＮチャネルＭＯＳトランジスタＱ５からなる
電流−電圧変換回路とから構成される。この電流−電圧
変換回路のＰチャネルＭＯＳトランジスタＱ４は制御電
流Ｉｃが流されるＭＯＳトランジスタＱ２とカレントミ
ラー接続される一方、ＮチャネルＭＯＳトランジスタＱ
５はゲートとドレインが結合されて抵抗として働きＭＯ
ＳトランジスタＱ２に流れる電流Ｉｃと同一の大きさの
２次制御電流Ｉｃが流れるようにされている。
ｃを受けてオン抵抗が変化するＮチャネル形の入力ＭＯ
ＳトランジスタＱ１と、該入力ＭＯＳトランジスタＱ１
と直列に接続されるとともにゲートとドレインが結合さ
れ負荷抵抗として作用して１次制御電流Ｉｃが流される
ＰチャネルＭＯＳトランジスタＱ２と、該ＭＯＳトラン
ジスタＱ２に補助電流としてのオフセット電流Ｉｓを流
すべく該ＭＯＳトランジスタＱ２と直列且つ上記入力Ｍ
ＯＳトランジスタＱ１と並列に接続され且つゲートとド
レインが結合された補助電流付加手段としてのＮチャネ
ル形のオフセット電流用ＭＯＳトランジスタＱ３と、前
記ＭＯＳトランジスタＱ２にカレントミラー接続された
ＰチャネルＭＯＳトランジスタＱ４およびこれら直列に
接続されたＮチャネルＭＯＳトランジスタＱ５からなる
電流−電圧変換回路とから構成される。この電流−電圧
変換回路のＰチャネルＭＯＳトランジスタＱ４は制御電
流Ｉｃが流されるＭＯＳトランジスタＱ２とカレントミ
ラー接続される一方、ＮチャネルＭＯＳトランジスタＱ
５はゲートとドレインが結合されて抵抗として働きＭＯ
ＳトランジスタＱ２に流れる電流Ｉｃと同一の大きさの
２次制御電流Ｉｃが流れるようにされている。
【００２６】リング発振器２０は、リング状に連接され
た複数のＣＭＯＳトランジスタインバータＩＮＶ１〜Ｉ
ＮＶ３と、各インバータＩＮＶ１〜ＩＮＶ３と電源電圧
Ｖｃｃ，ＧＮＤとの間にそれぞれ設けられ各インバータ
ＩＮＶ１〜ＩＮＶ３の動作電流を制御する正極側の電流
制御用ＭＯＳトランジスタＱ２７〜Ｑ２９と負極側の電
流制御用ＭＯＳトランジスタＱ３０〜Ｑ３２とから構成
される。
た複数のＣＭＯＳトランジスタインバータＩＮＶ１〜Ｉ
ＮＶ３と、各インバータＩＮＶ１〜ＩＮＶ３と電源電圧
Ｖｃｃ，ＧＮＤとの間にそれぞれ設けられ各インバータ
ＩＮＶ１〜ＩＮＶ３の動作電流を制御する正極側の電流
制御用ＭＯＳトランジスタＱ２７〜Ｑ２９と負極側の電
流制御用ＭＯＳトランジスタＱ３０〜Ｑ３２とから構成
される。
【００２７】正極側の電流制御用ＭＯＳトランジスタＱ
２７〜Ｑ２９はともに同じ素子サイズに形成され、Ｖ／
Ｉ変換回路１０において制御電流Ｉｃが流されるＰチャ
ネルＭＯＳトランジスタＱ２とそれぞれカレントミラー
接続されている。また、負極側の電流制御用ＭＯＳトラ
ンジスタＱ２７〜Ｑ２９もともに同じ素子サイズに形成
され、Ｖ／Ｉ変換回路１０において２次制御電流Ｉｃが
流されるＮチャネルＭＯＳトランジスタＱ５とそれぞれ
カレントミラー接続されている。なお、Ｖ／Ｉ変換回路
１０で１次制御電流Ｉｃが出力されるＭＯＳトランジス
タＱ２，Ｑ５と、これらＭＯＳトランジスタＱ２，Ｑ５
とカレントミラー接続される発振器２０側の電流制御用
ＭＯＳトランジスタＱ２７〜Ｑ３２とのゲート幅の比を
変えることで電流制御用ＭＯＳトランジスタＱ２７〜Ｑ
３２に流れる電流量を、制御電流Ｉｃの比例定数倍に設
定することが出来る。
２７〜Ｑ２９はともに同じ素子サイズに形成され、Ｖ／
Ｉ変換回路１０において制御電流Ｉｃが流されるＰチャ
ネルＭＯＳトランジスタＱ２とそれぞれカレントミラー
接続されている。また、負極側の電流制御用ＭＯＳトラ
ンジスタＱ２７〜Ｑ２９もともに同じ素子サイズに形成
され、Ｖ／Ｉ変換回路１０において２次制御電流Ｉｃが
流されるＮチャネルＭＯＳトランジスタＱ５とそれぞれ
カレントミラー接続されている。なお、Ｖ／Ｉ変換回路
１０で１次制御電流Ｉｃが出力されるＭＯＳトランジス
タＱ２，Ｑ５と、これらＭＯＳトランジスタＱ２，Ｑ５
とカレントミラー接続される発振器２０側の電流制御用
ＭＯＳトランジスタＱ２７〜Ｑ３２とのゲート幅の比を
変えることで電流制御用ＭＯＳトランジスタＱ２７〜Ｑ
３２に流れる電流量を、制御電流Ｉｃの比例定数倍に設
定することが出来る。
【００２８】上記の構成により、リング発振器２０の各
インバータＩＮＶ１〜ＩＮＶ３に流される電流はＶ／Ｉ
変換回路１０に流れる制御電流Ｉｃと比例することにな
り、この電流量に応じて各インバータＩＮＶ１〜ＩＮＶ
３の反転動作速度が変化する。そして、それによって発
振器２０全体の遅延時間が変化し、電圧制御発振器２か
ら出力される発振信号φＯＵＴの周波数も変化する。
インバータＩＮＶ１〜ＩＮＶ３に流される電流はＶ／Ｉ
変換回路１０に流れる制御電流Ｉｃと比例することにな
り、この電流量に応じて各インバータＩＮＶ１〜ＩＮＶ
３の反転動作速度が変化する。そして、それによって発
振器２０全体の遅延時間が変化し、電圧制御発振器２か
ら出力される発振信号φＯＵＴの周波数も変化する。
【００２９】図２には、上記電圧制御発振回路２の制御
電圧−制御電流の特性グラフを、図３には、上記電圧制
御発振回路２の制御電圧−発振周波数の特性グラフを示
す。これらの図において、実線で示す特性曲線は上記の
電圧制御発振回路２のもの、点線で示す特性曲線はオフ
セット電流用ＭＯＳトランジスタＱ３がない場合のもの
を示している。
電圧−制御電流の特性グラフを、図３には、上記電圧制
御発振回路２の制御電圧−発振周波数の特性グラフを示
す。これらの図において、実線で示す特性曲線は上記の
電圧制御発振回路２のもの、点線で示す特性曲線はオフ
セット電流用ＭＯＳトランジスタＱ３がない場合のもの
を示している。
【００３０】この実施例の電圧制御発振回路２において
は、オフセット電流用ＭＯＳトランジスタＱ３のゲート
端子は入力ＭＯＳトランジスタＱ１のドレイン側のノー
ドｎ１に接続されているので、オフセット電流用ＭＯＳ
トランジスタＱ３に電流が流れるのは、制御電圧Ｖｃが
低下してノードｎ１の電位が上昇しているときであり、
制御電圧Ｖｃが上昇してノードｎ１の電位が下降すると
オフセット電流用ＭＯＳトランジスタＱ３のゲート電位
も低くなるためオフセット電流は流れない。
は、オフセット電流用ＭＯＳトランジスタＱ３のゲート
端子は入力ＭＯＳトランジスタＱ１のドレイン側のノー
ドｎ１に接続されているので、オフセット電流用ＭＯＳ
トランジスタＱ３に電流が流れるのは、制御電圧Ｖｃが
低下してノードｎ１の電位が上昇しているときであり、
制御電圧Ｖｃが上昇してノードｎ１の電位が下降すると
オフセット電流用ＭＯＳトランジスタＱ３のゲート電位
も低くなるためオフセット電流は流れない。
【００３１】すなわち、図２に示すように、この実施例
のＶ／Ｉ変換回路１０は、制御電圧Ｖｃが高い範囲では
オフセット電流用ＭＯＳトランジスタＱ３が無い場合の
特性と変わらないが、制御電圧Ｖｃが低い範囲では制御
電圧Ｖｃが０Ｖ（グランド電位或いは負極側の電源電
位）になってもほぼ一定の電流が流れるような特性とな
る。そして、このようにして制御電圧Ｖｃが低いときに
オフセット電流が流れることで制御電圧Ｖｃが低くても
発振器２０のインバータＩＮＶ１〜ＩＮＶ３に電流が流
れ、電圧制御発振回路２の特性は、図３に示すように、
制御電圧Ｖｃが高い範囲ではオフセット電流用ＭＯＳト
ランジスタＱ３が無い場合と変わらないが、制御電圧Ｖ
ｃが低い範囲では制御電圧Ｖｃが０Ｖになってもほぼ一
定の低い周波数で発振するような特性となる。
のＶ／Ｉ変換回路１０は、制御電圧Ｖｃが高い範囲では
オフセット電流用ＭＯＳトランジスタＱ３が無い場合の
特性と変わらないが、制御電圧Ｖｃが低い範囲では制御
電圧Ｖｃが０Ｖ（グランド電位或いは負極側の電源電
位）になってもほぼ一定の電流が流れるような特性とな
る。そして、このようにして制御電圧Ｖｃが低いときに
オフセット電流が流れることで制御電圧Ｖｃが低くても
発振器２０のインバータＩＮＶ１〜ＩＮＶ３に電流が流
れ、電圧制御発振回路２の特性は、図３に示すように、
制御電圧Ｖｃが高い範囲ではオフセット電流用ＭＯＳト
ランジスタＱ３が無い場合と変わらないが、制御電圧Ｖ
ｃが低い範囲では制御電圧Ｖｃが０Ｖになってもほぼ一
定の低い周波数で発振するような特性となる。
【００３２】図４には上記電圧制御型発振器２を適用し
たＰＬＬ回路１のブロック図を、図５にはこのＰＬＬ回
路１の動作の一例を説明するタイムチャートを示す。
たＰＬＬ回路１のブロック図を、図５にはこのＰＬＬ回
路１の動作の一例を説明するタイムチャートを示す。
【００３３】図４のＰＬＬ回路は例えば高速に動作する
マイクロコンピュータやＤＳＰのクロック発生用として
設けられるものである。図４において、２は上述の電圧
制御発振器、３は電圧制御発振器２からの発振信号を分
周して比較信号を出力する分周器、４は分周器３からの
比較信号と外部入力される基準クロックφＩＮとの位相
比較を行って位相差を示す位相誤差信号を出力する位相
比較器、５は位相誤差信号から高周波成分を除去して位
相のズレに応じた制御電圧Ｖｃを生成する低域フィルタ
である。
マイクロコンピュータやＤＳＰのクロック発生用として
設けられるものである。図４において、２は上述の電圧
制御発振器、３は電圧制御発振器２からの発振信号を分
周して比較信号を出力する分周器、４は分周器３からの
比較信号と外部入力される基準クロックφＩＮとの位相
比較を行って位相差を示す位相誤差信号を出力する位相
比較器、５は位相誤差信号から高周波成分を除去して位
相のズレに応じた制御電圧Ｖｃを生成する低域フィルタ
である。
【００３４】このように本発明に係る電圧制御発振器２
を適用したＰＬＬ回路１によれば、図５に示すように、
電源が立ち上がると外部入力される基準クロックφＩＮ
に同調して電圧制御発振器２が発振動作して発振信号φ
ＯＵＴを出力する。その後、基準クロックφＩＮの周波
数が低くなるとそれに伴い制御電圧Ｖｃが低下し、発振
信号φＯＵＴの周波数も低くなってくる。そして、基準
クロックφＩＮの周波数が更に低くなってＰＬＬ回路１
のロックレンジを外れたり基準クロックφＩＮが停止し
たりすると、制御電圧Ｖｃは０Ｖにまで低下するが、こ
のときＶ／Ｉ変換回路１０ではオフセット電流用ＭＯＳ
トランジスタＱ３に流れるオフセット電流Ｉｓが出力さ
れ、このオフセット電流Ｉｓに基づく動作電流がリング
発振器２０に供給されるので、電圧制御発振器２からは
低い周波数の発振信号φＯＵＴが出力され続ける。
を適用したＰＬＬ回路１によれば、図５に示すように、
電源が立ち上がると外部入力される基準クロックφＩＮ
に同調して電圧制御発振器２が発振動作して発振信号φ
ＯＵＴを出力する。その後、基準クロックφＩＮの周波
数が低くなるとそれに伴い制御電圧Ｖｃが低下し、発振
信号φＯＵＴの周波数も低くなってくる。そして、基準
クロックφＩＮの周波数が更に低くなってＰＬＬ回路１
のロックレンジを外れたり基準クロックφＩＮが停止し
たりすると、制御電圧Ｖｃは０Ｖにまで低下するが、こ
のときＶ／Ｉ変換回路１０ではオフセット電流用ＭＯＳ
トランジスタＱ３に流れるオフセット電流Ｉｓが出力さ
れ、このオフセット電流Ｉｓに基づく動作電流がリング
発振器２０に供給されるので、電圧制御発振器２からは
低い周波数の発振信号φＯＵＴが出力され続ける。
【００３５】従って、何らかの原因でＰＬＬ回路に入力
される基準クロック信号が途絶えた場合でも、低い周波
数の発振信号が出力されるといったフェイルセイフ機能
を備えたＰＬＬ回路が得られる。
される基準クロック信号が途絶えた場合でも、低い周波
数の発振信号が出力されるといったフェイルセイフ機能
を備えたＰＬＬ回路が得られる。
【００３６】［第２の実施の形態］図６は、第２の実施
例の電圧制御発振回路を示す回路図である。この第２実
施例の電圧制御発振回路２は、制御電圧Ｖｃをゲートに
受けるＮチャネル形の入力ＭＯＳトランジスタＱ１１
と、ドレインとゲートが結合され制御電流Ｉｃが出力さ
れるＮチャネル形のＭＯＳトランジスタＱ１２とが、入
力ＭＯＳトランジスタＱ１１が正極の電源電圧Ｖｃｃ側
に、制御電流Ｉｃが流されるＭＯＳトランジスタＱ１２
がグランドＧＮＤ側に接続されているタイプのＶ／Ｉ変
換回路に本発明を適用したものである。
例の電圧制御発振回路を示す回路図である。この第２実
施例の電圧制御発振回路２は、制御電圧Ｖｃをゲートに
受けるＮチャネル形の入力ＭＯＳトランジスタＱ１１
と、ドレインとゲートが結合され制御電流Ｉｃが出力さ
れるＮチャネル形のＭＯＳトランジスタＱ１２とが、入
力ＭＯＳトランジスタＱ１１が正極の電源電圧Ｖｃｃ側
に、制御電流Ｉｃが流されるＭＯＳトランジスタＱ１２
がグランドＧＮＤ側に接続されているタイプのＶ／Ｉ変
換回路に本発明を適用したものである。
【００３７】オフセット電流Ｉｓを流すオフセット電流
用ＭＯＳトランジスタＱ１３はＰチャネル形のＭＯＳト
ランジスタで構成され、そのゲートとドレインとが結合
されて、正極側の電源電圧Ｖｃｃと制御電流Ｉｃが流さ
れるＭＯＳトランジスタＱ１２のドレイン端子との間に
接続されている。
用ＭＯＳトランジスタＱ１３はＰチャネル形のＭＯＳト
ランジスタで構成され、そのゲートとドレインとが結合
されて、正極側の電源電圧Ｖｃｃと制御電流Ｉｃが流さ
れるＭＯＳトランジスタＱ１２のドレイン端子との間に
接続されている。
【００３８】ＭＯＳトランジスタＱ１４，Ｑ１５は、Ｐ
チャネル側の制御電流Ｉｃを生成するためのもので、第
１実施例のＰチャネルＭＯＳトランジスタＱ４とＮチャ
ネルＭＯＳトランジスタＱ５と同等のものである。
チャネル側の制御電流Ｉｃを生成するためのもので、第
１実施例のＰチャネルＭＯＳトランジスタＱ４とＮチャ
ネルＭＯＳトランジスタＱ５と同等のものである。
【００３９】この第２実施例の電圧制御発振回路２にお
いても、第１実施例の電圧制御発振回路２と同等の作用
・効果が得られる。
いても、第１実施例の電圧制御発振回路２と同等の作用
・効果が得られる。
【００４０】［第３の実施の形態］図７は、第３の実施
例の電圧制御発振回路を示す回路図である。この第３実
施例の電圧制御発振回路は、本発明を差動形式のリング
発振器２０に適用した例である。差動形式のリング発振
器２０は、一対の差動入力ＭＯＳトランジスタＱ３８，
Ｑ３９、アクティブ負荷ＭＯＳトランジスタＱ４０，Ｑ
４１および差動入力ＭＯＳトランジスタＱ３８，Ｑ３９
に定電流を供給する定電流用ＭＯＳトランジスタＱ３３
とからなる差動増幅回路を複数段連接し、且つ最終段か
ら初段にフィードバックして構成されるものである。そ
して、この発振回路２０でも定電流用ＭＯＳトランジス
タＱ３３が供給する電流量を調整することで各段の遅延
時間が変化し発振周波数が変化する。
例の電圧制御発振回路を示す回路図である。この第３実
施例の電圧制御発振回路は、本発明を差動形式のリング
発振器２０に適用した例である。差動形式のリング発振
器２０は、一対の差動入力ＭＯＳトランジスタＱ３８，
Ｑ３９、アクティブ負荷ＭＯＳトランジスタＱ４０，Ｑ
４１および差動入力ＭＯＳトランジスタＱ３８，Ｑ３９
に定電流を供給する定電流用ＭＯＳトランジスタＱ３３
とからなる差動増幅回路を複数段連接し、且つ最終段か
ら初段にフィードバックして構成されるものである。そ
して、この発振回路２０でも定電流用ＭＯＳトランジス
タＱ３３が供給する電流量を調整することで各段の遅延
時間が変化し発振周波数が変化する。
【００４１】差動形式のリング発振器２０を用いた場
合、制御電流ＩｃはＰチャネル側のみの供給で良いた
め、図１の第１実施例でＮチャネル側へ制御電流Ｉｃを
出力するために設けたＭＯＳトランジスタＱ４，Ｑ５を
省くことが出来る。
合、制御電流ＩｃはＰチャネル側のみの供給で良いた
め、図１の第１実施例でＮチャネル側へ制御電流Ｉｃを
出力するために設けたＭＯＳトランジスタＱ４，Ｑ５を
省くことが出来る。
【００４２】この第３実施例の電圧制御発振回路２によ
っても第１実施例の電圧制御発振回路２と同様の作用・
効果が得られる。。
っても第１実施例の電圧制御発振回路２と同様の作用・
効果が得られる。。
【００４３】［第４の実施の形態］図８は、第４の実施
例の電圧制御発振回路を示す回路図である。この第４実
施例の電圧制御発振回路は、ＰＬＬ回路１を停止させた
ときに消費電力を低減するために、入力ＭＯＳトランジ
スタＱ１およびオフセット電流用ＭＯＳトランジスタＱ
３とグランドＧＮＤとの間にそれぞれ電流遮断用のスイ
ッチＭＯＳトランジスタＱ６，Ｑ７を設け、それらのゲ
ート端子にストップ信号ＳＴＯＰを入力して制御するよ
うにしたものである。
例の電圧制御発振回路を示す回路図である。この第４実
施例の電圧制御発振回路は、ＰＬＬ回路１を停止させた
ときに消費電力を低減するために、入力ＭＯＳトランジ
スタＱ１およびオフセット電流用ＭＯＳトランジスタＱ
３とグランドＧＮＤとの間にそれぞれ電流遮断用のスイ
ッチＭＯＳトランジスタＱ６，Ｑ７を設け、それらのゲ
ート端子にストップ信号ＳＴＯＰを入力して制御するよ
うにしたものである。
【００４４】なお、電流遮断の他の方法として、Ｐチャ
ネルＭＯＳトランジスタＱ２のソースと電源電圧Ｖｃｃ
との間に電流遮断用のＰチャネルスイッチＭＯＳトラン
ジスタを設け、そのゲート端子にストップ信号ＳＴＯＰ
が入力されるようにしても良い。
ネルＭＯＳトランジスタＱ２のソースと電源電圧Ｖｃｃ
との間に電流遮断用のＰチャネルスイッチＭＯＳトラン
ジスタを設け、そのゲート端子にストップ信号ＳＴＯＰ
が入力されるようにしても良い。
【００４５】また、必要に応じてＶ／Ｉ変換回路１０か
らリング発振器２０に供給される電流制御用の電圧が印
加される制御電圧端子Ｐ，Ｎにそれぞれ電位固定用のプ
ルアップＭＯＳトランジスタとプルダウンＭＯＳトラン
ジスタを接続することで、ＰＬＬ回路１の停止時にリン
グ発振器２０に流れる電流も完全に遮断するように構成
しても良い。
らリング発振器２０に供給される電流制御用の電圧が印
加される制御電圧端子Ｐ，Ｎにそれぞれ電位固定用のプ
ルアップＭＯＳトランジスタとプルダウンＭＯＳトラン
ジスタを接続することで、ＰＬＬ回路１の停止時にリン
グ発振器２０に流れる電流も完全に遮断するように構成
しても良い。
【００４６】［第５の実施の形態］図９は、差動型のＶ
／Ｉ変換回路を用いた第５の実施例の電圧制御発振回路
を示す回路図である。この第５実施例の電圧制御発振回
路２はＶ／Ｉ変換回路５０を差動型としたものであり、
第１〜第４の実施例の電圧制御発振回路２とはそのオフ
セット電流Ｉｓの発生の仕方が若干異なっている。
／Ｉ変換回路を用いた第５の実施例の電圧制御発振回路
を示す回路図である。この第５実施例の電圧制御発振回
路２はＶ／Ｉ変換回路５０を差動型としたものであり、
第１〜第４の実施例の電圧制御発振回路２とはそのオフ
セット電流Ｉｓの発生の仕方が若干異なっている。
【００４７】この実施例の差動型のＶ／Ｉ変換回路５０
は、制御電圧Ｖｃと比較される基準電圧Ｖｒｅｆ（例え
ばＶｃｃ／２）を生成するために分割抵抗Ｒ１，Ｒ２並
びにゲート・ドレインを結合された定電流ＭＯＳトラン
ジスタＱ５０とを直列に接続してなるバイアス回路５１
と、制御電圧Ｖｃとバイアス回路５１で生成された基準
電圧Ｖｒｅｆとの電位差をとる差動増幅回路５２と、差
動増幅回路５２にオフセット電流Ｉｓを流すオフセット
電流用ＭＯＳトランジスタＱ５７と、Ｎチャネル側の制
御電流Ｉｃを出力するための出力回路５３とから構成さ
れる。
は、制御電圧Ｖｃと比較される基準電圧Ｖｒｅｆ（例え
ばＶｃｃ／２）を生成するために分割抵抗Ｒ１，Ｒ２並
びにゲート・ドレインを結合された定電流ＭＯＳトラン
ジスタＱ５０とを直列に接続してなるバイアス回路５１
と、制御電圧Ｖｃとバイアス回路５１で生成された基準
電圧Ｖｒｅｆとの電位差をとる差動増幅回路５２と、差
動増幅回路５２にオフセット電流Ｉｓを流すオフセット
電流用ＭＯＳトランジスタＱ５７と、Ｎチャネル側の制
御電流Ｉｃを出力するための出力回路５３とから構成さ
れる。
【００４８】差動増幅回路５２は、制御電圧Ｖｃと基準
電圧Ｖｒｅｆとを入力する一対の差動入力ＭＯＳトラン
ジスタＱ５２，Ｑ５３と、互いにカレントミラー接続さ
れ差動入力ＭＯＳトランジスタＱ５２，Ｑ５３のドレイ
ン側に接続されるアクティブ負荷ＭＯＳトランジスタＱ
５５，Ｑ５６と、バイアス回路５１の定電流ＭＯＳトラ
ンジスタＱ５２とカレントミラー接続され一対の差動入
力ＭＯＳトランジスタＱ５２，Ｑ５３に定電流を供給す
る定電流ＭＯＳトランジスタＱ５４とから構成される。
電圧Ｖｒｅｆとを入力する一対の差動入力ＭＯＳトラン
ジスタＱ５２，Ｑ５３と、互いにカレントミラー接続さ
れ差動入力ＭＯＳトランジスタＱ５２，Ｑ５３のドレイ
ン側に接続されるアクティブ負荷ＭＯＳトランジスタＱ
５５，Ｑ５６と、バイアス回路５１の定電流ＭＯＳトラ
ンジスタＱ５２とカレントミラー接続され一対の差動入
力ＭＯＳトランジスタＱ５２，Ｑ５３に定電流を供給す
る定電流ＭＯＳトランジスタＱ５４とから構成される。
【００４９】オフセット電流用ＭＯＳトランジスタＱ５
７は、ゲート・ドレイン間が結合され制御電流Ｉｃが出
力される側のＰチャネル負荷ＭＯＳトランジスタＱ５５
のドレイン端子とグランドＧＮＤとの間に接続されると
ともに、バイアス回路５１または差動増幅回路５２の定
電流ＭＯＳトランジスタＱ５０，Ｑ５４とカレントミラ
ー接続されている。従って、オフセット電流用ＭＯＳト
ランジスタＱ５７には、制御電圧Ｖｃの電圧値に関わり
なく一定のオフセット電流Ｉｓが流れることとなり、こ
のオフセット電流Ｉｓと、制御電圧Ｖｃと基準電圧Ｖｒ
ｅｆとの差電圧に応じて流れる電流とが加算されて制御
電流Ｉｃとして負荷ＭＯＳトランジスタＱ５５を流れ
る。
７は、ゲート・ドレイン間が結合され制御電流Ｉｃが出
力される側のＰチャネル負荷ＭＯＳトランジスタＱ５５
のドレイン端子とグランドＧＮＤとの間に接続されると
ともに、バイアス回路５１または差動増幅回路５２の定
電流ＭＯＳトランジスタＱ５０，Ｑ５４とカレントミラ
ー接続されている。従って、オフセット電流用ＭＯＳト
ランジスタＱ５７には、制御電圧Ｖｃの電圧値に関わり
なく一定のオフセット電流Ｉｓが流れることとなり、こ
のオフセット電流Ｉｓと、制御電圧Ｖｃと基準電圧Ｖｒ
ｅｆとの差電圧に応じて流れる電流とが加算されて制御
電流Ｉｃとして負荷ＭＯＳトランジスタＱ５５を流れ
る。
【００５０】出力回路５３のＰチャネルＭＯＳトランジ
スタＱ５８とＮチャネルＭＯＳトランジスタＱ５９と
は、図１の第１実施例のＭＯＳトランジスタＱ４，Ｑ５
と同様のものである。
スタＱ５８とＮチャネルＭＯＳトランジスタＱ５９と
は、図１の第１実施例のＭＯＳトランジスタＱ４，Ｑ５
と同様のものである。
【００５１】図１０には、上記電圧制御発振回路２の制
御電圧−制御電流の特性グラフを、図１１には、上記電
圧制御発振回路２の制御電圧−発振周波数の特性グラフ
を示す。これらの図において、実線で示す特性曲線は上
記の電圧制御発振回路２のもの、点線で示す特性曲線は
オフセット電流用ＭＯＳトランジスタＱ５７がない場合
のものを示している。
御電圧−制御電流の特性グラフを、図１１には、上記電
圧制御発振回路２の制御電圧−発振周波数の特性グラフ
を示す。これらの図において、実線で示す特性曲線は上
記の電圧制御発振回路２のもの、点線で示す特性曲線は
オフセット電流用ＭＯＳトランジスタＱ５７がない場合
のものを示している。
【００５２】この実施例の電圧制御発振回路２において
は、上記オフセット電流用ＭＯＳトランジスタＱ５７に
制御電圧Ｖｃに関係なく一定のオフセット電流Ｉｓが流
れるので、その制御電圧−制御電流の特性曲線Ｅは、図
１０に示すように、オフセット電流用ＭＯＳトランジス
タＱ５７がない場合の特性曲線Ｆを縦軸に沿ってオフセ
ット電流Ｉｓの分だけ変位したものとなる。また、図１
１に示すように、制御電圧−発振周波数の特性曲線Ｇも
同様に、オフセット電流用ＭＯＳトランジスタＱ５７が
ない場合の特性曲線Ｈを縦軸に沿ってオフセット電流Ｉ
ｓの影響分だけ変位したものとなる。
は、上記オフセット電流用ＭＯＳトランジスタＱ５７に
制御電圧Ｖｃに関係なく一定のオフセット電流Ｉｓが流
れるので、その制御電圧−制御電流の特性曲線Ｅは、図
１０に示すように、オフセット電流用ＭＯＳトランジス
タＱ５７がない場合の特性曲線Ｆを縦軸に沿ってオフセ
ット電流Ｉｓの分だけ変位したものとなる。また、図１
１に示すように、制御電圧−発振周波数の特性曲線Ｇも
同様に、オフセット電流用ＭＯＳトランジスタＱ５７が
ない場合の特性曲線Ｈを縦軸に沿ってオフセット電流Ｉ
ｓの影響分だけ変位したものとなる。
【００５３】以上のように、この第５実施例の電圧制御
発振回路２によれば、制御電圧Ｖｃが低い領域であって
もオフセット電流Ｉｓが制御電流として流れるので、制
御電圧Ｖｃが低い領域であっても電圧制御発振器２によ
り発振動作が行われることとなる。従って、何らかの原
因でＰＬＬ回路１に入力される基準クロックφＩＮが途
絶えた場合でも、低い周波数の発振信号φＯＵＴが供給
されるといったフェイルセイフ機能を実現できる。
発振回路２によれば、制御電圧Ｖｃが低い領域であって
もオフセット電流Ｉｓが制御電流として流れるので、制
御電圧Ｖｃが低い領域であっても電圧制御発振器２によ
り発振動作が行われることとなる。従って、何らかの原
因でＰＬＬ回路１に入力される基準クロックφＩＮが途
絶えた場合でも、低い周波数の発振信号φＯＵＴが供給
されるといったフェイルセイフ機能を実現できる。
【００５４】さらに、この第５実施例の電圧制御発振回
路２によれば、設計時におけるオフセット電流用ＭＯＳ
トランジスタＱ５７のゲート幅の調整等によりオフセッ
ト電流Ｉｓを適宜変化させることで、制御電圧−発振周
波数の特性曲線を縦軸に沿ってシフトさせることが出来
るので、その分、電圧制御発振回路２の特性設定の自由
度が増す。例えば、差動増幅回路５２の負荷ＭＯＳトラ
ンジスタＱ５５，Ｑ５６や定電流ＭＯＳトランジスタＱ
５４のゲート幅の調整等により、図２３に示したように
制御電圧−制御電流の特性曲線の傾きを変化させること
が出来るので、この調整と上記オフセット電流Ｉｓの調
整とを組み合わせることで、所望の制御電流の範囲に所
望の電流制御感度（制御電圧の変化量に対する制御電流
の変化量の比）を有するような電圧制御発振回路２の特
性設定を比較的に容易に行うことが出来る。
路２によれば、設計時におけるオフセット電流用ＭＯＳ
トランジスタＱ５７のゲート幅の調整等によりオフセッ
ト電流Ｉｓを適宜変化させることで、制御電圧−発振周
波数の特性曲線を縦軸に沿ってシフトさせることが出来
るので、その分、電圧制御発振回路２の特性設定の自由
度が増す。例えば、差動増幅回路５２の負荷ＭＯＳトラ
ンジスタＱ５５，Ｑ５６や定電流ＭＯＳトランジスタＱ
５４のゲート幅の調整等により、図２３に示したように
制御電圧−制御電流の特性曲線の傾きを変化させること
が出来るので、この調整と上記オフセット電流Ｉｓの調
整とを組み合わせることで、所望の制御電流の範囲に所
望の電流制御感度（制御電圧の変化量に対する制御電流
の変化量の比）を有するような電圧制御発振回路２の特
性設定を比較的に容易に行うことが出来る。
【００５５】［第６の実施の形態］図１２は、第６の実
施例の電圧制御発振回路を示す回路図である。この第６
実施例の電圧制御発振回路２は、オフセット電流Ｉｓを
流す構成として２個のＮチャネルＭＯＳトランジスタＱ
６０，Ｑ６１をゲートを共通にし且つ直列に接続した構
成を用いている。
施例の電圧制御発振回路を示す回路図である。この第６
実施例の電圧制御発振回路２は、オフセット電流Ｉｓを
流す構成として２個のＮチャネルＭＯＳトランジスタＱ
６０，Ｑ６１をゲートを共通にし且つ直列に接続した構
成を用いている。
【００５６】図９の電圧制御発振回路２におけるオフセ
ット電流用ＭＯＳトランジスタＱ５７は、そのドレイン
電位によってオフセット電流が若干変化してしまう。オ
フセット電流用ＭＯＳトランジスタＱ５７のドレイン電
位は制御電圧Ｖｃによって変わるため、厳密には制御電
圧−制御電流の特性曲線の形はオフセット電流用ＭＯＳ
トランジスタＱ５７がある場合とない場合とで異なって
しまう。
ット電流用ＭＯＳトランジスタＱ５７は、そのドレイン
電位によってオフセット電流が若干変化してしまう。オ
フセット電流用ＭＯＳトランジスタＱ５７のドレイン電
位は制御電圧Ｖｃによって変わるため、厳密には制御電
圧−制御電流の特性曲線の形はオフセット電流用ＭＯＳ
トランジスタＱ５７がある場合とない場合とで異なって
しまう。
【００５７】この第６実施例のオフセット電流Ｉｓを流
す構成では、負荷ＭＯＳトランジスタＱ５５に近い側の
ＭＯＳトランジスタＱ６０が、もう一方のオフセット電
流用ＭＯＳトランジスタＱ６１のドレイン電位の変化を
緩和する役割を果たすので、制御電圧Ｖｃの値に関わら
ず一定のオフセット電流を流すことが出来る。
す構成では、負荷ＭＯＳトランジスタＱ５５に近い側の
ＭＯＳトランジスタＱ６０が、もう一方のオフセット電
流用ＭＯＳトランジスタＱ６１のドレイン電位の変化を
緩和する役割を果たすので、制御電圧Ｖｃの値に関わら
ず一定のオフセット電流を流すことが出来る。
【００５８】［第７の実施の形態］図１３は、第７の実
施例の電圧制御発振回路を示す回路図である。この第７
実施例の電圧制御発振回路２は、基準電圧Ｖｒｅｆを入
力する入力ＭＯＳトランジスタＱ５３を正相側、制御電
圧Ｖｃを入力する入力ＭＯＳトランジスタＱ５２を逆相
側とすることで、制御電圧Ｖｃが高くなると制御電流Ｉ
ｃは小さく、制御電流Ｖｃが低くなると制御電流Ｉｃが
大きくなるように構成したものである。
施例の電圧制御発振回路を示す回路図である。この第７
実施例の電圧制御発振回路２は、基準電圧Ｖｒｅｆを入
力する入力ＭＯＳトランジスタＱ５３を正相側、制御電
圧Ｖｃを入力する入力ＭＯＳトランジスタＱ５２を逆相
側とすることで、制御電圧Ｖｃが高くなると制御電流Ｉ
ｃは小さく、制御電流Ｖｃが低くなると制御電流Ｉｃが
大きくなるように構成したものである。
【００５９】［第８の実施の形態］図１４は、第８の実
施例の電圧制御発振回路を示す回路図である。この第８
実施例の電圧制御発振回路２は、差動増幅回路の電流源
をＰチャネル側に構成した例であり、このような構成で
あっても図９に示す第５実施例の電圧制御発振回路２と
同様の動作が得られる。
施例の電圧制御発振回路を示す回路図である。この第８
実施例の電圧制御発振回路２は、差動増幅回路の電流源
をＰチャネル側に構成した例であり、このような構成で
あっても図９に示す第５実施例の電圧制御発振回路２と
同様の動作が得られる。
【００６０】［第９の実施の形態］図１５は、第９の実
施例の電圧制御発振回路を示す回路図である。この第９
実施例の電圧制御発振回路２は、発振器として図７と同
様の差動型の発振器２０を用いたものであり、図９にお
いてＮチャネル側の制御電流Ｉｃを生成しているＭＯＳ
トランジスタＱ５８，Ｑ５９を省くことが出来る。
施例の電圧制御発振回路を示す回路図である。この第９
実施例の電圧制御発振回路２は、発振器として図７と同
様の差動型の発振器２０を用いたものであり、図９にお
いてＮチャネル側の制御電流Ｉｃを生成しているＭＯＳ
トランジスタＱ５８，Ｑ５９を省くことが出来る。
【００６１】［第１０の実施の形態］図１６は、第１０
の実施例の電圧制御発振回路を示す回路図である。この
第１０実施例の電圧制御発振回路２は、バイアス回路５
１に直流電流遮断用のスイッチＭＯＳトランジスタＱ６
３を設けたものであり、ＰＬＬ回路１を使用しない場合
にストップ信号ＳＴＯＰをハイレベルにすることで、バ
イアス回路５１に流れる直流電流を遮断して消費電力を
低減することが出来る。
の実施例の電圧制御発振回路を示す回路図である。この
第１０実施例の電圧制御発振回路２は、バイアス回路５
１に直流電流遮断用のスイッチＭＯＳトランジスタＱ６
３を設けたものであり、ＰＬＬ回路１を使用しない場合
にストップ信号ＳＴＯＰをハイレベルにすることで、バ
イアス回路５１に流れる直流電流を遮断して消費電力を
低減することが出来る。
【００６２】なお、バイアス回路５１の直流電流を遮断
する手段として、定電流ＭＯＳトランジスタＱ５０とグ
ランドＧＮＤとの間にＮチャネル形のスイッチＭＯＳト
ランジスタを設け、逆相ストップ信号ＳＴＯＰＮがその
ゲートに入力されるように構成することも出来る。
する手段として、定電流ＭＯＳトランジスタＱ５０とグ
ランドＧＮＤとの間にＮチャネル形のスイッチＭＯＳト
ランジスタを設け、逆相ストップ信号ＳＴＯＰＮがその
ゲートに入力されるように構成することも出来る。
【００６３】また、必要に応じてＶ／Ｉ変換回路１０か
らリング発振器２０に電流制御用の電圧が印加される制
御電圧端子Ｐ，Ｎにそれぞれ電位固定用のＭＯＳトラン
ジスタを接続することで、ＰＬＬ回路１の停止時にリン
グ発振器２０に流れる電流も完全に遮断することが出来
る。
らリング発振器２０に電流制御用の電圧が印加される制
御電圧端子Ｐ，Ｎにそれぞれ電位固定用のＭＯＳトラン
ジスタを接続することで、ＰＬＬ回路１の停止時にリン
グ発振器２０に流れる電流も完全に遮断することが出来
る。
【００６４】［第１１の実施の形態］図１７は、第１１
の実施例の電圧制御発振回路を示す回路図である。この
第１１実施例の電圧制御発振回路２は、オフセット電流
を流すオフセット電流用ＭＯＳトランジスタＱ６３を定
電流ＭＯＳトランジスタＱ５０，Ｑ５４とカレントミラ
ー接続するのではなく、オフセット電流用ＭＯＳトラン
ジスタＱ６３のゲートとドレインとを結合することによ
りオフセット電流Ｉｓを流すようになっている。
の実施例の電圧制御発振回路を示す回路図である。この
第１１実施例の電圧制御発振回路２は、オフセット電流
を流すオフセット電流用ＭＯＳトランジスタＱ６３を定
電流ＭＯＳトランジスタＱ５０，Ｑ５４とカレントミラ
ー接続するのではなく、オフセット電流用ＭＯＳトラン
ジスタＱ６３のゲートとドレインとを結合することによ
りオフセット電流Ｉｓを流すようになっている。
【００６５】このようなＶ／Ｉ変換回路５０では、制御
電圧Ｖｃが低いときにオフセット電流Ｉｓが流れ、制御
電圧Ｖｃが高いときにはオフセット電流Ｉｓが流れない
ような特性となる。
電圧Ｖｃが低いときにオフセット電流Ｉｓが流れ、制御
電圧Ｖｃが高いときにはオフセット電流Ｉｓが流れない
ような特性となる。
【００６６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【００６７】例えば、電圧制御発振器に備わる発振器の
形式は、リング発振器に限られず、供給電流により周波
数可変に構成された発振器であれば、どのような形式の
発振器であっても良い。
形式は、リング発振器に限られず、供給電流により周波
数可変に構成された発振器であれば、どのような形式の
発振器であっても良い。
【００６８】また、電圧電流変換やオフセット電流を発
生させる回路構成は、実施例で具体的に示したものに限
られず、発明の主旨を逸脱しない範囲で適宜変更可能で
ある。
生させる回路構成は、実施例で具体的に示したものに限
られず、発明の主旨を逸脱しない範囲で適宜変更可能で
ある。
【００６９】また、第５〜第１１実施例の電圧制御発振
器において、差動増幅回路５２で制御電圧Ｖｃと比較さ
れる基準電位Ｖｒｅｆを外部回路から入力する構成とす
れば、バイアス回路５１の抵抗Ｒ１，Ｒ２はひとつ削減
できる。また、抵抗Ｒ１，Ｒ２はポリシリコンや拡散抵
抗のほか、ＭＯＳトランジスタにより構成することも出
来る。
器において、差動増幅回路５２で制御電圧Ｖｃと比較さ
れる基準電位Ｖｒｅｆを外部回路から入力する構成とす
れば、バイアス回路５１の抵抗Ｒ１，Ｒ２はひとつ削減
できる。また、抵抗Ｒ１，Ｒ２はポリシリコンや拡散抵
抗のほか、ＭＯＳトランジスタにより構成することも出
来る。
【００７０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である高速動
作用のマイクロコンピュータやＤＳＰの内部クロック生
成用の回路としてＰＬＬ回路が設けられている例につい
て説明したがこの発明はそれに限定されるものでなく、
ＰＬＬ回路を備えた種々の半導体集積回路に広く利用す
ることができる。
なされた発明をその背景となった利用分野である高速動
作用のマイクロコンピュータやＤＳＰの内部クロック生
成用の回路としてＰＬＬ回路が設けられている例につい
て説明したがこの発明はそれに限定されるものでなく、
ＰＬＬ回路を備えた種々の半導体集積回路に広く利用す
ることができる。
【００７１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、制御電圧
が低い領域であっても補助電流が制御電流として流れる
ので、制御電圧が低い領域であっても電圧制御発振器の
発振動作が行われることとなる。従って、何らかの原因
でＰＬＬ回路に入力される基準クロック信号が途絶えた
場合でも、ＰＬＬ回路から低い周波数の発振出力が供給
されるといったフェイルセイフ機能を備えたＰＬＬ回路
を構成できるという効果がある。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、制御電圧
が低い領域であっても補助電流が制御電流として流れる
ので、制御電圧が低い領域であっても電圧制御発振器の
発振動作が行われることとなる。従って、何らかの原因
でＰＬＬ回路に入力される基準クロック信号が途絶えた
場合でも、ＰＬＬ回路から低い周波数の発振出力が供給
されるといったフェイルセイフ機能を備えたＰＬＬ回路
を構成できるという効果がある。
【００７２】また、制御電圧が低い領域であっても所定
周波数の安定した発振動作が行われる構成なので、電源
立上り時などでも速やかに発振してＰＬＬ回路から発振
信号を供給することが出来る。しかも、補助電流を流す
構成を付加するだけなので、回路規模もさほど大きくな
らず、チップ製造コストを高騰させることがないという
効果がある。
周波数の安定した発振動作が行われる構成なので、電源
立上り時などでも速やかに発振してＰＬＬ回路から発振
信号を供給することが出来る。しかも、補助電流を流す
構成を付加するだけなので、回路規模もさほど大きくな
らず、チップ製造コストを高騰させることがないという
効果がある。
【００７３】また、差動型の電圧／電流変換回路を用い
て補助電流を制御電圧に関わらずほぼ一定の電流とする
ことで、制御電圧−発振周波数の特性曲線を曲線の形状
は同一のまま補助電流の分だけ縦軸に沿ってシフトさせ
ることができ、その分、電圧制御発振器の特性設定の自
由度が増す。従って、所望の制御電流範囲で所望の制御
感度を比較的容易に得ることができ、ＰＬＬ回路の特性
設定の自由度も上がるという効果がある。
て補助電流を制御電圧に関わらずほぼ一定の電流とする
ことで、制御電圧−発振周波数の特性曲線を曲線の形状
は同一のまま補助電流の分だけ縦軸に沿ってシフトさせ
ることができ、その分、電圧制御発振器の特性設定の自
由度が増す。従って、所望の制御電流範囲で所望の制御
感度を比較的容易に得ることができ、ＰＬＬ回路の特性
設定の自由度も上がるという効果がある。
【図１】本発明を適用して好適な電圧制御発振回路の第
１実施例を示す回路図である。
１実施例を示す回路図である。
【図２】第１実施例の電圧制御発振回路の制御電圧−制
御電流の特性を示すグラフである。
御電流の特性を示すグラフである。
【図３】第１実施例の電圧制御発振回路の制御電圧−発
振周波数の特性を示すグラフである。
振周波数の特性を示すグラフである。
【図４】本発明の実施例のＰＬＬ回路を示すブロック図
である。
である。
【図５】図４のＰＬＬ回路の動作の一例を説明する図で
ある。
ある。
【図６】第２の実施例の電圧制御発振回路を示す回路図
である。
である。
【図７】第３の実施例の電圧制御発振回路を示す回路図
である。
である。
【図８】第４の実施例の電圧制御発振回路を示す回路図
である。
である。
【図９】差動型のＶ／Ｉ変換回路を用いた第５の実施例
の電圧制御発振回路を示す回路図である。
の電圧制御発振回路を示す回路図である。
【図１０】図９の電圧制御発振回路の制御電圧−制御電
流の特性を示すグラフである。
流の特性を示すグラフである。
【図１１】図９の電圧制御発振回路の制御電圧−発振周
波数の特性を示すグラフである。
波数の特性を示すグラフである。
【図１２】第６の実施例の電圧制御発振回路を示す回路
図である。
図である。
【図１３】第７の実施例の電圧制御発振回路を示す回路
図である。
図である。
【図１４】第８の実施例の電圧制御発振回路を示す回路
図である。
図である。
【図１５】第９の実施例の電圧制御発振回路を示す回路
図である。
図である。
【図１６】第１０の実施例の電圧制御発振回路を示す回
路図である。
路図である。
【図１７】第１１の実施例の電圧制御発振回路を示す回
路図である。
路図である。
【図１８】従来の一般的な電圧制御発振回路の一例を示
す回路図である。
す回路図である。
【図１９】図１８の電圧制御発振回路の制御電圧−制御
電流の特性を示すグラフである。
電流の特性を示すグラフである。
【図２０】図１８の電圧制御発振回路の制御電圧−発振
周波数の特性を示すグラフである。
周波数の特性を示すグラフである。
【図２１】従来のＰＬＬ回路の一例を示すブロック図で
ある。
ある。
【図２２】従来のＰＬＬ回路の動作の一例を説明する図
である。
である。
【図２３】従来の電圧制御発振回路の特性の設定自由度
について説明するグラフである。
について説明するグラフである。
【符号の説明】 １ ＰＬＬ回路 ２ 電圧制御発振器 ３ 分周器 ４ 位相比較器 ５ 低域フィルタ １０ Ｖ／Ｉ変換回路 ２０ リング発振器 ５０ 差動型のＶ／Ｉ変換回路 ５１ バイアス回路 ５２ 差動増幅回路 ５３ 出力回路 Ｑ３ オフセット電流用ＭＯＳトランジスタ Ｑ５４ 定電流ＭＯＳトランジスタ Ｑ５７ オフセット電流用ＭＯＳトランジスタ Ｖｃ 制御電圧 Ｉｃ 制御電流 Ｉｓ オフセット電流
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J043 AA25 LL02 5J106 AA04 CC03 CC21 CC38 CC52 EE04 GG01 HH01 JJ01 KK14 KK18 LL01
Claims (7)
- 【請求項１】 制御電圧に応じた周波数で発振動作する
電圧制御発振器を有するＰＬＬ回路を備えた半導体集積
回路において、 上記電圧制御発振器は、上記制御電圧をこの電圧値に応
じた制御電流に変換する電圧電流変換回路と、該電圧電
流変換回路により生成された制御電流に対応する動作電
流が流されて該電流値に応じた周波数で発振する発振回
路とを備え、上記電圧電流変換回路には、上記制御電圧
をゲートに受ける入力ＭＯＳトランジスタと並列形態に
設けられ、上記制御電圧に基づく制御電流に補助的に電
流を付加する補助電流付加手段が設けられていることを
特徴とする半導体集積回路。 - 【請求項２】 上記発振回路は、複数の論理ゲートが縦
続接続され且つ最終段の出力が初段の入力に帰還されて
なるリング発振器であり、上記動作電流は上記論理ゲー
トに流される電流であることを特徴とする請求項１記載
の半導体集積回路。 - 【請求項３】 上記論理ゲートには、上記制御電流がド
レインに流れる上記電圧電流変換回路のＭＯＳトランジ
スタとカレントミラー接続された電流制御用のＭＯＳト
ランジスタが接続され、該ＭＯＳトランジスタにより上
記制御電流に対応した動作電流が上記論理ゲートに流れ
るように構成されていることを特徴とする請求項２記載
の半導体集積回路。 - 【請求項４】 上記電圧電流変換回路は、制御電圧をゲ
ートに受ける入力ＭＯＳトランジスタと、該入力ＭＯＳ
トランジスタと直列接続された負荷ＭＯＳトランジスタ
とを有し、該負荷ＭＯＳトランジスタを流れるドレイン
電流を上記制御電流とするとともに、 上記補助電流付加手段は、上記負荷ＭＯＳトランジスタ
のドレイン端子側に上記入力ＭＯＳトランジスタと並列
に接続されたＭＯＳトランジスタであることを特徴とす
る請求項１〜３の何れかに記載の半導体集積回路。 - 【請求項５】 上記負荷ＭＯＳトランジスタと入力ＭＯ
Ｓトランジスタとを通る電流パス上、および、上記負荷
ＭＯＳトランジスタと補助電流負荷用の上記ＭＯＳトラ
ンジスタとを通る電流パス上に、ゲートに入力される信
号に応じて上記電流パスに流れる電流を遮断する電流遮
断用のＭＯＳトランジスタが設けられていることを特徴
とする請求項４記載の半導体集積回路。 - 【請求項６】 上記電圧電流変換回路は、制御電圧と基
準電位とをそれぞれゲートに受ける一対の差動入力ＭＯ
Ｓトランジスタと、これら一対の差動入力ＭＯＳトラン
ジスタの共通ソースに接続された定電流ＭＯＳトランジ
スタと、上記一対の差動入力ＭＯＳトランジスタのうち
少なくとも一方の差動入力ＭＯＳトランジスタのドレイ
ン側に接続されゲートとドレインを結合された負荷ＭＯ
Ｓトランジスタとを有し、この負荷ＭＯＳトランジスタ
を流れるドレイン電流が制御電流とされるとともに、 上記補助電流付加手段は、上記負荷ＭＯＳトランジスタ
のドレイン端子に接続されるとともに、上記定電流ＭＯ
Ｓトランジスタのゲート電圧に対応した電圧がゲートに
印加されたＭＯＳトランジスタであることを特徴とする
請求項１〜３の何れかに記載の半導体集積回路。 - 【請求項７】 抵抗分割回路と該抵抗分割回路に直列接
続されゲートとドレインが結合されたバイアス電流用Ｍ
ＯＳトランジスタとからなり上記基準電位と上記定電流
ＭＯＳトランジスタのゲート電圧を生成するバイアス回
路を備え、 該バイアス回路の電流パス上にゲートに入力される信号
に応じて該電流パスに流れる電流を遮断する電流遮断用
のＭＯＳトランジスタが設けられていることを特徴とす
る請求項６記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019595A JP2002223149A (ja) | 2001-01-29 | 2001-01-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019595A JP2002223149A (ja) | 2001-01-29 | 2001-01-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002223149A true JP2002223149A (ja) | 2002-08-09 |
Family
ID=18885445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001019595A Withdrawn JP2002223149A (ja) | 2001-01-29 | 2001-01-29 | 半導体集積回路 |
Country Status (1)
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|---|---|
| JP (1) | JP2002223149A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006087134A (ja) * | 2005-10-12 | 2006-03-30 | Rohm Co Ltd | 発振回路およびそれを利用した情報記録再生装置、無線送信装置 |
| KR100613574B1 (ko) | 2004-05-06 | 2006-08-16 | 매그나칩 반도체 유한회사 | 전류-전압 증폭기 |
| JP2007074709A (ja) * | 2005-08-11 | 2007-03-22 | Semiconductor Energy Lab Co Ltd | 電圧制御発振回路、電圧制御発振回路を用いたフェーズ・ロックド・ループ回路、及びそれを備えた半導体装置 |
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