JP2000134067A - 低電圧、低ジッタ―電圧制御発振器 - Google Patents
低電圧、低ジッタ―電圧制御発振器Info
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
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-
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Landscapes
- Pulse Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】発振信号の周波数が、電源の変動に影響されに
くく、低い電源電圧で操作できる電圧制御発振器を提供
する。 【解決手段】本発明による低電圧、低ジッター電圧制御
発振器は、閉ループ回路を形成する為に直列に電気的に
接続された複数の遅延ユニットを含む。それぞれの遅延
ユニットは、複数のＭＯＳ ＦＥＴにより構成される対
称的な差動構造を有する。更に、２つのトランジスター
だけが電源と接地との間に積み重ねられる。したがっ
て、低電圧、低ジッター電圧制御発振器は、低電圧にお
いて操作でき、電源電圧の変動により影響されない。
くく、低い電源電圧で操作できる電圧制御発振器を提供
する。 【解決手段】本発明による低電圧、低ジッター電圧制御
発振器は、閉ループ回路を形成する為に直列に電気的に
接続された複数の遅延ユニットを含む。それぞれの遅延
ユニットは、複数のＭＯＳ ＦＥＴにより構成される対
称的な差動構造を有する。更に、２つのトランジスター
だけが電源と接地との間に積み重ねられる。したがっ
て、低電圧、低ジッター電圧制御発振器は、低電圧にお
いて操作でき、電源電圧の変動により影響されない。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振器に
関する。特に本発明は、低電圧、低ジッター電圧制御発
振器に関する。
関する。特に本発明は、低電圧、低ジッター電圧制御発
振器に関する。
【０００２】
【従来の技術】半導体技術の大きな進歩により、現代の
コンピューターの操作速度は速くなってきている。しか
しながら、操作速度の増加は、電力消費の増加に帰着す
る。電力消費を効率的に減少するために、現代のコンピ
ューターの操作電圧は、徐々に５Ｖから３．３Ｖ又は
２．５Ｖ、さらに２．０Ｖよりも低い電圧にまで低めら
れている。操作電圧の低下に伴って、のように低電圧状
態において働けるように多くの数の回路、例えばクロッ
ク信号を与える発振器、が更に改良されなければならな
い。更に、現在のコンピューターシステムにおいて用い
られるクロック信号は、異なる周波数を有する。異なる
周波数をもつ大部分のクロック信号は、多数のサブシス
テムが使用する為に、フェイズロックループ回路によっ
て基準クロック信号に基づいて比例して発生される。コ
ンピュターシステム内の電圧制御発振器は、フェイズロ
ックループ回路の性能に影響する主要因の一つである。
更に、電圧制御発振器の性能は、長期ジッター、短期ジ
ッター、及び電源電圧の変動による影響に基づいて評価
することができる。
コンピューターの操作速度は速くなってきている。しか
しながら、操作速度の増加は、電力消費の増加に帰着す
る。電力消費を効率的に減少するために、現代のコンピ
ューターの操作電圧は、徐々に５Ｖから３．３Ｖ又は
２．５Ｖ、さらに２．０Ｖよりも低い電圧にまで低めら
れている。操作電圧の低下に伴って、のように低電圧状
態において働けるように多くの数の回路、例えばクロッ
ク信号を与える発振器、が更に改良されなければならな
い。更に、現在のコンピューターシステムにおいて用い
られるクロック信号は、異なる周波数を有する。異なる
周波数をもつ大部分のクロック信号は、多数のサブシス
テムが使用する為に、フェイズロックループ回路によっ
て基準クロック信号に基づいて比例して発生される。コ
ンピュターシステム内の電圧制御発振器は、フェイズロ
ックループ回路の性能に影響する主要因の一つである。
更に、電圧制御発振器の性能は、長期ジッター、短期ジ
ッター、及び電源電圧の変動による影響に基づいて評価
することができる。
【０００３】図１は、従来の電圧制御発振器の回路図を
示す。
示す。
【０００４】図１を参照して、従来の電圧制御発振器
は、閉ループ回路であり、直列に電気的に接続された３
つのインバーター１１１，１１２，及び１１３を含む。
制御電圧ＶＣは、入力端子と出力端子との間の信号遅延
時間を決定して各インバーターを制御する為に用いられ
る。したがって、発生された出力信号ＶＯの周波数は、
遅延時間を制御することにより決定できる。
は、閉ループ回路であり、直列に電気的に接続された３
つのインバーター１１１，１１２，及び１１３を含む。
制御電圧ＶＣは、入力端子と出力端子との間の信号遅延
時間を決定して各インバーターを制御する為に用いられ
る。したがって、発生された出力信号ＶＯの周波数は、
遅延時間を制御することにより決定できる。
【０００５】図２は、ＭＯＳ ＦＥＴにより構成される
従来の電圧制御発振器２００の回路図を示す。
従来の電圧制御発振器２００の回路図を示す。
【０００６】図２に示すように、電圧制御発振器２００
は、それぞれＭＯＳ ＦＥＴ２１１，２２１、ＭＯＳ
ＦＥＴ２１２，２２２、及びＭＯＳ ＦＥＴ２１３，２
２３によって構成された３つのインバーターからなる閉
ループ回路である。制御電圧ＶＣは、それぞれのインバ
ーターの応答時間を制御する為にＭＯＳ ＦＥＴ２１
１，２１２，及び２１３のゲートに入力され、それによ
って閉ループ回路の出力信号ＶＯの周波数を決定する。
は、それぞれＭＯＳ ＦＥＴ２１１，２２１、ＭＯＳ
ＦＥＴ２１２，２２２、及びＭＯＳ ＦＥＴ２１３，２
２３によって構成された３つのインバーターからなる閉
ループ回路である。制御電圧ＶＣは、それぞれのインバ
ーターの応答時間を制御する為にＭＯＳ ＦＥＴ２１
１，２１２，及び２１３のゲートに入力され、それによ
って閉ループ回路の出力信号ＶＯの周波数を決定する。
【０００７】以上に説明したように、電圧制御発振器２
００によって発生された出力信号ＶＯの周波数は、制御
電圧ＶＯによって制御されることができる。しかしなが
ら電圧制御発振器の特性は、それぞれのインバーターが
２つのＭＯＳ ＦＥＴだけからなるので電源Ｖｐｓの変
動によって容易に影響されて出力信号の周波数が変動す
る。
００によって発生された出力信号ＶＯの周波数は、制御
電圧ＶＯによって制御されることができる。しかしなが
ら電圧制御発振器の特性は、それぞれのインバーターが
２つのＭＯＳ ＦＥＴだけからなるので電源Ｖｐｓの変
動によって容易に影響されて出力信号の周波数が変動す
る。
【０００８】図３は，他の従来の電圧制御発振器の遅延
ユニット３００の回路図を示す。同様に、従来の電圧制
御発振器もまた、３つのインバーターからなる閉ループ
回路である。
ユニット３００の回路図を示す。同様に、従来の電圧制
御発振器もまた、３つのインバーターからなる閉ループ
回路である。
【０００９】１つの入力端子及び１つの出力端子だけを
有する前のインバーターと比較すると、図３に示す遅延
ユニット３００は、入力端子ＩＮ及び出力端子ＯＵＴば
かりでなく、電源Ｖｐｓの変動に対する感度を減少する
為の相補入力端子／ＩＮ（ここで／は、相補を示す）及
び相補出力端子／ＯＵＴをも有する。遅延ユニット３０
０においてＭＯＳ ＦＥＴ３１１及び３１２は、ラッチ
回路を構成する。ＭＯＳ ＦＥＴ３２１及び３３２は、
ダイオードの形態に接続され、能動負荷デバイスとして
働く。ＭＯＳ ＦＥＴ３３１及び３３２は、差動入力の
為に用いられ、ここでそれらのゲートは、入力端子ＩＮ
及び相補入力端子／ＩＮとして働く。ＭＯＳ ＦＥＴ３
４０は、制御電圧ＶＣにちょうど比例したドレイン電流
（電流源）を供給する為に、制御電圧ＶＣによって制御
され、それによって遅延ユニットの遅延時間を決定す
る。したがって、複数の遅延ユニットからなる閉ループ
回路によって発生された発振信号の周波数は、制御電圧
によって制御されることができる。
有する前のインバーターと比較すると、図３に示す遅延
ユニット３００は、入力端子ＩＮ及び出力端子ＯＵＴば
かりでなく、電源Ｖｐｓの変動に対する感度を減少する
為の相補入力端子／ＩＮ（ここで／は、相補を示す）及
び相補出力端子／ＯＵＴをも有する。遅延ユニット３０
０においてＭＯＳ ＦＥＴ３１１及び３１２は、ラッチ
回路を構成する。ＭＯＳ ＦＥＴ３２１及び３３２は、
ダイオードの形態に接続され、能動負荷デバイスとして
働く。ＭＯＳ ＦＥＴ３３１及び３３２は、差動入力の
為に用いられ、ここでそれらのゲートは、入力端子ＩＮ
及び相補入力端子／ＩＮとして働く。ＭＯＳ ＦＥＴ３
４０は、制御電圧ＶＣにちょうど比例したドレイン電流
（電流源）を供給する為に、制御電圧ＶＣによって制御
され、それによって遅延ユニットの遅延時間を決定す
る。したがって、複数の遅延ユニットからなる閉ループ
回路によって発生された発振信号の周波数は、制御電圧
によって制御されることができる。
【００１０】遅延ユニット３００からなる電圧制御発振
器がより良い性能を有するにもかかわらず、電源Ｖｐｓ
及び接地との間で互いに積み重ねられた３層のＭＯＳ
ＦＥＴは、より高い操作電圧を必要とする。各ＭＯＳ
ＦＥＴのドレイン電流は、
器がより良い性能を有するにもかかわらず、電源Ｖｐｓ
及び接地との間で互いに積み重ねられた３層のＭＯＳ
ＦＥＴは、より高い操作電圧を必要とする。各ＭＯＳ
ＦＥＴのドレイン電流は、
【数１】 によって与えられることができる。
【００１１】遅延ユニット３００に必要な最低の操作電
圧は、２Ｖｔ＋３ΔＶであり、ここでΔＶ＝Ｖｇｓ−Ｖ
ｔｎである。
圧は、２Ｖｔ＋３ΔＶであり、ここでΔＶ＝Ｖｇｓ−Ｖ
ｔｎである。
【００１２】以上に示されるように、必要な操作電圧
は、ΔＶ＝０．３Ｖ、及びＶｔ＝０．９Ｖの場合、２．
７Ｖより大きくなければならない。しかしながら、現在
のコンピューターシステムの電源は、２．５Ｖの低さに
でき、２．０Ｖより低い電圧にも低くできるので、遅延
ユニット３００は、この場合通常に操作できない。
は、ΔＶ＝０．３Ｖ、及びＶｔ＝０．９Ｖの場合、２．
７Ｖより大きくなければならない。しかしながら、現在
のコンピューターシステムの電源は、２．５Ｖの低さに
でき、２．０Ｖより低い電圧にも低くできるので、遅延
ユニット３００は、この場合通常に操作できない。
【００１３】したがって、従来技術は以下の欠点を有す
る。 １． 第１の従来の電圧制御発振器は、単純な構造を有
する。しかし、発生された発振信号の周波数は、電源の
変動により容易に影響される。 ２． 第２の従来の電圧制御発振器は、より良い性能を
有する。しかしながら、それはより高い操作電圧を必要
とするので、低い電源電圧を用いるコンピューターシス
テムの要求を満たすことができない。
る。 １． 第１の従来の電圧制御発振器は、単純な構造を有
する。しかし、発生された発振信号の周波数は、電源の
変動により容易に影響される。 ２． 第２の従来の電圧制御発振器は、より良い性能を
有する。しかしながら、それはより高い操作電圧を必要
とするので、低い電源電圧を用いるコンピューターシス
テムの要求を満たすことができない。
【００１４】
【発明が解決しようとする課題】そこで本発明は、上記
の課題を解決することのできる低電圧、低ジッター電圧
制御発振器を提供することを目的とする。上記の目的を
達成する為に、制御電圧を受け取り、制御電圧に比例し
た周波数の出力信号及び相補出力信号を発生する低電
圧、低ジッター電圧制御発振器が提供される。
の課題を解決することのできる低電圧、低ジッター電圧
制御発振器を提供することを目的とする。上記の目的を
達成する為に、制御電圧を受け取り、制御電圧に比例し
た周波数の出力信号及び相補出力信号を発生する低電
圧、低ジッター電圧制御発振器が提供される。
【００１５】
【課題を解決するための手段】電圧制御発振器は、
【００１６】入力端子、相補入力端子、出力端子、相補
出力端子、及び電圧制御端子をそれぞれ有する第１の遅
延ユニット、第2の遅延ユニット、及び第3の遅延ユニッ
トを備え、第１の遅延ユニットの入力端子と相補入力端
子とが、第３の遅延ユニットの相補出力端子と出力端子
とに電気的に接続され、第２の遅延ユニットの入力端子
と相補入力端子とが、第１の遅延ユニットの相補出力端
子と出力端子とに電気的に接続され、第３の遅延ユニッ
トの入力端子と相補入力端子とが、第２の遅延ユニット
の相補出力端子と出力端子とに電気的に接続され、出力
信号及び相補出力信号が、第３の遅延ユニットの出力端
子及び相補出力端子から出力され、それぞれの遅延ユニ
ットの入力及び相補入力端子と出力及び相補出力端子と
の間の遅延時間を制御する為に制御電圧が、それぞれの
遅延ユニットの電圧制御端子に印加される。
出力端子、及び電圧制御端子をそれぞれ有する第１の遅
延ユニット、第2の遅延ユニット、及び第3の遅延ユニッ
トを備え、第１の遅延ユニットの入力端子と相補入力端
子とが、第３の遅延ユニットの相補出力端子と出力端子
とに電気的に接続され、第２の遅延ユニットの入力端子
と相補入力端子とが、第１の遅延ユニットの相補出力端
子と出力端子とに電気的に接続され、第３の遅延ユニッ
トの入力端子と相補入力端子とが、第２の遅延ユニット
の相補出力端子と出力端子とに電気的に接続され、出力
信号及び相補出力信号が、第３の遅延ユニットの出力端
子及び相補出力端子から出力され、それぞれの遅延ユニ
ットの入力及び相補入力端子と出力及び相補出力端子と
の間の遅延時間を制御する為に制御電圧が、それぞれの
遅延ユニットの電圧制御端子に印加される。
【００１７】それぞれの遅延ユニットは、第１のＭＯＳ
ＦＥＴ、第２のＭＯＳ ＦＥＴ、第１の負荷デバイ
ス、第２の負荷デバイス、第３のＭＯＳ ＦＥＴ、第４
のＭＯＳ ＦＥＴ、第１の電流源及び第２の電流源を備
える。
ＦＥＴ、第２のＭＯＳ ＦＥＴ、第１の負荷デバイ
ス、第２の負荷デバイス、第３のＭＯＳ ＦＥＴ、第４
のＭＯＳ ＦＥＴ、第１の電流源及び第２の電流源を備
える。
【００１８】第１のＭＯＳ ＦＥＴのソースと第２のＭ
ＯＳ ＦＥＴのソースとが電源に電気的に接続される。
第２のＭＯＳ ＦＥＴのゲートは第１のＭＯＳ ＦＥＴ
のドレインに電気的に接続される。第２のＭＯＳ ＦＥ
Ｔのドレインは第１のＭＯＳＦＥＴのゲートに電気的に
接続される。
ＯＳ ＦＥＴのソースとが電源に電気的に接続される。
第２のＭＯＳ ＦＥＴのゲートは第１のＭＯＳ ＦＥＴ
のドレインに電気的に接続される。第２のＭＯＳ ＦＥ
Ｔのドレインは第１のＭＯＳＦＥＴのゲートに電気的に
接続される。
【００１９】第１の負荷デバイスの両方の端子は、それ
ぞれ第１のＭＯＳ ＦＥＴのソース及びドレインに電気
的に接続される。
ぞれ第１のＭＯＳ ＦＥＴのソース及びドレインに電気
的に接続される。
【００２０】第２の負荷デバイスの両方の端子は、それ
ぞれ第２のＭＯＳ ＦＥＴのソース及びドレインに電気
的に接続される。
ぞれ第２のＭＯＳ ＦＥＴのソース及びドレインに電気
的に接続される。
【００２１】第３のＭＯＳ ＦＥＴは、電源に電気的に
接続されるソース、第１のＭＯＳＦＥＴのドレインに電
気的に接続されるドレイン、及びそれぞれの遅延ユニッ
トの入力端子として働くゲートを有する。
接続されるソース、第１のＭＯＳＦＥＴのドレインに電
気的に接続されるドレイン、及びそれぞれの遅延ユニッ
トの入力端子として働くゲートを有する。
【００２２】第４のＭＯＳ ＦＥＴは、電源に電気的に
接続されるソース、第２のＭＯＳＦＥＴのドレインに電
気的に接続されるドレイン、及びそれぞれの遅延ユニッ
トの相補入力端子として働くゲートを有する。
接続されるソース、第２のＭＯＳＦＥＴのドレインに電
気的に接続されるドレイン、及びそれぞれの遅延ユニッ
トの相補入力端子として働くゲートを有する。
【００２３】第１の電流源は、第１の端子及び第２の端
子の間に制御電圧に比例する電流を発生する為に第１の
端子、第２の端子、及び制御端子を有する。第１の端子
は、第１のＭＯＳ ＦＥＴのドレインに電気的に接続さ
れる。第２の端子は、接地される。制御端子は、制御電
圧を受け取る為の電圧制御端子として働く。
子の間に制御電圧に比例する電流を発生する為に第１の
端子、第２の端子、及び制御端子を有する。第１の端子
は、第１のＭＯＳ ＦＥＴのドレインに電気的に接続さ
れる。第２の端子は、接地される。制御端子は、制御電
圧を受け取る為の電圧制御端子として働く。
【００２４】第２の電流源は、第１の端子及び第２の端
子の間に制御電圧に比例する電流を発生する為に第１の
端子、第２の端子、及び制御端子を有する。第１の端子
は、第２のＭＯＳ ＦＥＴのドレインに電気的に接続さ
れる。第２の端子は、接地される。制御端子は、制御電
圧を受け取る為の電圧制御端子として働く。
子の間に制御電圧に比例する電流を発生する為に第１の
端子、第２の端子、及び制御端子を有する。第１の端子
は、第２のＭＯＳ ＦＥＴのドレインに電気的に接続さ
れる。第２の端子は、接地される。制御端子は、制御電
圧を受け取る為の電圧制御端子として働く。
【００２５】本発明の実施形態によれば、第１の負荷デ
バイスは、ゲートがそれ自身のドレインに電気的に接続
され、ソースが電源に電気的に接続され、ドレインが第
１のＭＯＳ ＦＥＴのドレインに電気的に接続されたＭ
ＯＳ ＦＥＴである。第２の負荷デバイスは、ゲートが
それ自身のドレインに電気的に接続され、ソースが電源
に電気的に接続され、ドレインが第２のＭＯＳ ＦＥＴ
のドレインに電気的に接続されたＭＯＳ ＦＥＴであ
る。
バイスは、ゲートがそれ自身のドレインに電気的に接続
され、ソースが電源に電気的に接続され、ドレインが第
１のＭＯＳ ＦＥＴのドレインに電気的に接続されたＭ
ＯＳ ＦＥＴである。第２の負荷デバイスは、ゲートが
それ自身のドレインに電気的に接続され、ソースが電源
に電気的に接続され、ドレインが第２のＭＯＳ ＦＥＴ
のドレインに電気的に接続されたＭＯＳ ＦＥＴであ
る。
【００２６】更に、第１の電流源は、ゲートが制御端子
として働き、ドレインが第１のＭＯＳ ＦＥＴのドレイ
ンに電気的に接続され、ソースが接地されたＭＯＳ Ｆ
ＥＴである。同様に、第２の電流源は、ゲートが制御端
子として働き、ドレインが第２のＭＯＳ ＦＥＴのドレ
インに電気的に接続され、ソースが接地されたＭＯＳＦ
ＥＴである。
として働き、ドレインが第１のＭＯＳ ＦＥＴのドレイ
ンに電気的に接続され、ソースが接地されたＭＯＳ Ｆ
ＥＴである。同様に、第２の電流源は、ゲートが制御端
子として働き、ドレインが第２のＭＯＳ ＦＥＴのドレ
インに電気的に接続され、ソースが接地されたＭＯＳＦ
ＥＴである。
【００２７】また、第１の電流源は、第５のＭＯＳ Ｆ
ＥＴ及び第６のＭＯＳ ＦＥＴを備える。第５のＭＯＳ
ＦＥＴは、第１のＭＯＳ ＦＥＴのドレインに電気的
に接続されたドレイン及び固定バイアス電圧に電気的に
接続されたゲートを有する。第６のＭＯＳ ＦＥＴは、
接地されたソース、第５のＭＯＳ ＦＥＴのソースに電
気的に接続されたドレイン、及び制御ゲートとして働く
ゲートを有する。同様に、第２の電流源は、第７のＭＯ
Ｓ ＦＥＴ及び第８のＭＯＳ ＦＥＴを備える。第７の
ＭＯＳ ＦＥＴは、第２のＭＯＳ ＦＥＴのドレインに
電気的に接続されたドレイン及び固定バイアス電圧に電
気的に接続されたゲートを有する。第８のＭＯＳ ＦＥ
Ｔは、接地されたソース、第７のＭＯＳ ＦＥＴのソー
スに電気的に接続されたドレイン、及び制御端子として
働くゲートを有する。
ＥＴ及び第６のＭＯＳ ＦＥＴを備える。第５のＭＯＳ
ＦＥＴは、第１のＭＯＳ ＦＥＴのドレインに電気的
に接続されたドレイン及び固定バイアス電圧に電気的に
接続されたゲートを有する。第６のＭＯＳ ＦＥＴは、
接地されたソース、第５のＭＯＳ ＦＥＴのソースに電
気的に接続されたドレイン、及び制御ゲートとして働く
ゲートを有する。同様に、第２の電流源は、第７のＭＯ
Ｓ ＦＥＴ及び第８のＭＯＳ ＦＥＴを備える。第７の
ＭＯＳ ＦＥＴは、第２のＭＯＳ ＦＥＴのドレインに
電気的に接続されたドレイン及び固定バイアス電圧に電
気的に接続されたゲートを有する。第８のＭＯＳ ＦＥ
Ｔは、接地されたソース、第７のＭＯＳ ＦＥＴのソー
スに電気的に接続されたドレイン、及び制御端子として
働くゲートを有する。
【００２８】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。
【００２９】
【発明の実施の形態】図４は、本発明による電圧制御発
振器４００のブロック回路図を示す。図４に示すよう
に、電圧制御発振器４００は、制御電圧に比例した周波
数の出力信号ＶＯを発生する為に制御電圧ＶＣによって
制御される。
振器４００のブロック回路図を示す。図４に示すよう
に、電圧制御発振器４００は、制御電圧に比例した周波
数の出力信号ＶＯを発生する為に制御電圧ＶＣによって
制御される。
【００３０】電圧制御発振器４００は、閉ループ回路を
形成する遅延ユニット４１１，４１２、及び４１３ばか
りでなく、遅延ユニット４１３に続く遅延ユニット４１
４及びレベルシフター４２０をも含む。遅延ユニット４
１４は、出力信号ＶＯが閉ループ回路（遅延ユニット４
１１，４１２、及び４１３を含む）にはね返って発振周
波数を変えるのを防ぐことができる。レブルシフター４
２０は、遅延ユニット４１４から出力された差分信号を
単一の終端出力信号ＶＯに変換するのに用いられる。
形成する遅延ユニット４１１，４１２、及び４１３ばか
りでなく、遅延ユニット４１３に続く遅延ユニット４１
４及びレベルシフター４２０をも含む。遅延ユニット４
１４は、出力信号ＶＯが閉ループ回路（遅延ユニット４
１１，４１２、及び４１３を含む）にはね返って発振周
波数を変えるのを防ぐことができる。レブルシフター４
２０は、遅延ユニット４１４から出力された差分信号を
単一の終端出力信号ＶＯに変換するのに用いられる。
【００３１】同一の回路構造及び特性を有するそれぞれ
の遅延ユニット４１１,４１２,及び４１３は、入力端子
ＩＮ、相補入力端子／ＩＮ、出力端子ＯＵＴ、相補出力
端子／ＯＵＴ、及び電圧制御端子ＶＣを有する。入力端
子ＩＮの信号状態は、相補入力端子／ＩＮの信号状態の
相補であり、一方、出力端子ＯＵＴの信号状態は、相補
出力端子／ＯＵＴの信号状態の相補である。更に、各遅
延ユニットが安定した状態にあるとき、入力端子ＩＮの
信号状態は、相補出力端子／ＯＵＴと逆の信号状態であ
る。例えば、入力端子ＩＮが、高いポテンシャルである
とき、相補出力端子／ＯＵＴは、低いポテンシャルであ
り、逆もまた同様である。同様に、相補入力端子／ＩＮ
の信号状態もまた、出力端子ＯＵＴと逆の信号状態であ
る。各遅延ユニットの出力端子における信号状態は、入
力端子における信号状態の変化にしたがって変化する。
出力端子における信号状態の変化率は、電圧制御端子に
おけるポテンシャルにより決められる。したがって、入
力端子と出力端子との間の遅延時間が制御されることが
できる。
の遅延ユニット４１１,４１２,及び４１３は、入力端子
ＩＮ、相補入力端子／ＩＮ、出力端子ＯＵＴ、相補出力
端子／ＯＵＴ、及び電圧制御端子ＶＣを有する。入力端
子ＩＮの信号状態は、相補入力端子／ＩＮの信号状態の
相補であり、一方、出力端子ＯＵＴの信号状態は、相補
出力端子／ＯＵＴの信号状態の相補である。更に、各遅
延ユニットが安定した状態にあるとき、入力端子ＩＮの
信号状態は、相補出力端子／ＯＵＴと逆の信号状態であ
る。例えば、入力端子ＩＮが、高いポテンシャルである
とき、相補出力端子／ＯＵＴは、低いポテンシャルであ
り、逆もまた同様である。同様に、相補入力端子／ＩＮ
の信号状態もまた、出力端子ＯＵＴと逆の信号状態であ
る。各遅延ユニットの出力端子における信号状態は、入
力端子における信号状態の変化にしたがって変化する。
出力端子における信号状態の変化率は、電圧制御端子に
おけるポテンシャルにより決められる。したがって、入
力端子と出力端子との間の遅延時間が制御されることが
できる。
【００３２】遅延ユニット４１１,４１２，及び４１３
を直列に接続する方法が、以下に示される。遅延ユニッ
ト４１１の出力端子ＯＵＴ及び相補出力端子／ＯＵＴ
は、遅延ユニット４１２の相補入力端子／ＩＮ及び入力
端子ＩＮにそれぞれ電気的に接続される。遅延ユニット
４１２の出力端子ＯＵＴ及び相補出力端子／ＯＵＴは、
遅延ユニット４１３の相補入力端子／ＩＮ及び入力端子
ＩＮにそれぞれ電気的に接続される。遅延ユニット４１
３の出力端子ＯＵＴ及び相補出力端子／ＯＵＴは、遅延
ユニット４１１の相補入力端子／ＩＮ及び入力端子ＩＮ
に電気的に接続される。以上に明らかに見ることができ
るように、遅延ユニット４１１、４１２、及び４１３
は、閉ループ発振回路を形成する為に電気的に直列に接
続される。更に、制御電圧ＶＣは、入力及び相補入力端
子ＩＮ，／ＩＮと出力及び相補出力端子ＯＵＴ，／ＯＵ
Ｔとの間の遅延時間を制御する為にそれぞれの遅延ユニ
ットの電圧制御端子に入力される。
を直列に接続する方法が、以下に示される。遅延ユニッ
ト４１１の出力端子ＯＵＴ及び相補出力端子／ＯＵＴ
は、遅延ユニット４１２の相補入力端子／ＩＮ及び入力
端子ＩＮにそれぞれ電気的に接続される。遅延ユニット
４１２の出力端子ＯＵＴ及び相補出力端子／ＯＵＴは、
遅延ユニット４１３の相補入力端子／ＩＮ及び入力端子
ＩＮにそれぞれ電気的に接続される。遅延ユニット４１
３の出力端子ＯＵＴ及び相補出力端子／ＯＵＴは、遅延
ユニット４１１の相補入力端子／ＩＮ及び入力端子ＩＮ
に電気的に接続される。以上に明らかに見ることができ
るように、遅延ユニット４１１、４１２、及び４１３
は、閉ループ発振回路を形成する為に電気的に直列に接
続される。更に、制御電圧ＶＣは、入力及び相補入力端
子ＩＮ，／ＩＮと出力及び相補出力端子ＯＵＴ，／ＯＵ
Ｔとの間の遅延時間を制御する為にそれぞれの遅延ユニ
ットの電圧制御端子に入力される。
【００３３】図５は、図４の遅延ユニットの回路図を示
す。ここで、遅延ユニットには異なる符号５００が与え
られている。遅延ユニット５００は、ＭＯＳ ＦＥＴ５
１１、５１２、５３１、及び５３２と、電流源５４１及
び５４２と、負荷デバイス５２１及び５２２とを含む。
ＭＯＳ ＦＥＴ５１１、５１２、５３１、及び５３２
は、Ｐ型ＭＯＳ ＦＥＴである。
す。ここで、遅延ユニットには異なる符号５００が与え
られている。遅延ユニット５００は、ＭＯＳ ＦＥＴ５
１１、５１２、５３１、及び５３２と、電流源５４１及
び５４２と、負荷デバイス５２１及び５２２とを含む。
ＭＯＳ ＦＥＴ５１１、５１２、５３１、及び５３２
は、Ｐ型ＭＯＳ ＦＥＴである。
【００３４】図５に示すように、ＭＯＳ ＦＥＴ５１１
及び５１２は、互いに電気的に接続されてラッチ回路を
形成する。負荷デバイス５２１の両方の端子は、ＭＯＳ
ＦＥＴ５１１のソース及びドレインに電気的に接続さ
れ、一方、負荷デバイス５２２の両方の端子は、ＭＯＳ
ＦＥＴ５１２のソース及びドレインに電気的に接続さ
れる。
及び５１２は、互いに電気的に接続されてラッチ回路を
形成する。負荷デバイス５２１の両方の端子は、ＭＯＳ
ＦＥＴ５１１のソース及びドレインに電気的に接続さ
れ、一方、負荷デバイス５２２の両方の端子は、ＭＯＳ
ＦＥＴ５１２のソース及びドレインに電気的に接続さ
れる。
【００３５】ＭＯＳ ＦＥＴ５３１のソース及びドレイ
ンは、ＭＯＳ ＦＥＴ５１１のソース及びドレインに電
気的に接続される。ＭＯＳ ＦＥＴ５３１のゲートは，
入力端子ＩＮとして働く。同様に、ＭＯＳ ＦＥＴ５３
２のソース及びドレインは、ＭＯＳ ＦＥＴ５１２のソ
ース及びドレインに電気的に接続される。ＭＯＳ ＦＥ
Ｔ５３２のゲートは，相補入力端子／ＩＮとして働く。
ンは、ＭＯＳ ＦＥＴ５１１のソース及びドレインに電
気的に接続される。ＭＯＳ ＦＥＴ５３１のゲートは，
入力端子ＩＮとして働く。同様に、ＭＯＳ ＦＥＴ５３
２のソース及びドレインは、ＭＯＳ ＦＥＴ５１２のソ
ース及びドレインに電気的に接続される。ＭＯＳ ＦＥ
Ｔ５３２のゲートは，相補入力端子／ＩＮとして働く。
【００３６】出力端子ＯＵＴは、ＭＯＳ ＦＥＴ５１２
のドレインから出力され、一方、相補出力端子／ＯＵＴ
は、ＭＯＳ ＦＥＴ５１１のドレインから出力される。
のドレインから出力され、一方、相補出力端子／ＯＵＴ
は、ＭＯＳ ＦＥＴ５１１のドレインから出力される。
【００３７】更に、電流源５４１は、ＭＯＳ ＦＥＴ５
１１のドレインと接地との間に電気的に接続され、一
方、電流源５４２は、ＭＯＳ ＦＥＴ５１２のドレイン
と接地との間に電気的に接続される。電流源５４１及び
５４２の両方は、制御電圧ＶＣに比例した電流を発生す
る為に制御電圧ＶＣによって制御される。遅延ユニット
５００の信号遅延は、制御電圧ＶＣによって完全に制御
され、それによって、遅延ユニット５００を備える電圧
制御発振器によって発生される発振信号の周波数を変え
る。更に、電圧制御発振器の発振周波数が制御電圧ＶＣ
のみによって制御されるという、もう1つの利点があ
る。すなわち、発振周波数は、発生された電流のみによ
って決められ、電源電圧には依存しない。すなわち、電
流源として働くＭＯＳ ＦＥＴが飽和領域内で操作でき
る限り、対応する電流は一定であり、発振周波数は、制
御電圧ＶＣのみによって決定され、電源Ｖｐｓには依存
しない。
１１のドレインと接地との間に電気的に接続され、一
方、電流源５４２は、ＭＯＳ ＦＥＴ５１２のドレイン
と接地との間に電気的に接続される。電流源５４１及び
５４２の両方は、制御電圧ＶＣに比例した電流を発生す
る為に制御電圧ＶＣによって制御される。遅延ユニット
５００の信号遅延は、制御電圧ＶＣによって完全に制御
され、それによって、遅延ユニット５００を備える電圧
制御発振器によって発生される発振信号の周波数を変え
る。更に、電圧制御発振器の発振周波数が制御電圧ＶＣ
のみによって制御されるという、もう1つの利点があ
る。すなわち、発振周波数は、発生された電流のみによ
って決められ、電源電圧には依存しない。すなわち、電
流源として働くＭＯＳ ＦＥＴが飽和領域内で操作でき
る限り、対応する電流は一定であり、発振周波数は、制
御電圧ＶＣのみによって決定され、電源Ｖｐｓには依存
しない。
【００３８】実際の適用においては、遅延ユニット５０
０の負荷デバイス５２１、５２２、及び電流源５４１、
５４２は、ＭＯＳ ＦＥＴであってもよい。図６は、図
５の遅延ユニットの詳細な回路図である。図６から見る
ことができるように、負荷デバイス５２１，５２２と電
流源５４１及び５４２とがＭＯＳ ＦＥＴに置き換えら
れたのを除いて、遅延ユニット６００の他の部分は、同
じ符号で示された遅延ユニット５００の他の部分と同様
である。
０の負荷デバイス５２１、５２２、及び電流源５４１、
５４２は、ＭＯＳ ＦＥＴであってもよい。図６は、図
５の遅延ユニットの詳細な回路図である。図６から見る
ことができるように、負荷デバイス５２１，５２２と電
流源５４１及び５４２とがＭＯＳ ＦＥＴに置き換えら
れたのを除いて、遅延ユニット６００の他の部分は、同
じ符号で示された遅延ユニット５００の他の部分と同様
である。
【００３９】図６を参照して、ＭＯＳ ＦＥＴ６２１の
ゲートは、それ自身のドレインに電気的に接続されてダ
イオードの形態をした能動負荷デバイスを形成する。Ｍ
ＯＳＦＥＴ６２１は、ＭＯＳ ＦＥＴ５１１のソースと
ドレインとの間に電気的に接続された負荷デバイス５２
１と置き換えられる為に用いられる。同様に、ＭＯＳ
ＦＥＴ６２２のゲートは、それ自身のドレインに電気的
に接続されてダイオードの形態をした能動負荷デバイス
を形成する。ＭＯＳ ＦＥＴ６２２は、ＭＯＳ ＦＥＴ
５１２のソースとドレインとの間に電気的に接続された
負荷デバイス５２２と置き換えられる為に用いられる。
ゲートは、それ自身のドレインに電気的に接続されてダ
イオードの形態をした能動負荷デバイスを形成する。Ｍ
ＯＳＦＥＴ６２１は、ＭＯＳ ＦＥＴ５１１のソースと
ドレインとの間に電気的に接続された負荷デバイス５２
１と置き換えられる為に用いられる。同様に、ＭＯＳ
ＦＥＴ６２２のゲートは、それ自身のドレインに電気的
に接続されてダイオードの形態をした能動負荷デバイス
を形成する。ＭＯＳ ＦＥＴ６２２は、ＭＯＳ ＦＥＴ
５１２のソースとドレインとの間に電気的に接続された
負荷デバイス５２２と置き換えられる為に用いられる。
【００４０】ＭＯＳ ＦＥＴ６４１は、電流源５４１と
して機能する。制御電圧ＶＣは、ＭＯＳ ＦＥＴ６４１
のゲートに電気的に接続される。ＭＯＳ ＦＥＴ６４１
のドレイン電流は，制御電圧ＶＣの２乗にちょうど比例
する。同様に、ＭＯＳ ＦＥＴは、電流源５４２として
機能する。制御電圧ＶＣもまた、ＭＯＳ ＦＥＴ６４２
のゲートに電気的に接続される。ＭＯＳ ＦＥＴ６４２
のドレイン電流もまた，制御電圧ＶＣの２乗にちょうど
比例する。遅延ユニット６００の信号遅延は、制御電圧
ＶＣによって完全に制御されるので、遅延ユニット６０
０を備えた電圧制御発振器によって発生される発振信号
の周波数は，変えられる。
して機能する。制御電圧ＶＣは、ＭＯＳ ＦＥＴ６４１
のゲートに電気的に接続される。ＭＯＳ ＦＥＴ６４１
のドレイン電流は，制御電圧ＶＣの２乗にちょうど比例
する。同様に、ＭＯＳ ＦＥＴは、電流源５４２として
機能する。制御電圧ＶＣもまた、ＭＯＳ ＦＥＴ６４２
のゲートに電気的に接続される。ＭＯＳ ＦＥＴ６４２
のドレイン電流もまた，制御電圧ＶＣの２乗にちょうど
比例する。遅延ユニット６００の信号遅延は、制御電圧
ＶＣによって完全に制御されるので、遅延ユニット６０
０を備えた電圧制御発振器によって発生される発振信号
の周波数は，変えられる。
【００４１】図７は，図５の遅延ユニットの他の詳細な
回路図を示す。
回路図を示す。
【００４２】図７に示すように、各遅延ユニットの特性
を更に改善する為に、２つのＭＯＳＦＥＴ７４１、６４
１は、電流源５４１として機能する直列電流源を形成す
るために直列に電気的に接続される。同様に、２つのＭ
ＯＳ ＦＥＴ７４２、６４２は、電流源５４２として機
能する直列電流源を形成するために直列に電気的に接続
される。その上、ＭＯＳ ＦＥＴ７４１，７４２のゲー
トは，固定バイアス電圧Ｖｂｉａｓに電気的に接続され
る。制御電圧ＶＣは、発生された電流の振幅を制御する
為にＭＯＳ ＦＥＴ６４１，６４２のゲートに入力され
る。直列に電気的に接続された２つのＭＯＳ ＦＥＴ
は、更に高い出力インピーダンスを有するので、それら
は理想的な電流源として考えられる。したがって、発生
された電流は、更に安定することができるので、電源Ｖ
ｐｓ及び制御電圧ＶＣの変動に容易に影響されない安定
した発振周波数となる。本発明による電圧制御発振器に
おいて、それぞれの遅延ユニットは対称的な差動構造を
有する。それぞれの遅延ユニットの等価的な回路は、図
３のそれと同様である。したがって、発生された発振信
号の周波数が電源電圧の変動に影響されなくなり、低ジ
ッターを有するばかりでなく、２つのＦＥＴだけが電源
と接地との間に形成されているので電源の操作電圧がＶ
ｔ＋２ΔＶに減少される。
を更に改善する為に、２つのＭＯＳＦＥＴ７４１、６４
１は、電流源５４１として機能する直列電流源を形成す
るために直列に電気的に接続される。同様に、２つのＭ
ＯＳ ＦＥＴ７４２、６４２は、電流源５４２として機
能する直列電流源を形成するために直列に電気的に接続
される。その上、ＭＯＳ ＦＥＴ７４１，７４２のゲー
トは，固定バイアス電圧Ｖｂｉａｓに電気的に接続され
る。制御電圧ＶＣは、発生された電流の振幅を制御する
為にＭＯＳ ＦＥＴ６４１，６４２のゲートに入力され
る。直列に電気的に接続された２つのＭＯＳ ＦＥＴ
は、更に高い出力インピーダンスを有するので、それら
は理想的な電流源として考えられる。したがって、発生
された電流は、更に安定することができるので、電源Ｖ
ｐｓ及び制御電圧ＶＣの変動に容易に影響されない安定
した発振周波数となる。本発明による電圧制御発振器に
おいて、それぞれの遅延ユニットは対称的な差動構造を
有する。それぞれの遅延ユニットの等価的な回路は、図
３のそれと同様である。したがって、発生された発振信
号の周波数が電源電圧の変動に影響されなくなり、低ジ
ッターを有するばかりでなく、２つのＦＥＴだけが電源
と接地との間に形成されているので電源の操作電圧がＶ
ｔ＋２ΔＶに減少される。
【００４３】前に仮定したのと同様に、ΔＶが０．３Ｖ
であり、Ｖｔが０．９Ｖであると、操作電圧は、通常の
操作で１．５Ｖの低さにまで低減されることができる。
したがって，発明の電圧制御発振器は、低電圧操作の要
求を満たす。
であり、Ｖｔが０．９Ｖであると、操作電圧は、通常の
操作で１．５Ｖの低さにまで低減されることができる。
したがって，発明の電圧制御発振器は、低電圧操作の要
求を満たす。
【００４４】従来技術と比較すると、発明の電圧制御発
振器は、以下の利点を有する。 （１） 発生された発振信号の周波数が電源の変動によ
って影響されるのを防ぐ為に対象差動構造が採用され
た。 （２） 電圧制御発振器に含まれる遅延ユニットは、性
能に少しの影響も与えずに低い操作電圧において操作で
きる。したがって、電圧制御発振器は、低電圧電源にお
いて操作されるコンピュターの要求を満たす。
振器は、以下の利点を有する。 （１） 発生された発振信号の周波数が電源の変動によ
って影響されるのを防ぐ為に対象差動構造が採用され
た。 （２） 電圧制御発振器に含まれる遅延ユニットは、性
能に少しの影響も与えずに低い操作電圧において操作で
きる。したがって、電圧制御発振器は、低電圧電源にお
いて操作されるコンピュターの要求を満たす。
【００４５】以上、本発明を実施形態を使って説明した
が、本発明の適用範囲は上述の実施形態に限定されるも
のではない。本発明の範囲は上述の実施形態に様々な修
正や変更を加えた形態を含む事が当業者には明白であ
る。従って、特許請求の範囲はこのような修正や変更を
加えた形態を含む最も広義の解釈を与えられるべきもの
である。
が、本発明の適用範囲は上述の実施形態に限定されるも
のではない。本発明の範囲は上述の実施形態に様々な修
正や変更を加えた形態を含む事が当業者には明白であ
る。従って、特許請求の範囲はこのような修正や変更を
加えた形態を含む最も広義の解釈を与えられるべきもの
である。
【００４６】
【発明の効果】上記説明から明らかなように、本発明の
電圧制御発振器は、発振信号の周波数が、電源の変動に
影響されにくく、低い電源電圧で操作できる。
電圧制御発振器は、発振信号の周波数が、電源の変動に
影響されにくく、低い電源電圧で操作できる。
【図１】図１は、一般の電圧制御発振器の回路図を示
す。
す。
【図２】図２は、ＭＯＳ ＦＥＴにより構成される従来
の電圧制御発振器の回路図を示す。
の電圧制御発振器の回路図を示す。
【図３】図３は，他の従来の電圧制御発振器の遅延ユニ
ットの回路図を示す。
ットの回路図を示す。
【図４】図４は、本発明の電圧制御発振器のブロック回
路図を示す。
路図を示す。
【図５】図５は、図４の遅延ユニットの回路図を示す。
【図６】図６は、図５の詳細な回路図である。
【図７】図７は，図５の他の詳細な回路図を示す。
ＶＣ 制御電圧 ＶＯ 出力信号 １１１、１１２，１１３ インバーター ２００ 従来の電圧制御発振器 Ｖｐｓ 電源 ３００、４１１，４１２，４１３，４１４、５００、６
００、７００ 遅延ユニット ２１１，２１２，２１３，２２１，２２２，２２３、３
１１，３１２，３２１、３２２，３３１，３３２，３４
０、５１１，５１２，５３１，５３２、６２１，６２
２、６４１，６４２、７４１，７４２ ＭＯＳ ＦＥＴ ＯＵＴ 出力電圧 ／ＯＵＴ 相補出力電圧 ＩＮ 入力電圧 ／ＩＮ 相補入力電圧 ４００ 本発明の電圧制御発振器 ４２０ レベルシフター ５２１，５２２ 負荷デバイス ５４１，５４２ 電流源 Ｖｂｉａｓ 固定バイアス電圧
００、７００ 遅延ユニット ２１１，２１２，２１３，２２１，２２２，２２３、３
１１，３１２，３２１、３２２，３３１，３３２，３４
０、５１１，５１２，５３１，５３２、６２１，６２
２、６４１，６４２、７４１，７４２ ＭＯＳ ＦＥＴ ＯＵＴ 出力電圧 ／ＯＵＴ 相補出力電圧 ＩＮ 入力電圧 ／ＩＮ 相補入力電圧 ４００ 本発明の電圧制御発振器 ４２０ レベルシフター ５２１，５２２ 負荷デバイス ５４１，５４２ 電流源 Ｖｂｉａｓ 固定バイアス電圧
Claims (3)
- 【請求項１】 制御電圧を受け取り、前記制御電圧に
比例した周波数をそれぞれもつ出力信号及び相補出力信
号を発生する低電圧、低ジッター電圧制御発振器であっ
て、前記電圧制御発振器は、 入力端子、相補入力端子、出力端子、相補出力端子、及
び電圧制御端子をそれぞれ有する第１の遅延ユニット、
第２の遅延ユニット、及び第３の遅延ユニットを備え、
前記第１の遅延ユニットの前記入力端子と前記相補入力
端子とが、前記第３の遅延ユニットの前記相補出力端子
と前記出力端子とに電気的に接続され、前記第２の遅延
ユニットの前記入力端子と前記相補入力端子とが、前記
第１の遅延ユニットの前記相補出力端子と前記出力端子
とに電気的に接続され、前記第３の遅延ユニットの前記
入力端子と前記相補入力端子とが、前記第２の遅延ユニ
ットの前記相補出力端子と前記出力端子とに電気的に接
続され、それぞれの遅延ユニットの前記入力及び前記相
補入力端子と前記出力及び前記相補出力端子との間の遅
延時間を制御する為に前記制御電圧が、それぞれの遅延
ユニットの前記電圧制御端子に印加され、それぞれの遅
延ユニットは、 ソースが電源に電気的に接続された第１のＭＯＳ ＦＥ
Ｔと、 ソースが前記電源に電気的に接続され、ゲートが前記第
１のＭＯＳ ＦＥＴのドレインに電気的に接続され、ド
レインが前記第１のＭＯＳ ＦＥＴのゲートに電気的に
接続された第２のＭＯＳ ＦＥＴと、 両方の端子が、それぞれ前記第１のＭＯＳ ＦＥＴの前
記ソース及び前記ドレインに電気的に接続された第１の
負荷デバイスと、 両方の端子が、それぞれ前記第２のＭＯＳ ＦＥＴの前
記ソース及び前記ドレインに電気的に接続された第２の
負荷デバイスと、 ソースが前記電源に電気的に接続され、ドレインが前記
第１のＭＯＳ ＦＥＴの前記ドレインに電気的に接続さ
れ、ゲートがそれぞれの遅延ユニットの前記入力端子と
して働く第３のＭＯＳ ＦＥＴと、 ソースが前記電源に電気的に接続され、ドレインが前記
第２のＭＯＳ ＦＥＴの前記ドレインに電気的に接続さ
れ、ゲートが前記遅延ユニットの前記相補入力端子とし
て働く第４のＭＯＳ ＦＥＴと、 第１の端子及び第２の端子の間に前記制御電圧に比例す
る電流を発生する為に前記第１の端子、前記第２の端
子、及び制御端子を含み、前記第１の端子が前記第１の
ＭＯＳ ＦＥＴの前記ドレインに電気的に接続され、前
記第２の端子が接地され、前記制御端子が前記制御電圧
を受け取る為の前記電圧制御端子として働く第１の電流
源と、 第１の端子及び第２の端子の間に前記制御電圧に比例す
る電流を発生する為に前記第１の端子、前記第２の端
子、及び制御端子を含み、前記第１の端子が前記第２の
ＭＯＳ ＦＥＴの前記ドレインに電気的に接続され、前
記第２の端子が接地され、前記制御端子が前記制御電圧
を受け取る為の前記電圧制御端子として働く第２の電流
源とを有することを特徴とする電圧制御発振器。 - 【請求項２】 制御電圧を受け取り、前記制御電圧に
比例した周波数をそれぞれもつ出力信号及び相補出力信
号を発生する低電圧、低ジッター電圧制御発振器であっ
て、前記電圧制御発振器は、 入力端子、相補入力端子、出力端子、相補出力端子、及
び電圧制御端子をそれぞれ有する第１の遅延ユニット、
第2の遅延ユニット、及び第3の遅延ユニットを備え、前
記第１の遅延ユニットの前記入力端子と前記相補入力端
子とが、前記第３の遅延ユニットの前記相補出力端子と
前記出力端子とに電気的に接続され、前記第２の遅延ユ
ニットの前記入力端子と前記相補入力端子とが、前記第
１の遅延ユニットの前記相補出力端子と前記出力端子と
に電気的に接続され、前記第３の遅延ユニットの前記入
力端子と前記相補入力端子とが、前記第２の遅延ユニッ
トの前記相補出力端子と前記出力端子とに電気的に接続
され、前記出力信号及び前記相補出力信号が、前記第３
の遅延ユニットの前記出力端子及び前記相補出力端子か
ら出力され、それぞれの遅延ユニットの前記入力及び相
補入力端子と前記出力及び相補出力端子との間の遅延時
間を制御する為に前記制御電圧が、それぞれの遅延ユニ
ットの前記電圧制御端子に印加され、それぞれの遅延ユ
ニットは、 ソースが電源に電気的に接続された第１のＭＯＳ ＦＥ
Ｔと、 ソースが前記電源に電気的に接続され、ゲートが前記第
１のＭＯＳ ＦＥＴのドレインに電気的に接続され、ド
レインが前記ＭＯＳ ＦＥＴのゲートに電気的に接続さ
れた第２のＭＯＳ ＦＥＴと、 ソースが前記電源に電気的に接続され、ドレインが前記
第１のＭＯＳ ＦＥＴの前記ドレインに電気的に接続さ
れ、ゲートがそれぞれの遅延ユニットの前記入力端子と
して働く第３のＭＯＳ ＦＥＴと、 ソースが前記電源に電気的に接続され、ドレインが前記
第２のＭＯＳ ＦＥＴの前記ドレインに電気的に接続さ
れ、ゲートがそれぞれの遅延ユニットの前記相補入力端
子として働く第４のＭＯＳ ＦＥＴと、 ゲートがそれ自身のドレインに電気的に接続され、ソー
スが前記電源に電気的に接続され、ドレインが前記第１
のＭＯＳ ＦＥＴの前記ドレインに電気的に接続され
た、第１の負荷として働く第５のＭＯＳ ＦＥＴと、 ゲートがそれ自身のドレインに電気的に接続され、ソー
スが前記電源に電気的に接続され、ドレインが前記第２
のＭＯＳ ＦＥＴのドレインに電気的に接続された、第
２の負荷として働く第６のＭＯＳ ＦＥＴと、 ゲートが前記電圧制御端子として働き、ドレインが前記
第１のＭＯＳ ＦＥＴの前記ドレインに電気的に接続さ
れ、ソースが接地された、第１の電流源として働く第７
のＭＯＳ ＦＥＴと、 ゲートが前記電圧制御端子として働き、ドレインが前記
第２のＭＯＳ ＦＥＴの前記ドレインに電気的に接続さ
れ、ソースが接地された、第２の電流源として働く第8
のＭＯＳ ＦＥＴとを有することを特徴とする電圧制御
発振器。 - 【請求項３】 制御電圧を受け取り、前記制御電圧に比
例した周波数をそれぞれもつ出力信号及び相補出力信号
を発生する低電圧、低ジッター電圧制御発振器であっ
て、前記電圧制御発振器は、 入力端子、相補入力端子、出力端子、相補出力端子、及
び電圧制御端子をそれぞれ有する第１の遅延ユニット、
第2の遅延ユニット、及び第3の遅延ユニットを備え、前
記第１の遅延ユニットの前記入力端子と前記相補入力端
子とが、前記第３の遅延ユニットの前記相補出力端子と
前記出力端子とに電気的に接続され、前記第２の遅延ユ
ニットの前記入力端子と前記相補入力端子とが、前記第
１の遅延ユニットの前記相補出力端子と前記出力端子と
に電気的に接続され、前記第３の遅延ユニットの前記入
力端子と前記相補入力端子とが、前記第２の遅延ユニッ
トの前記相補出力端子と前記出力端子とに電気的に接続
され、それぞれの遅延ユニットの前記入力及び前記相補
入力端子と前記出力及び前記相補出力端子との間の遅延
時間を制御する為に前記制御電圧が、それぞれの遅延ユ
ニットの前記電圧制御端子に印加され、それぞれの遅延
ユニットは、 ソースが電源に電気的に接続された第１のＭＯＳ ＦＥ
Ｔと、 ソースが前記電源に電気的に接続され、ゲートが前記第
１のＭＯＳ ＦＥＴのドレインに電気的に接続され、ド
レインが前記第１のＭＯＳ ＦＥＴのゲートに電気的に
接続された第２のＭＯＳ ＦＥＴと、 ソースが前記電源に電気的に接続され、ドレインが前記
第１のＭＯＳ ＦＥＴの前記ドレインに電気的に接続さ
れ、ゲートがそれぞれの遅延ユニットの前記入力端子と
して働く第３のＭＯＳ ＦＥＴと、 ソースが前記電源に電気的に接続され、ドレインが前記
第２のＭＯＳ ＦＥＴの前記ドレインに電気的に接続さ
れ、ゲートがそれぞれの遅延ユニットの前記相補入力端
子として働く第４のＭＯＳ ＦＥＴと、 ゲートがそれ自身のドレインに電気的に接続され、ソー
スが前記電源に電気的に接続され、ドレインが前記第１
のＭＯＳ ＦＥＴのドレインに電気的に接続された、第
１の負荷として働く第５のＭＯＳ ＦＥＴと、 ゲートがそれ自身のドレインに電気的に接続され、ソー
スが前記電源に電気的に接続され、ドレインが前記第２
のＭＯＳ ＦＥＴの前記ドレインに電気的に接続され
た、第２の負荷として働く第６のＭＯＳ ＦＥＴと、 ゲートが固定バイアス電圧に電気的に接続され、ドレイ
ンが前記第１のＭＯＳＦＥＴの前記ドレインに電気的に
接続された第７のＭＯＳ ＦＥＴと、 ゲートが前記電圧制御端子として働き、ドレインが前記
第７のＭＯＳ ＦＥＴの前記ソースに電気的に接続さ
れ、ソースが接地された第8のＭＯＳ ＦＥＴと、 ゲートが固定バイアス電圧に電気的に接続され、ドレイ
ンが前記第２のＭＯＳＦＥＴの前記ドレインに電気的に
接続された第９のＭＯＳ ＦＥＴと、 ゲートが前記電圧制御端子として働き、ドレインが前記
第９のＭＯＳ ＦＥＴの前記ソースに電気的に接続さ
れ、ソースが接地された第１０のＭＯＳ ＦＥＴと有
し、 前記第７のＭＯＳ ＦＥＴ及び前記第８のＭＯＳ ＦＥ
Ｔが、第１の電流源として働き、前記第９のＭＯＳ Ｆ
ＥＴ及び前記第１０のＭＯＳ ＦＥＴが、第２の電流源
として働くことを特徴とする電圧制御発振器。
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