DE19946154C2 - Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite - Google Patents

Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite

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Description

Die vorliegende Erfindung betrifft einen spannungsgesteuerten Oszillator und insbesondere einen spannungsgesteuerten Niedervolt-Oszillator mit geringer Schwankungsbreite.
Aufgrund des schnellen Fortschritts der Halbleitertechnologie wird die Betriebsgeschwindig­ keit der gegenwärtig erhältlichen Computer immer schneller. Die Erhöhung der Betriebsge­ schwindigkeit führt jedoch zu einem höheren Energieverbrauch. Um den Energieverbrauch wirksam zu vermindern, wird die Betriebsspannung der gegenwärtig eingesetzten Computer stufenweise von 5 V auf 3,3 V oder auf 2,5 V, sogar auf weniger als 2,0 V gesenkt. Gleich­ zeitig mit der Absenkung der Betriebsspannung muß zusätzlich eine große Anzahl an Schalt­ kreisen, beispielsweise ein Oszillator als Taktgeber, modifiziert werden, damit diese eben­ falls bei Niederspannungs-Bedingungen arbeiten können. Darüber hinaus arbeiten die in der­ zeitigen Computersystemen verwendeten Taktgeber bei verschiedenen Frequenzen. Die mei­ sten Taktsignale mit unterschiedlichen Frequenzen werden, bezogen auf ein von einem PLL- Schaltkreis erzeugtes Referenzsignal, zur Verwendung von mehreren Untersystemen erzeugt. Einer der Hauptfaktoren, die die Leistung des PLL-Schaltkreises beeinflussen, ist ein span­ nungsgesteuerter Oszillator in dem Computersystem. Zusätzlich kann die Leistung des span­ nungsgesteuerten Oszillators basierend auf Langzeit-Schwankungen, Kurzzeit- Schwankungen und Einflüssen, die auf Spannungsänderungen der Spannungsquelle beruhen, beurteilt werden.
Die Fig. 1 ist ein Schaltkreis Diagramm, das einen herkömmlichen, spannungsgesteuerten Oszillator zeigt, der unter anderem in US 5,475,344 beschrieben ist.
Unter Bezugnahme auf Fig. 1, ist der herkömmliche, spannungsgesteuerte Oszillator ein ge­ schlossener Schaltkreis und umfasst drei Wechselrichter 111, 112 und 113, die elektrisch in Reihe geschaltet sind. Eine Steuerspannung VC wird dazu verwendet, die Verzögerungszeit des Signals zwischen dessen Input-Terminal und Output-Terminal zu bestimmen. Damit kann die Frequenz eines erzeugten Output-Signals VO über die Steuerung der Verzögerungs­ zeit bestimmt werden.
Die Fig. 2 ist eine Schaltkreis-Darstellung, die einen herkömmlichen, spannungsgesteuerten Oszillator 200 bestehend aus MOS FETs zeigt.
Wie in Fig. 2 gezeigt, ist der spannungsgesteuerte Oszillator 200 ein geschlossener Schalt­ kreis bestehend aus 3 Wechselrichtern, die zusammengesetzt sind aus MOS FETs 211, 221, MOS FETs 212, 222 bzw. MOS FETs 213, 223. An die Gates der MOS FETs 211, 212 und 213 wird eine Steuerspannung VC angelegt, um die Ansprechzeit jedes Wechselrichters zu steuern, wobei die Frequenz des Output-Signals VO des PLL-Schaltkreises bestimmt wird.
Wie vorstehend beschrieben ist, kann die Frequenz des durch den spannungsgesteuerten Os­ zillator 200 erzeugten Output-Signals VO über die Steuerspannung VC gesteuert werden. Die Eigenschaften des spannungsgesteuerten Oszillators werden jedoch durch Veränderungen der Stromquelle Vps leicht beeinflußt, wobei die Frequenz des Output-Signals verändert wird, da jeder Inverter aus lediglich zwei MOS FET's besteht.
Die Fig. 3 ist eine Schaltkreisdarstellung, die eine Verzögerungseinheit 300 eines anderen spannungsgesteuerten Oszillators zeigt. In vergleichbarer Art und Weise ist der herkömmli­ che spannungsgesteuerte Oszillator ebenfalls ein geschlossener Schaltkreis bestehend aus 3 Wechselrichtern.
Verglichen mit dem vorstehenden Wechselrichter, der nur ein Input-Terminal und ein Out­ put-Terminal aufweist, hat die in Fig. 3 gezeigte Verzögerungseinheit nicht nur ein Input- Terminal IN und ein Output-Terminal OUT, sondern auch ein komplementäres Input- Terminal IN-- und ein komplementäres Output-Terminal OUT--, um die Empfindlichkeit gegenüber Schwankungen der Energiequelle Vps herabzusetzen. In der Verzögerungseinheit 300 stellen die MOS FETs 311 und 312 einen Signalspeicherschaltkreis ("Latch-circuit") dar.
Die in Form einer Diode verbundenen MOS FETs 321 und 322 dienen als aktive Belastungs­ elemente. Die MOS FETs 331 und 332 werden für differentielle Inputs genutzt, deren Gates als Input-Terminal IN und komplementäres Input-Terminal In-- dienen. Eine MOS FET 340 wird durch die Steuerspannung VC gesteuert, wobei ein zur Steuerspannung VC direkt pro­ portionaler Drain-Strom (Stromquelle) geliefert wird und damit die Verzögerungszeit der Verzögerungseinheit bestimmt wird. Daher kann die von einem geschlossenen, aus mehreren Verzögerungseinheiten bestehenden Schaltkreis erzeugte Frequenz eines oszillierenden Si­ gnals durch die Steuerspannung gesteuert werden.
Obwohl der aus den Verzögerungseinheiten 300 bestehende, spannungsgesteuerte Oszillator eine bessere Leistung zeigt, benötigen 3 Schichten von MOS FETs, die zwischen der Ener­ giequelle Vps und dem Boden übereinander geschichtet sind, eine höhere Betriebsspannung. Der Drain-Strom eines jeden MOS FET kann dargestellt werden als:
Die niedrigste, von der Verzögerungseinheit 300 benötigte Betriebsspannung beträgt 2Vt + 3ΔV, wobei ΔV = Vgs - Vm.
Wie aus dem Vorstehenden ersichtlich ist, muß die Betriebsspannung über 2,7 V liegen, wenn ΔV = 0,3 V und Vt = 0,9 V. Da jedoch die Energiequelle in einem Computersystem 2,5 V oder sogar lediglich 2,0 V betragen kann, kann die Verzögerungseinheit 300 in diesem Fall nicht normal arbeiten.
Eine weitere Schaltanordnung ist in der EP 0 566 375 A1 beschrieben, bei der ein Oszillator mindestens eine Verzögerungsleitung in Form einer Vielzahl von Verzögerungselementen umfasst. Jedes Verzögerungselement umfasst ein Paar verbundener Wechselrichter. Ein steu­ erbares Widerstandselement ist zwischen mindestens einem Wechselrichter des jeweiligen verbundenen Wechselrichterpaares und einer Erde angeordnet. Dadurch kann die Verzöge­ rungszeit und folglich die Oszillatorfrequenz durch die Größenordnung der Widerstandsmit­ tel bestimmt werden. Durch die Verwendung dieses zusätzlichen Bauteils ist keine beliebig niedrige Betriebsspannung einsetzbar.
US 5,475,344 beschreibt eine Schaltanordnung, die aus einer Vielzahl von Ringoszillatoren besteht, die jeweils eine Vielzahl von Kopplungs- bzw. Trennstufen enthalten, um Output- Signale bei einer Vielzahl von Oszillator-Output-Ports zu erzeugen. Diese Stufen umfassen Wechselrichter, die jeweils Inputs und Outputs aufweisen, wobei die Inputs mit einem Si­ gnal-Port oder mit einem Verbindungs-Input verbunden sind und die Outputs mit dem Out­ put-Terminal der Stufe verbunden sind. Die Wechselrichter werden durch eine externe Steu­ erspannung unter Vorspannung gesetzt. Durch Bereitstellung von Verbindungen zwischen jedem Ringoszillator mit mindestens einem anderen Ringoszillator wird gesichert, dass alle Ringoszillatoren bei der gleichen Frequenz schwingen. Ein Multiplexer stellt eine Verbin­ dung zu einem vorbestimmten Output-Port der Ringoszillatoren bereit.
Der Stand der Technik weist demzufolge die folgenden Nachteile auf:
  • 1. Der herkömmliche, spannungsgesteuerte Oszillator kann eine einfache Struktur aufweisen, wobei jedoch die Frequenz eines erzeugten, oszillierenden Signals durch Schwankungen der Stromquelle leicht beeinträchtigt wird.
  • 2. Die Leistung eines herkömmlichen Oszillators kann durch den Einbau von zusätzlichen Elementen gegenüber dem vorstehend erwähnten verbessert werden. Allerdings benötigt er eine höhere Betriebsspannung, so dass er die Erfordernisse eines Computersystems, bei dem eine Niederspannungs-Energiequelle eingesetzt wird, nicht erfüllt.
Im Hinblick auf des Vorstehende ist es eine Aufgabe der vorliegenden Erfindung einen span­ nungsgesteuerten Niederspannungs-Oszillator mit geringen Schwankungen zur Verfügung zu stellen.
Die Aufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.
Um die vorstehend genannte Aufgabe zu lösen, wird ein spannungsgesteuerter Niederspannungsoszillator mit geringen Schwankungen vorgestellt, der eine Steuerspannung empfängt und ein Output-Signal sowie ein komplementäres Output-Signal erzeugt, mit einer Frequenz, die zur Steuerspannung direkt proportional ist.
Der erfindungsgemäße spannungsgesteuerte Oszillator umfasst:
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzöge­ rungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input-Terminal, ein Out­ put-Terminal und ein komplementäres Output-Terminal aufweisen, sowie einen Steuerspan­ nungs-Terminal, wobei das Input-Terminal und das komplementäre Input-Terminal der er­ sten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output- Terminal der dritten Verzögerungseinheit elektrisch verbunden sind, wobei das Input- Terminal und das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem Output-Terminal und dem komplementären Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der dritten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output- Terminal der zweiten Verzögerungseinheit elektrisch verbunden sind, wobei das Output- Signal und das komplementäre Output-Signal des Output-Terminals und des komplementä­ ren Output-Terminal der dritten Verzögerungseinheit sowie die an das Steuerspannungs- Terminal jeder Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzöge­ rungszeit zwischen dem Input und dem komplementären Input-Terminal und dem Output und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet werden.
Jede Verzögerungseinheit umfasst einen ersten MOS FET, einen zweiten MOS FET, eine erste Belastungseinrichtung, eine zweite Belastungseinrichtung, einen dritten MOS FET, einen vierten MOS FET, eine erste Stromquelle und eine zweite Stromquelle.
Die Sources ("Kathode, Senke") des ersten MOS FET und des zweiten MOS FET sind mit einer Energiequelle elektrisch verbunden. Das Gate des zweiten MOS FET ist mit der Drain ("Senke") des ersten MOS FET elektrisch verbunden. Die Drain des zweiten MOS FET ist mit dem Gate des ersten MOS FET elektrisch verbunden.
Beide Terminals der ersten Belastungseinrichtung sind mit der Quelle bzw. der Drain des ersten MOS FET elektrisch verbunden.
Beide Terminals der zweiten Belastungseinrichtung sind mit der Source bzw. der Drain des zweiten MOS FET elektrisch verbunden.
Der dritte MOS FET besitzt eine Source, die mit der Stromquelle elektrisch verbunden ist, ein Drain, die mit der Drain des ersten MOS FET elektrisch verbunden ist und ein Gate, das als Input-Terminal einer jeden Verzögerungseinheit dient.
Der vierte MOS FET besitzt eine Source, die mit der Stromquelle elektrisch verbunden ist, eine Drain, die mit der Drain des zweiten MOS FET elektrisch verbunden ist, und ein Gate, das als komplementäres Input-Terminal einer jeden Verzögerungseinheit dient.
Die erste Stromquelle besitzt ein erstes Terminal, ein zweites Terminal und ein Steuerungs­ terminal für die Erzeugung eines zur Steuerspannung proportionalen Stroms zwischen dem ersten und dem zweiten Terminal. Das erste Terminal ist mit der Drain des ersten MOS FET elektrisch verbunden. Der zweite Anschlußpunkt ist elektrisch geerdet. Das Steuerungs- Terminal dient als Steuerspannungs-Terminal zur Aufnahme der Steuerspannung.
Die zweite Stromquelle besitzt ein erstes Terminal und ein Steuerungs-Terminal zur Erzeu­ gung eines Stroms proportional zur Steuerspannung zwischen dem ersten und dem zweiten Terminal. Das erste Terminal ist mit der Drain des ersten MOS FET elektrisch verbunden. Das zweite Terminal ist elektrisch geerdet. Das Steuerungs-Terminal dient als Steuerspan­ nungs-Terminal zum Empfang der Steuerspannung.
Gemäß einer erfindungsgemäßen Ausführungsform ist die erste Belastungseinrichtung eine MOS FET, bei der das Gate mit ihrer eigenen Drain elektrisch verbunden ist, bei der die Source mit der Stromquelle elektrisch verbunden ist, und bei der die Drain mit der Drain des ersten MOS FET elektrisch verbunden ist. Die zweite Belastungseinrichtung ist ein MOS FET, bei dem das Gate mit ihrer eigenen Drain elektrisch verbunden ist, bei der die Source mit der Stromquelle elektrisch verbunden ist und bei der die Drain mit der Drain des zweiten MOS FET verbunden ist.
Des weiteren ist die erste Stromquelle ein MOS FET, bei dem das Gate als Steuerungs- Terminal dient, bei der die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist und bei der die Source elektrisch geerdet ist. Ähnlich ist die zweite Stromquelle ein MOS FET, bei dem das Gate als Steuerungs-Terminal dient, bei der die Drain mit der Drain des zweiten MOS FET elektrisch verbunden ist und bei der die Source elektrisch geerdet ist.
Alternativ besteht die erste Stromquelle aus einem fünften MOS FET und einem sechsten MOS FET. Der fünfte MOS FET besitzt eine Drain, die elektrisch mit der Drain des ersten MOS FET verbunden ist und ein Gate, das elektrisch mit einer festen Vorspannung verbunden ist. Der sechste MOS FET besitzt eine Quelle, die elektrisch geerdet ist, eine Drain, die elek­ trisch mit der Quelle des fünften MOS FET verbunden ist, und ein Gate, das als Steuerungs- Gate dient. Ähnlich besteht die zweite Stromquelle aus einem siebten und einem achten MOS FET. Der siebte MOS FET besitzt eine Drain, die elektrisch mit der Drain des zweiten MOS FET verbunden ist und ein Gate, das elektrisch mit einer festgelegten Vorspannung verbun­ den ist. Der achte MOS FET besitzt eine Source, die elektrisch geerdet ist, eine Drain, die elektrisch mit der Source des siebten MOS FET verbunden ist und ein Gate, das als Steue­ rungs-Terminal dient.
Die Erfindung wird durch die nachfolgende detaillierte Beschreibung und die anliegenden Zeichnungen besser verständlich, wobei:
Fig. 1 eine Schaltanordnung ist, die einen allgemeinen spannungsgesteuerten Oszillator zeigt;
Fig. 2 eine Schaltanordnung eines herkömmlichen, spannungsgesteuerten Oszillators, der aus MOS FET Einheiten besteht, zeigt;
Fig. 3 eine Schaltanordnung darstellt, die eine Verzögerungseinheit eines anderen herkömm­ lichen, spannungsgesteuerten Oszillators zeigt;
Fig. 4 eine Blockschaltanordnung eines erfindungsgemäßen spannungsgesteuerten Oszillators zeigt;
Fig. 5 eine Schaltanordnung ist, die eine Verzögerungseinheit aus Fig. 4 zeigt;
Fig. 6 eine detaillierte Schaltandordnung von Fig. 5 zeigt; und
Fig. 7 eine weitere detaillierte Schaltanordnung von Fig. 5 zeigt.
Fig. 4 stellt eine Block-Schaltanordnung dar, die einen erfindungsgemäßen spannungsgesteu­ erten Oszillator 400 zeigt. Wie in Fig. 4 gezeigt, wird der spannungsgesteuerte Oszillator 400 durch eine Steuerspannung VC gesteuert, um ein Output-Signal VO mit einer zur Steuer­ spannung proportionalen Frequenz zu erzeugen.
Der spannungsgesteuerte Oszillator 400 umfasst nicht nur die Verzögerungseinheiten 411, 412 und 413, die einen geschlossenen Schaltkreis bilden, sondern auch eine Verzögerungs­ einheit 414 und einen Pegelschieber 420, die der Verzögerungseinheit 413 folgen. Die Ver­ zögerungseinheit 414 kann einen Rücklaufen des Output-Signals VO in den geschlossenen Schaltkreis (umfassend die Verzögerungseinheiten 411, 412 und 413) verhindern, um die Schwingungsfrequenz zu verschieben. Der Pegelschieber 420 wird verwendet, um ein diffe­ rentielles Output-Signal von der Verzögerungseinheit 414 in das Eintakt-Output-Signal VO umzuwandeln.
Jede Verzögerungseinheit 411, 412 und 413 mit gleicher Schaltkreis-Struktur und Eigen­ schaften besitzt ein Input-Terminal IN, ein komplementäres Input-Terminal IN--, ein Output- Terminal OUT, ein komplementäres Output-Terminal OUT-- und ein Steuerspannungs- Terminal VC. Der Signalzustand des Input-Terminals IN ist komplementär zu dem des kom­ plementären Input-Terminals IN--, während das Signalzustand des Output-Terminals OUT komplementär ist zu dem des komplementären Output-Terminals OUT--. Weiterhin ist wäh­ rend eines stabilen Zustandes einer jeden Verzögerungseinheit der Signalzustand des Input- Terminals IN dem des komplementären Output-Terminals OUT entgegengesetzt. So weist beispielsweise dann, wenn das Input-Terminal IN ein hohes Potential aufweist, das komple­ mentäre Output-Terminal OUT-- ein niedriges Potential auf, und umgekehrt. Vergleichswei­ se ist der Signalzustand des komplementären Input-Terminals IN-- auch entgegengesetzt zu dem des Output-Terminals OUT. Der Signalzustand am Output-Terminal einer jeden Verzö­ gerungseinheit verändert sich in Folge der Änderung des Signalzustandes am Input-Terminal. Die Umwandlungsgeschwindigkeit des Signalzustandes am Output-Terminal wird durch das Potential am Steuerspannungs-Terminal bestimmt. Daher kann die Verzögerung zwischen dem Input-Terminal und dem Output-Terminal gesteuert werden.
Die Art, die Verzögerungseinheiten 411, 412 und 413 in Serie zu verknüpfen, wird nachfol­ gend erläutert. Das Output-Terminal OUT und das komplementäre Output-Terminal OUT-- der Verzögerungseinheit 411 sind elektrisch mit dem komplementären Input-Terminal IN-- bzw. dem Input-Terminal IN der Verzögerungseinheit 412 verbunden. Das Output-Terminal OUT und das komplementäre Output-Terminal OUT-- der Verzögerungseinheit 413 sind elektrisch mit dem komplementären Input-Terminal IN-- bzw. dem Input-Terminal IN der Verzögerungseinheit 413 verbunden. Das Output-Terminal OUT und das komplementäre Output-Terminal OUT-- der Verzögerungseinheit 413 sind elektrisch mit dem komplementä­ ren Input-Terminal IN-- und mit dem Input-Terminal IN der Verzögerungseinheit 411 ver­ bunden. Wie aus dem Vorstehenden leicht ersichtlich, sind die Verzögerungseinheiten 411, 412 und 413 elektrisch in Reihe verbunden, wobei ein oszillierender geschlossener Schalt­ kreis gebildet wird. Des weiteren wird an dem Steuerspannungs-Terminal einer jeden Verzö­ gerungseinheit eine Steuerspannung VC angelegt, um die Verzögerung zwischen dem Input- und dem komplementären Input-Terminal IN, IN-- und dem Output- und dem komplementä­ ren Output-Terminal OUT, OUT-- zu steuern.
Die Fig. 5 stellt eine Schaltanordnung dar, die eine Verzögerungseinheit aus Fig. 4 zeigt. Der Verzögerungseinheit ist hier eine andere Referenznummer, 500 zugeordnet. Die Verzöge­ rungseinheit 500 umfasst MOS FETs, 511, 512, 531 und 532, Stromquellen 541 und 542 und Belastungseinrichtungen 521 und 522. Die MOS FETs 511, 512, 531 und 532 sind MOS FETs vom P-Typ.
Wie in Fig. 5 gezeigt, sind die MOS FETs 511 und 512 elektrisch miteinander verbunden, wodurch ein Signalspeicher-Schaltkreis gebildet wird. Beide Terminals der Belastungsein­ richtung 521 sind elektrisch mit der Source und der Drain von MOS FET 511 verbunden, während beide Terminals der Belastungseinrichtung 522 mit der Source und der Drain des MOS FET 512 verbunden sind.
Die Source und die Drain des MOS FET 531 sind elektrisch mit der Source und der Drain des MOS FET 511 verbunden. Das Gate des MOS FET 531 dient als Input-Terminal IN. Ver­ gleichbar sind die Source und die Drain des MOS FET 532 elektrisch mit der Source und der Drain des MOS FET 512 verbunden. Das Gate des MOS FET 532 dient als komplementäres Input-Terminal IN--.
Ein Output-Terminal OUT stellt den Auslaß von des Drain des MOS FET 512 dar, während ein komplementäres Output-Terminal OUT-- den Auslaß von der Drain der MOS FET 511 darstellt.
Des weiteren ist die Stromquelle 541 elektrisch zwischen der Drain des MOS FET 511 und der Erdung geschaltet, während die Stromquelle 541 elektrisch zwischen der Drain des MOS FET 512 und die Erdung geschaltet ist. Die Stromquellen 541 und 542 werden beide durch eine Steuerspannung VC geregelt, wobei ein zur Steuerspannung VC proportionaler Strom erzeugt wird. Die Signalverzögerung der Verzögerungseinheit 500 wird vollständig durch die Steuerspannung VC geregelt, wobei die Frequenz eines oszillierenden Signals, das von einem spannungsgesteuerten, die Verzögerungseinheiten 500 umfassenden, Oszillator erzeugt wird, verändert wird. Ein weiterer Vorteil ist, dass die Schwingungsfrequenz des spannungsgesteu­ erten Oszillators nur durch die Steuerspannung VC geregelt wird. Das heißt, die Schwin­ gungsfrequenz wird durch den erzeugten Strom bestimmt und unabhängig von der Spannung der Energiequelle Vps. Solange MOS FETs, die als die Stromquellen dienen, innerhalb des Sättigungsbereichs arbeiten können, d. h. ein entsprechender Strom konstant ist, wird die Schwingungsfrequenz nur durch die Steuerspannung VC bestimmt und ist unabhängig von der Energiequelle Vps.
In praktischen Anwendungen können die Belastungseinrichtungen 521, 522 und die Strom­ quellen 541, 542 der Verzögerungseinheit 500 MOS FETs sein. Die Fig. 6 stellt eine detail­ lierte Schaltkreisanordnung einer Verzögerungseinheit der Fig. 5 dar. Wie aus Fig. 6 ersicht­ lich, sind, abgesehen davon, dass die Beslastungsvorrichtungen 521, 522 und die Stromquel­ len 541, 542 durch MOS FETs ersetzt sind, andere Teile der Verzögerungseinheit 600 die gleichen wie in der Verzögerungseinheit 500, und mit den gleichen Bezugszeichen gekenn­ zeichnet.
Unter Bezug auf Fig. 6, ist das Gate eines MOS FET 621 elektrisch mit seiner eigenen Drain verbunden, wobei eine aktive Belastungseinrichtung in Form einer Diode gebildet wird. Der MOS FET 621 wird dazu verwendet, um die Belastungseinrichtung 521, die elektrisch zwi­ schen die Quelle und der Drain des MOS FET 511 geschaltet ist, zu ersetzen. Ähnlich ist das Gate eines MOS FET 622 elektrisch mit seiner eigenen Drain verbunden, wobei eine aktive, Belastungseinrichtung in Form einer Diode gebildet wird. Der MOS FET 622 wird dazu verwendet, die Belastungseinrichtung 522, die elektrisch zwischen die Quelle und der Drain des MOS FET 512 geschaltet ist, zu ersetzen
Der MOS FET 641 fungiert als die Stromquelle 541. Eine Steuerspannung VC wird elek­ trisch an des Gate des MOS FET 641 angelegt. Der Drain-Strom des MOS FET 641 ist direkt proportional zum Quadrat der Steuerspannung VC. IN ähnlicher Art und Weise fungiert der MOS FET als die Stromquelle 542. Die Steuerspannung VC ist ebenso mit dem Gate des MOS FET 642 elektrisch verbunden. Der Drain-Strom des MOS FET 642 ist ebenfalls direkt proportional zum Quadrat der Steuerspannung VC. Die Signalverzögerung der Verzöge­ rungseinheit 600 wird durch die Steuerspannung VC vollständig geregelt, so dass die Fre­ quenz eines oszillierenden Signals, das durch einen die Verzögerungseinheiten 600 umfas­ senden spannungsgesteuerten Oszillator erzeugt wird, verändert werden kann.
Die Fig. 7 stellt eine weitere detaillierte Schaltkreisanordnung einer Verzögerungseinheit von Fig. 5 dar.
Wie in Fig. 7 gezeigt, werden, um die Eigenschaften einer jeden Verzögerungseinheit zu ver­ bessern, zwei MOS FETs 741, 641 elektrisch in Kaskaden verbunden, um als Kaskaden- Stromquelle 542 zu fungieren. Des weiteren werden die Gates der MOS FETs 741, 742 elek­ trisch mit einer festgelegten Vorspannung Vbias verbunden. Eine Steuerspannung VC wird an die Gates der MOS FETs 641, 642 angelegt, um die Amplitude des erzeugten Stroms zu regeln. Da zwei elektrisch in Reihe verbundene MOS FETs eine viel höhere Output- Impedanz aufweisen, können sie als ideale Stromquelle betrachtet werden. Dadurch kann ein erzeugter Strom stabiler sein, was zu einer stabilen Oszillationsfrequenz führt, die nicht leicht durch Schwankungen der Energiequelle Vps und der Steuerspannung VC beeinträchtigt wer­ den kann.
Bei einem erfindungsgemäßen spannungsgesteuerten Oszillator weist jede Verzögerungsein­ heit eine symmetrische differentielle Struktur auf. Der entsprechende Schaltkreis einer jeden Verzögerungseinheit ist der gleiche wie in Fig. 3 gezeigt. Daher ist eine Beeinträchtigung der Frequenz eines erzeugten oszillierenden Signals durch die Schwankung der Energiequelle nicht möglich, welche folglich eine nur geringe Schwankung aufweist, sondern die Betriebs­ spannung einer Energiequelle ist, da zwischen der Energiequelle und der Erdung nur zwei FETs gebildet werden, auf Vt + 2ΔV vermindert.
Unter der gleichen Annahme wie vorstehend erwähnte kann dann, wenn ΔV 0,3 V und Vt 0,9 V beträgt, die Betriebsspannung für normalen Betrieb auf sogar 1,5 V gesenkt werden. Daher erfüllt ein erfindungsgemäßer spannungsgesteuerter Oszillator die Erfordernisse eines Niederspannungsbetriebs.
Verglichen mit dem Stand der Technik weist ein erfindungsgemäßer, spannungsgesteuerter Oszillator die folgenden Vorteile auf:
  • 1. Eine symmetrische, differentielle Struktur wird angenommen, wobei verhindert wird, dass die Frequenz eines erzeugten oszillierenden Signals durch die Schwankung der Energie­ quelle beeinträchtigt wird.
  • 2. In dem spannungsgesteuerten Oszillator enthaltene Verzögerungseinheiten können ohne jegliche Auswirkung auf deren Leistung bei einer niedrigeren Betriebsspannung arbeiten.
Daher erfüllt der spannungsgesteuerte Oszillator die Erfordernisse von Computern, mit einer Niedervolt-Energiequelle zu arbeiten.
Obwohl die Erfindung anhand von Beispielen und im Hinblick auf die bevorzugte Ausfüh­ rungsform beschrieben wurde, sollte klar sein, dass die Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist. Sie soll vielmehr verschiedene Abänderungen und ver­ gleichbare Anordnungen umfassen, die dem Fachmann offensichtlich sind. Daher sollte der Umfang der anliegenden Ansprüche eine möglichst breite Interpretation erfahren, so dass alle derartigen Abänderungen und ähnliche Anordnungen umfasst werden.

Claims (11)

1. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite zum Emp­ fang einer Steuerspannung und zum Erzeugen eines Output-Signals und eines komplementären Output-Signals, deren Frequenzen jeweils proportional zur Steuerspannung ist, wobei der span­ nungsgesteuerte Oszillator umfasst:
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzöge­ rungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input-Terminal, ein Output- Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufwei­ sen, wobei
das Input-Terminal der ersten Verzögerungseinheit mit dem komplementären Output- Terminal der dritten Verzögerungseinheit elektrisch verbunden ist,
das und das komplementäre Input-Terminal der ersten Verzögerungseinheit mit dem Out­ put-Terminal der dritten Verzögerungseinheit elektrisch verbunden ist,
das Input-Terminal der zweiten Verzögerungseinheit mit dem Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden ist,
das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem Output- Terminal der ersten Verzögerungseinheit elektrisch verbunden ist
das Input-Terminal der dritten Verzögerungseinheit mit dem komplementären Output- Terminal der zweiten Verzögerungseinheit elektrisch verbunden ist,
das komplementäre Input-Terminal der dritten Verzögerungseinheit mit dem Output- Terminal der zweiten Verzögerungseinheit elektrisch verbunden ist,
wobei die an das Steuerspannungs-Terminal einer jeden Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komple­ mentären Input-Terminal und dem Output- und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit umfasst:
einen ersten MOS FET, von dem eine Source elektrisch mit einer Stromquelle verbunden ist;
einen zweiten MOS FET, von dem eine Source elektrisch mit der Stromquelle verbunden ist, wobei ein Gate des zweiten MOS FET elektrisch mit einer Drain des ersten MOS FET ver­ bunden ist und wobei ein Drain des zweiten MOS FET elektrisch mit einem Gate des ersten MOS FET verbunden ist;
eine erste Belastungseinrichtung, deren beide Terminals elektrisch mit der Source bzw. der Drain des ersten MOS FET verbunden ist;
eine zweite Belastungseinrichtung, deren beide Terminals elektrisch mit der Source bzw. der Drain des zweiten MOS FET verbunden sind;
einen dritten MOS FET, dessen Source elektrisch mit der Stromquelle verbunden ist, wobei ein Drain des dritten MOS FET elektrisch mit der Drain des ersten MOS FET verbunden ist und wobei ein Gate des dritten MOS FET als Input-Terminal für jede Verzögerungseinheit dient;
einen vierten MOS FET, von dem eine Source elektrisch mit der Stromquelle verbunden ist, wobei ein Drain des vierten MOS FET elektrisch mit der Drain des zweiten MOS FET verbun­ den ist und wobei ein Gate des vierten MOS FET als komplementäres Input-Terminal für die Verzögerungseinheit dient;
eine erste Stromquelle mit einem ersten Terminal, einem zweiten Terminal und einem Steuerungs-Terminal zur Erzeugung eines zur Steuerspannung proportionalen Stroms zwischen dem ersten Terminal und dem zweiten Terminal, wobei das erste Terminal elektrisch mit der Drain des ersten MOS FET verbunden ist, wobei das zweite Terminal elektrisch geerdet ist, und wobei das Steuerungs-Terminal als Steuerspannungs-Terminal zum Empfang der Steuerspan­ nung dient; und
eine zweite Stromquelle mit einem ersten Terminal, einem zweiten Terminal und einem Steuerungs-Terminal zum Erzeugen eines zur Steuerspannung proportionalen Stroms zwischen dem ersten Terminal und dem zweiten Terminal, wobei das erste Terminal elektrisch mit der Drain des zweiten MOS FET verbunden ist, wobei das zweite Terminal elektrisch geerdet ist, und wobei das Steuerungs-Terminal als Steuerspannungs-Terminal zum Empfang der Steuer­ spannung dient.
2. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreie nach An­ spruch 1, worin die erste Belastungseinrichtung ein MOS FET ist, dessen Gate elektrisch mit dessen eigener Drain verbunden, wobei die Source elektrisch mit der Energiequelle verbunden ist und die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist.
3. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite nach An­ spruch 1, worin die zweite Belastungseinrichtung ein MOS FET ist, dessen Gate elektrisch mit dessen eigener Drain verbunden ist, wobei die Source elektrisch mit der Stromquelle verbunden ist und die Drain elektrisch mit der Drain des zweiten MOS FET verbunden ist.
4. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite nach An­ spruch 1, worin die erste Stromquelle ein MOS FET ist, dessen Gate als das Steuer-Terminal dient, wobei die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist und die Sour­ ce elektrisch geerdet ist.
5. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite nach An­ spruch 1, worin die zweite Stromquelle ein MOS FET ist, dessen Gate als das Steuer-Terminal dient, wobei die Drain elektrisch mit der Drain des zweiten MOS FET verbunden ist und die Quelle elektrisch geerdet ist.
6. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite nach An­ spruch 1, worin die erste Stromquelle ein fünfter MOS FET und ein sechster MOS FET umfasst, wobei der fünfte MOS FET eine elektrisch mit der Drain des ersten MOS FET verbundene Drain aufweist, und ein Gate, das elektrisch mit einer festgelegten Vorspannung verbunden ist und wo­ bei der sechste MOS FET eine elektrisch geerdete Source aufweist, sowie eine Drain, die elek­ trisch mit der Source des fünften MOS FET verbunden ist, und ein Gate aufweist, das als das Steuer-Gate dient.
7. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite nach An­ spruch 1, worin die zweite Stromquelle einen siebten MOS FET und einen achten MOS FET umfasst, wobei der siebte MOS FET eine Drain aufweist, die elektrisch mit der Drain des zweiten MOS FET verbunden ist, ein Gate, das elektrisch mit einer festen Vorspannung verbunden ist, und worin der achte MOS FET eine elektrisch geerdete Source aufweist, sowie eine Drain, die elek­ trisch mit der Source des siebten MOS FET verbunden ist, und ein Gate, das als das Steuerungs- Gate dient.
8. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite zum Emp­ fangen einer Steuerspannung und Erzeugen eines Output-Signals und eines komplementären Output-Signals, deren Frequenz jeweils proportional zur Steuerspannung ist, wobei der spannungsgesteuerte Oszillator umfasst:
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzöge­ rungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input-Terminal, ein Output- Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufwei­ sen, wobei
das Input-Terminal der ersten Verzögerungseinheit mit dem komplementären Output- Terminal der dritten Verzögerungseinheit elektrisch verbunden ist,
das und das komplementäre Input-Terminal der ersten Verzögerungseinheit mit dem Out­ put-Terminal der dritten Verzögerungseinheit elektrisch verbunden ist,
das Input-Terminal der zweiten Verzögerungseinheit mit dem Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden ist,
das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem Output- Terminal der ersten Verzögerungseinheit elektrisch verbunden ist
das Input-Terminal der dritten Verzögerungseinheit mit dem komplementären Output- Terminal der zweiten Verzögerungseinheit elektrisch verbunden ist,
das komplementäre Input-Terminal der dritten Verzögerungseinheit mit dem Output- Terminal der zweiten Verzögerungseinheit elektrisch verbunden ist,
wobei das Output-Signal und das komplementäre Output-Signal von dem Output- Terminal und dem komplementären Output-Terminal der dritten Verzögerungseinheit und die an das Steuerspannungs-Terminal einer jeden Verzögerungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komplementären Input-Terminal und dem Output- und dem komplementären Output-Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit umfasst:
einen ersten MOS FET, dessen Source elektrisch mit einer Stromquelle verbunden ist;
einen zweiten MOS FET, dessen Source elektrisch mit der Stromquelle verbunden ist, wobei das Gate elektrisch mit der Drain des ersten MOS FET verbunden ist und wobei der Drain elek­ trisch mit dem Gate des ersten MOS FET verbunden ist;
einen dritten MOS FET, dessen Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist, und wobei das Gate als Input-Terminal einer jeden Verzögerungseinheit dient;
einen vierten MOS FET, dessen Quelle elektrisch mit der Energiequelle verbunden ist, wobei die Drain elektrisch mit der Drain des zweiten MOS FET verbunden ist, und wobei das Gate als das komplementäre Input-Terminal einer jeden Verzögerungseinheit dient;
einen fünften MOS FET dessen Gate elektrisch mit der eigenen Drain verbunden ist, wobei die Drain elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist;
einen sechsten MOS FET, dessen Gate elektrisch mit der eigenen Drain verbunden ist, wobei die Source elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit des Drain des zweiten MOS FET verbunden ist;
einen siebten MOS FET, wobei das Gate als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist und wobei die Source elek­ trisch geerdet ist; und
einen achten MOS FET, wobei das Gate als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain des zweiten MOS FET verbunden ist und wobei die Source geer­ det ist.
9. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite nach An­ spruch 8, worin der fünfte MOS FET und der sechste MOS FET als aktive Belastungseinrichtun­ gen dienen.
10. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite nach An­ spruch 9, worin der siebte MOS FET und der achte MOS FET als Stromquellen dienen.
11. Spannungsgesteuerter Niedervolt-Oszillator mit geringer Schwankungsbreite zum Emp­ fang einer Steuerspannung und zum Erzeugen eines Output-Signals und eines komplementären Output-Signals, deren Frequenz jeweils proportional zur Steuerspannung ist, wobei der span­ nungsgesteuerte Oszillator umfasst:
eine erste Verzögerungseinheit, eine zweite Verzögerungseinheit und eine dritte Verzöge­ rungseinheit, die jeweils ein Input-Terminal, ein komplementäres Input-Terminal, ein Output- Terminal, ein komplementäres Output-Terminal, sowie ein Steuerspannungs-Terminal aufwei­ sen, wobei das Input-Terminal und das komplementäre Input-Terminal der ersten Verzögerungs­ einheit mit dem komplementären Output-Terminal und dem Output-Terminal der dritten Verzö­ gerungseinheit elektrisch verbunden sind, wobei das Input-Terminal und das komplementäre Input-Terminal der zweiten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der ersten Verzögerungseinheit elektrisch verbunden sind, wobei das In­ put-Terminal und das komplementäre Input-Terminal der dritten Verzögerungseinheit mit dem komplementären Output-Terminal und dem Output-Terminal der zweiten Verzögerungseinheit elektrisch verbunden sind, Wobei die an das Steuerspannungs-Terminal einer jeden Verzöge­ rungseinheit angelegte Steuerspannung zur Steuerung der Verzögerungszeit zwischen dem Input- und dem komplementären Input-Terminal und dem Output- und dem komplementären Output- Terminal einer jeden Verzögerungseinheit verwendet wird, worin jede Verzögerungseinheit um­ fasst:
einen ersten MOS FET, dessen Source elektrisch mit einer Stromquelle verbunden ist;
einen zweiten MOS FET, dessen Source elektrisch mit der Stromquelle verbunden ist, wobei das Gate elektrisch mit der Drain des ersten MOS FET verbunden ist und wobei die Drain elek­ trisch mit dem Gate des ersten MOS FET verbunden ist;
einen dritten MOS FET, deren Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist, und wobei das Gate als Input-Terminal einer jeden Verzögerungseinheit dient;
einen vierten MOS FET, dessen Source elektrisch mit der Stromquelle verbunden ist, wobei die Drain elektrisch mit der Drain des zweiten MOS FET verbunden ist, und wobei das Gate als das komplementäre Input-Terminal einer jeden Verzögerungseinheit dient;
einen fünften MOS FET deren Gate elektrisch mit der eigenen Drain verbunden ist, wobei die Drain elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist;
einen sechsten MOS FET, dessen Gate elektrisch mit der eigenen Drain verbunden ist, wobei die Source elektrisch mit der Stromquelle verbunden ist und wobei die Drain elektrisch mit der Drain des zweiten MOS FET verbunden ist;
einen siebten MOS FET, wobei das Gate als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain des ersten MOS FET verbunden ist und wobei die Source elek­ trisch geerdet ist;
einen achten MOS FET, dessen Gate als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Drain des zweiten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist;
einen neunten MOS FET, dessen Gate mit einer festen Vorspannung verbunden ist und deren Drain elektrisch mit der Drain des zweiten MOS FET verbunden ist, und
einen zehnten MOS FET, dessen Gate als Steuerspannungs-Terminal dient, wobei die Drain elektrisch mit der Source des neunten MOS FET verbunden ist und wobei die Source elektrisch geerdet ist.
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