DE3627681A1

DE3627681A1 - Ausgangsschaltung

Info

Publication number: DE3627681A1
Application number: DE19863627681
Authority: DE
Inventors: Michio Asano; Akira Masaki; Kenichi Ishibashi
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-14
Filing date: 1986-08-14
Publication date: 1987-02-26
Also published as: US4719369A; DE3627681C2

Description

Die Erfindung betrifft eine Ausgangsschaltung mit CMOS-VLSI-Aufbau und insbesondere eine CMOS-Ausgangsschaltung, die für eine Hochgeschwindigkeits-Signalübertragung zwischen den Chips eines Multichip-Moduls geeignet ist.

Aufgrund der Fortentwicklung der Transistoreigenschaften hat eine CMOS-Ausgangsschaltung im Vergleich zur charakteristischen Impedanz bzw. dem Wellenwiderstand einer Übertragungsleitung in einer gedruckten Schaltung einen niedrigen Ausgangswiderstandswert, um die Ansteuerfähigkeit zu verbessern. Die CMOS-Eingangsschaltung mit einer hohen Eingangsimpedanz erzeugt andererseits auf der Übertragungsleitung ein Reflexionsrauschen (reflection noise). Es ist notwendig, das Empfangen von Signalen zu halten, bis dieses Reflexionsrauschen verschwindet, wodurch eine große zeitliche Verzögerung der Signalausbreitung hervorgerufen wird. Als Maßnahme dagegen ist eine Schaltung vorstellbar, die in die Eingangsschaltung eingefügt ist, um ein Überschwingen zu "absorbieren", wie sie in der japanischen Druckschrift JP-A-59-2 08 771 dargestellt ist. Soll jedoch ein wirklich reines Übertragungssignal erhalten werden, ist ein angepaßter Abschluß der Übertragungsleitung erforderlich. Eine herkömmliche bipolare LSI-Schaltung ist am Empfangsende der Übertragungsleitung mit einem Abschlußwiderstand versehen, um eine Hochgeschwindigkeits-Signalübertragung zuzulassen. Da bei diesem System jedoch am Abschlußwiderstand ein großer Leistungsverbrauch auftritt, würde seine Anwendung auf eine CMOS-LSI-Schaltung im Verlust des größten Vorteils der CMOS-Schaltung resultieren, der im geringen Leistungsverbrauch liegt.

In einem System mit einem Abschlußwiderstand am Sendeende einer Übertragungsleitung wird andererseits die Packungsdichte verringert, wenn der Abschlußwiderstand außerhalb des Chips montiert wird, wodurch der Vorteil der hohen Integration der CMOS-LSI-Schaltung negativ beeinflußt wird. Obwohl die Ausbildung des Abschlußwiderstands im Chip empfehlenswert ist, schlägt sich diese Maßnahme in einer großen Produktschwankung des Bauelements nieder, so daß sich das Problem der Anpassung des Abschlusses stellt.

In der am 5. Juli 1984 veröffentlichten internationalen Anmeldung Nr. WO 84/02 620 ist eine Schaltung offenbart, in der die Reflexion des Reflexionssignals vom Empfangsende am Sendeende verhindert wird, indem die Ausgangsimpedanz der Ausgangsschaltung im wesentlichen gleich dem Wellenwiderstand der Übertragungsleitung gemacht wird. Bei dem Verfahren, bei dem die Ausgangsimpedanz der Ausgangsschaltung an die Stelle des Abschlußwiderstandes gesetzt wird, verursachen jedoch die Produktionsschwankungen des Bauelements Schwankungen der Ausgangsimpedanz von annähernd ±50%, so daß die Anwendung dieses Verfahrens keine ausreichende Maßnahme für die Absorption des Reflexionssignals bildet.

Die Aufgabe der vorliegenden Erfindung liegt darin, eine Ausgangsschaltung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise überwunden werden. Insbesondere soll mit einer erfindungsgemäßen CMOS-Ausgangsschaltung mit einem Abschluß am Sendeende eine Hochgeschwindigkeits-Signalübertragung mit geringer Leistung möglich sein.

Die erfindungsgemäße Ausgangsschaltung weist zusätzlich eine Schaltung auf, die die Schwankungen im Ausgangswiderstand gegen die Produktionsschwankungen des Bauelements oder die Schwankungen in der Versorgungsspannung oder Temperatur kompensiert, damit ein Signal mit etwa der halben Amplitude des Ausgangssignals immer an die Übertragungsleitung angelegt werden kann, wenn diese mit der Ausgangsschaltung verbunden ist, um das Ausgangssignal zu schalten. Auf diese Weise pflanzt sich eine einfallende Welle mit einer Amplitude, die halb so groß wie die des Ausgangssignals der Ausgangsschaltung ist, vom Sendeende der Übertragungsleitung aus fort und wird am offenem Empfangsende reflektiert. (Man erhält damit die Signalamplitude der Ausgangsschaltung am Empfangsende.) Die reflektierte Welle kehrt zum Sendeende zurück, so daß die Signalamplitude am Sendeende gleich der der Ausgangsschaltung wird, womit die Signalreflexion am sendeseitigen Ende verhindert wird.

Bevorzugte Ausführungsbeispiele der Erfindung werden unter Bezugnahme auf die anliegenden Zeichnungen beschrieben. In den Zeichnungen zeigen

Fig. 1 ein Blockdiagramm einer Ausführungsform einer erfindungsgemäßen Ausgangsschaltung;

Fig. 2 ein Blockdiagramm einer Steuerschaltung für die Überwachung des Drain-Stroms eines Transistors und die Veränderung der Gate-Breite eines Ausgangstransistors;

Fig. 3 ein Blockdiagramm einer weiteren Ausführungsform einer Ausgangsschaltung;

Fig. 4 ein Schaltbild eines Beispiels eines Differentialverstärkers, wie er in der erfindungsgemäßen Ausgangsschaltung Verwendung findet; und

Fig. 5, 6 und 7 Blockdiagramme weiterer Ausführungsformen der Ausgangsschaltung.

Fig. 1 ist ein Schaltbild, das ein Ausführungsbeispiel der Ausgangsschaltung zeigt.

Nach dieser Ausführungsform werden die Transistoreigenschaften gesteuert, indem sie so überwacht werden, daß der Wert des Ausgangswiderstands der Ausgangsschaltung an den Wellenwiderstand der Übertragungsleitung angepaßt ist. Der Wert des Ausgangswiderstands ist als die Änderung im Signalpotential an einem Ausgangsanschluß geteilt durch den in einem Widerstand fließenden Strom gegeben, wenn ein Anschluß des Widerstands mit demselben Wert wie der Wellenwiderstand der Übertragungsleitung mit dem Ausgangsanschluß, und sein anderer Anschluß mit einem Potential auf einem dem Ausgang entgegengesetzten Signalpegel verbunden ist. Ist der Ausgangswiderstand der Ausgangsschaltung an den Wellenwiderstand der Übertragungsleitung angepaßt, wird ein Signal mit einer Amplitude, die der halben Signalamplitude der Ausgangsschaltung entspricht, an die Übertragungsleitung angelegt, wenn das Signal der Ausgangsschaltung geschaltet wird. Nach diesem Ausführungsbeispiel wird der Ausgangswiderstand entsprechend der Gate-Breite des Ausgangstransistors eingestellt.

In Fig. 1 bezeichnen die Bezugsziffern 1, 6 einen p-Kanal-MOS-Ausgangstransistor bzw. einen n-Kanal-MOS- Ausgangstransistor mit einer Gate-Breite, die notwendig ist, um einen Ausgangswiderstand zu erhalten, dessen Wert dem Wellenwiderstand der Übertragungsleitung entspricht, wenn man ein Bauelement erhält, das den Fluß eines maximalen Drain-Stroms innerhalb des Einstellbereichs der Bauelement-Produktionsschwankungen zuläßt. Die Bezugsziffern 2 bis 5 und 7 bis 10 bezeichnen p-Kanal-MOS- Transistoren bzw. n-Kanal-MOS-Transistoren zum Trimmen der Gate-Breite eines Ausgangstransistors. Die Summe der Gate-Breiten der Transistoren 1 bis 5 und 6 bis 10 ist gleich der Gate-Breite, die erforderlich ist, um einen Ausgangswiderstand mit einem Wert gleich dem Wellenwiderstand der Übertragungsleitung zu erhalten, wenn ein Bauelement verfügbar ist, das den Fluß eines minimalen Drain- Stroms innerhalb des Einstellbereiches der Bauelement- Produktionsschwankungen zuläßt. Die Gate-Breiten der Transistoren 2 bis 5 und 7 bis 10 stehen zueinander in einem Verhältnis von 8 : 4 : 2 : 1, wodurch eine gezielte Einstellung der Gate-Breite ermöglicht wird. Mit Bezugsziffer 11 ist ein Inverter bezeichnet, mit den Bezugsziffern 12 bis 15 eine NAND-Schaltung mit zwei Eingängen, mit den Bezugsziffern 16 bis 19 eine NOR-Schaltung mit zwei Eingängen, die eine Treiberschaltung für die Ansteuerung des Ausgangstransistors ist. Die Gate-Breite der Transistoren der logischen Schaltkreise 11 bis 19 wird in ihrer Größe entsprechend der Gate-Breite der Ausgangstransistoren 1 bis 10 so geändert, daß die Verzögerungszeit vom Eingang zum Ausgang der Ausgangsschaltung unabhängig von der Treiberschaltung gleich bleiben kann, von der das Signal durch den Ausgangstransistor angelegt wird. Die Bezugsziffern 20 und 21 bezeichnen einen p-Kanal-MOS- Transistor bzw. einen n-Kanal-MOS-Transistor für die Überwachung des Drain-Stroms des Transistors. Die Source- Elektroden dieser Transistoren 20 und 21 sind mit einer Leistungsversorgung verbunden, d. h. die des p-Kanal-MOS- Transistors 20 mit V _DD, die des n-Kanal-MOS-Transistors 21 mit Erde, während ihre Drain-Elektroden mit den Widerständen 22 bzw. 23 verbunden sind. Die anderen Anschlüsse der Widerstände 22 und 23 sind jeweils mit der Leistungsversorgung verbunden, d. h. der Widerstand 22 mit Erde und der Widerstand 23 mit V _DD. Die Gate-Elektrode des p-Kanal-MOS-Transistors 20 ist mit Erde, die Gate-Elektrode des n-Kanal-MOS-Transistors 21 mit V _DD verbunden. Mit Bezugsziffer 24 ist eine Schaltung für die Steuerung der Gate-Breite des p-Kanal-MOS-Ausgangstransistors bezeichnet, die mit einer Spannung über dem Widerstand 22 versorgt wird, um den Drain-Strom des p-Kanal-MOS-Überwachungstransistors 20 zu beobachten. Entsprechend dieser Spannung wird ein Signal 26 erzeugt, um von den p-Kanal-MOS-Trimmtransistoren 2 bis 5 die Transistoren zu bestimmen, die eingeschaltet werden sollen. Die Transistoren, die eingeschaltet werden sollen, werden mit einem "high"-Signal beaufschlagt, die Transistoren, die nicht eingeschaltet werden sollen, mit einem "low"-Signal. Diese Signale werden zusammen mit einem Dateneingangssignal an die NAND-Schaltungen 12 bis 15 angelegt, um dadurch eine "nand"-Ausgabe zu erzeugen, womit nur die ausgewählten p-Kanal-MOS-Ausgangstransistoren 2 bis 5 eingeschaltet werden. Bezugsziffer 25 bezeichnet eine Schaltung für die Steuerung der Gate-Breite des n-Kanal-MOS-Ausgangstransistors, der, wie der Schaltung 24, eine Spannung über dem Widerstand 23 zugeführt wird, um den Drain- Strom des n-Kanal-MOS-Überwachungstransistors 21 zu beobachten. Entsprechend dieser Spannung wird ein Signal 27 erzeugt, um von den n-Kanal-MOS-Trimmtransistoren 7 bis 10 die auszuwählen, die eingeschaltet werden sollen. Die Transistoren, die eingeschaltet werden sollen, werden mit einem "low"-Signal, die, die nicht eingeschaltet werden sollen, mit einem "high"-Signal versorgt. Diese Signale werden zusammen mit einem Dateneingangssignal an die NOR-Schaltungen 16 bis 19 angelegt, wodurch nur die ausgewählten n-Kanal-MOS-Ausgangstransistoren 7 bis 10 eingeschaltet werden. Die Steuersignale 26, 27 werden allen Ausgangsschaltungen innerhalb des LSI-Chip zugeführt, und die Gate-Breite des Ausgangstransistors wird automatisch eingestellt, um eine Übereinstimmung zwischen dem Ausgangswiderstand und dem Wellenwiderstand der Übertragungsleitung zu erzielen.

Fig. 2 zeigt eine Ausführungsform der Steuerschaltung 24. Mit Bezugsziffer 30 ist eine A/D-Umformschaltung für die Umformung der Spannung über dem Widerstand 22 in einen digitalen Wert dargestellt, mit Bezugsziffer 31 eine Subtrahierschaltung für die Erzeugung der Differenz zwischen zwei binären Eingaben A und B. Jede dieser Schaltungen ist in bekannter Schaltungstechnik aufgebaut. Der Wert des Widerstands 22 und die Auflösung der A/D- Umformschaltung 30 werden so gewählt, daß die Differenz zwischen den maximalen und den minimalen Drain-Strömen innerhalb des Einstellbereichs der Produktionsschwankungen des p-Kanal-MOS-Transistors 20 durch die vier letzten signifikanten Bits der Ausgabe des A/D-Umformers 30 gegeben werden kann. Einen Widerstand mit einer derartig hohen Genauigkeit erhält man durch das bekannten Ionen- Injektionsverfahren, wie es für analoge ICs verwendet wird, oder durch Einstellen des Widerstandswertes mit einer Vielzahl von im Voraus gebildeten Diffusionswiderständen, wobei Maßnahmen wie Laser-Trimmen Anwendung finden. Trotz eines Nachteils für die LSI-Packungsdichte kann der Widerstand extern angeschlossen werden, falls dies gewünscht wird. Im folgenden wird angenommen, daß eine Ausgabe "11010" der A/D-Umformschaltung 30 gewählt wird, wenn man einen p-Kanal-MOS-Transistor 20 mit maximalem Drain-Strom erhält, und eine Ausgabe "01011", wenn der Widerstand 20 mit minimalem Drain-Strom hergestellt wird. Wenn die Eingabe A der Subtrahierschaltung 31 auf "11010" gesetzt wird, erhält man eine Ausgabe "00000", wenn die Eingabe B, d. h. die Ausgabe der A/D-Umformschaltung 30, "11010" ist, und eine Ausgabe "01111", wenn die Eingabe B "01011" ist. Wenn als Steuersignal 26 die vier letzten signifikanten Bits der Ausgabe der Subtrahierschaltung 31 verwendet werden, wird nur der p-Kanal- MOS-Ausgangstransistor 1 eingeschaltet, wenn ein p-Kanal- MOS-Transistor mit maximalem Drain-Strom hergestellt wird, während alle p-Kanal-MOS-Ausgangstransistoren 1 bis 5 eingeschaltet werden, wenn ein p-Kanal-MOS-Transistor mit minimalem Drain-Strom hergestellt wird. Als Folge davon kann der Ausgangswiderstand der Ausgangsschaltung so eingestellt werden, daß er an den Wellenwiderstand der Übertragungsleitung angepaßt ist, indem die Gate-Breite der eingeschalteten Ausgangstransistoren entsprechend der Größe des Drain-Stroms innerhalb des Einstellbereiches der Bauelement-Produktionsschwankungen gesteuert wird. Die Steuerschaltung 25 kann auf dieselbe Weise wie die Steuerschaltung 24 aufgebaut sein, mit der Ausnahme der unterschiedlichen Polaritäten des Steuersignals 27.

Nach dieser Ausführungsform ist der Ausgangstransistor in fünf Teile unterteilt. Entsprechend der Einstellgenauigkeit kann jedoch auch eine andere Unterteilung erfolgen. Wenn die Ausgabe der Subtrahierschaltung 31 negativ oder ein Bit 1 wird, das eine höhere Wertigkeit als die als Steuersignal 26 verwendeten Bits hat, gibt das an, daß die Größe des Drain-Stroms des Transistors den Einstellbereich der Produktionsschwankungen überstiegen hat. Diese Tatsache kann für die Selektion eines LSI-Chip ausgenutzt werden. Weiterhin kann in dem Fall, in dem als dem maximalen Drain-Strom zugehörige Ausgabe des A/D-Umformers 30 "11111" und als dem minimalen Drain-Strom zugehörige Ausgabe "10000" gewählt werden kann, ein Inverter oder eine ähnliche Einheit statt der Subtrahierschaltung verwendet werden. Die Überwachungs-MOSFETs 20, 23 sind so ausgelegt, daß nicht nur die für die MOSFET-Herstellung charakteristischen Schwankungen, sondern auch die Schwankungen des Ausgangswiderstandes aufgrund der Veränderungen im Drain- Strom des Ausgangs-MOSFET, die durch Schwankungen in der Leistungsversorgung oder der Temperatur hervorgerufen werden, angesichts der Tatsache kompensiert werden können, daß die Gate-Breite des Ausgangs-MOSFET gesteuert werden kann, indem bei Erfassung einer Veränderung im Drain-Strom des Überwachungs-FET der einzuschaltende MOSFET geändert wird.

Im oben beschriebenen Ausführungsbeispiel ist der Ausgangstransistor unterteilt, und seine Gate-Breite wird durch Anlegen eines Steuersignals an die entsprechenden Treiberschaltungen verändert. Statt dieser Methode kann auch die Zuleitung zur Gate-Elektrode des Ausgangstransistors durch einen Laserstrahl abgeschnitten werden. Statt auf eine Ausgangsschaltung des CMOS-Invertertyps kann die vorliegende Erfindung mit gleicher Wirkung auch auf eine andere Schaltungskonfiguration Anwendung finden, beispielsweise auf eine Schaltung mit zwei seriellen n-Kanal- MOS-Transistoren, an deren Gates Dateneingaben mit entgegengesetzten Phasen angelegt werden, um eine Ausgabe vom Verbindungspunkt des n-Kanal-MOS-Transistors zu erzeugen.

Weiterhin kann die Schaltung nach diesem Ausführungsbeispiel, in der der Ausgangswiderstand durch Veränderung der Gate-Breite des Ausgangstransistors eingestellt wird, durch eine andere Einrichtung ersetzt werden. Beispielsweise wird der Ausgang einer CMOS-Inverterschaltung mit einer der parallel geschalteten Source- und Drain-Elektroden eines n-Kanal-MOS-Transistors und eines p-Kanal-MOS- Transistors verbunden, während die andere Elektrode als ein Ausgangsanschluß verwendet wird. Durch Steuerung der Gate-Spannung dieser p-Kanal- und n-Kanal-MOS-Transistoren ist es möglich, den Ausgangswiderstand einzustellen.

Der Inverter in der oben beschriebenen Ausführungsform kann durch eine NAND-Schaltung (für die Ansteuerung des p-Kanal-Ausgangs-MOSFET 1) und eine NOR-Schaltung (für die Ansteuerung des n-Kanal-Ausgangs-MOSFET 2) ersetzt werden, und die Anzahl der Eingänge der NAND-Schaltungen 12 bis 15 und der NOR-Schaltungen 16 bis 19 kann erhöht werden, um ein NOT-Signal als ein Freigabe-Eingangssignal einzubeziehen, womit eine Ausgangsschaltung vom Tri-State- Typ realisiert wird.

In der oben beschriebenen Ausführungsform beträgt die Amplitude des an die Übertragungsleitung angelegten Signals etwa die Hälfte der des Ausgangssignals, und der Ausgangswiderstand der Ausgangsschaltung wird daher durch die Gate-Breite des Ausgangstransistors so gesteuert, daß er mit dem Wellenwiderstand der Übertragungsleitung übereinstimmt. Alternativ kann das Eingangssignalpotential des Ausgangstransistors gesteuert werden, während die Transistorcharakteristika so überwacht werden, daß die Amplitude des an die Übertragungsleitung angelegten Signals annähernd die Hälfte der Amplitude des Ausgangssignals beträgt.

Eine Ausführungsform, bei der das Eingangssignalpotential des Ausgangstransistors gesteuert wird, ist unter Bezugnahme auf Fig. 3 erläutert. In Fig. 3 bezeichnet Bezugsziffer 1 einen p-Kanal-Ausgangs-MOSFET und Bezugsziffer 6 einen n-Kanal-Ausgangs-MOSFET. Die in Serie geschalteten MOSFETs 33 bis 35 und 36 bis 38 bauen Treiberschaltungen 39 bzw. 40 für die Ansteuerung der MOSFETs 1 und 6 auf. Die Bezugsziffern 33, 34 und 36 bezeichnen p-Kanal-MOSFETs, die Bezugsziffern 35, 37 und 38 n-Kanal-MOSFETs. Die Gate-Elektroden der MOSFETs 33, 35 und 36 sind mit einem Eingangsanschluß 41 der Ausgangsschaltung verbunden, während die Gate-Elektroden der MOSFETs 34 und 37 mit dem Ausgang der Steuerspannungs-Generatorschaltung 42 verbunden sind. Der Ausgang der Treiberschaltung 39 wird vom Verbindungspunkt der Source-Elektrode des p-Kanal-MOS-Transistors 33 und der Drain-Elektrode des p-Kanal-MOS-Transistors 34 gebildet und ist mit der Gate-Elektrode des p-Kanal-MOS-Transistors 1 verbunden. Der Ausgang der Treiberschaltung 40 wird vom Verbindungspunkt der Source-Elektrode des n-Kanal-MOSFET 37 und der Drain-Elektrode des n-Kanal-MOSFET 38 gebildet, und ist mit der Gate-Elektrode des n-Kanal-MOSFET 6 verbunden. Der Ausgangsanschluß 43 der Ausgangsschaltung ist mit den Drain-Elektroden des p-Kanal-MOSFET 1 und des n-Kanal- MOSFET 2 verbunden. Mit dem Bezugszeichen V _DD ist ein Leistungsversorgungsanschluß bezeichnet. Die Steuerspannungs- Generatorschaltung 42 umfaßt p-Kanal-MOSFETs 44, 45 und n-Kanal-MOSFETs 46, 47, Widerstände 48 bis 51 und Differentialverstärker 52 und 53. Der p-Kanal-MOSFET 45 und der n-Kanal-MOSFET 47 dienen zur Überwachung der Charakteristika des auf dem Chip gebildeten FET. Der Wert des Widerstands 48 ist als Z ₀ · W ₁/W ₄₅ und der Wert des Widerstands 49 als Z ₀ · W ₆/W ₄₇ gegeben, wobei W ₁, W ₆, W ₄₅ und W ₄₇ die Gate-Breiten der MOSFETs 1, 6, 45 bzw. 47 sind, und Z ₀ der Wellenwiderstand der mit dem Ausgangsanschluß 43 der Ausgangsschaltung verbundenen Übertragungsleitung ist. Die Verbindung zwischen der Drain-Elektrode des p-Kanal- MOSFET 45 und dem Widerstand 48 ist mit dem positiven, d. h. dem nicht-invertierenden Eingang des Differentialverstärkers 52 verbunden, die Verbindung zwischen der Drain-Elektrode des n-Kanal-MOS-Transistors 47 und dem Widerstand 49 mit dem nicht-invertierenden Eingang des Differentialverstärkers 53. Daneben haben die Widerstände 50 und 51 denselben Widerstandswert und geben auf die invertierenden Eingänge der Differentialverstärker 52 und 53 eine Spannung V _DD/2. Die Ausgänge der Differentialverstärker 52 und 53 sind mit den Gate-Elektroden der MOSFETs 44 bzw. 46 verbunden, während die Source-Anschlüsse der MOSFETs 44 und 46 mit den Gate-Elektroden der MOSFETs 45 bzw. 47 verbunden sind. Die Funktion der Steuerspannungs- Generatorschaltung 42 wird unter Bezugnahme auf die Seite erläutert, die eine Ausgabe zur Gate-Elektrode des p- Kanal-MOSFET 34 erzeugt. Es wird angenommen, daß in dem p-Kanal-MOSFET ein über dem typischen Wert liegender Drain- Strom fließt. Das Potential der Drain-Elektrode des p-Kanal- MOSFET 45 steigt an, und mit dem sich ergebenden Anstieg des Ausgangspotentials des Differentialverstärkers 52 steigt auch das Potential der Gate-Elektrode des p-Kanal- MOSFET 44. Als Folge davon steigt das Potential des Source- Anschlusses des p-Kanal-MOSFET 44, d. h. das Potential der Gate-Elektrode des p-Kanal-MOSFET 45, während dessen Drain-Strom abnimmt. Wenn der Verstärkungsfaktor des Differentialverstärkers 52 hinreichend hoch ist, werden sein nicht-invertierender Eingang und sein invertierender Eingang durch Rückkopplung potentialmäßig im wesentlichen gleich. Das Potential der Drain-Elektrode des p-Kanal- MOSFET 45 wird annähernd auf V _DD/2 gehalten, so daß der Drain-Strom des p-Kanal-MOSFET 45 unabhängig von den Schwankungen in den FET-Eigenschaften auf einen festen Wert eingestellt wird, der sich folgendermaßen ergibt:

Ist andererseits die Herstellung des p-Kanal-MOSFET so erfolgt, daß darin ein geringerer Drain-Strom als der typische Wert fließt, fällt das Potential der Gate-Elektrode des p-Kanal-MOSFET 45 ab und wird so gesteuert, daß der Drain-Strom im wesentlichen gleich dem typischen Bemessungswert wird. Der p-Kanal-MOSFET 33 schaltet ab, und der n-Kanal-MOSFET 35 leitet, wenn der Eingangssignalpegel zum Eingangsanschluß 41 der Ausgangsschaltung hoch ist (V _DD). Als Folge davon wird das Potential der Drain- Elektrode des n-Kanal-MOSFET 35, d. h. das Potential der Drain-Elektrode des p-Kanal-MOSFET 34 auf Erdpegel verringert. Da die Schwankungen der Charakteristika des MOSFET im Chip verglichen mit den Schwankungen zwischen den Chips hinreichend gleich sind, wird durch Anlegen dieser Ausgabe der Steuerspannungs-Generatorschaltung an die Gate-Elektrode des p-Kanal-MOSFET 34 das Potential der Gate-Elektrode des p-Kanal-MOSFETs 1 gleich dem des p-Kanal-MOSFET 45. In dem Fall dagegen, in dem der Eingangssignalpegel zum Eingangsanschluß 41 der Ausgangsschaltung niedrig ist (0 Volt), leitet der p-Kanal-MOSFET 33 und der n-Kanal- MOSFET 35 schaltet ab, so daß das Potential der Gate-Elektrode des p-Kanal-MOSFET 1 V _DD wird.

Wenn der Ausgangsanschluß 43 der Ausgangsschaltung mit der Übertragungsleitung mit dem Wellenwiderstand Z ₀ verbunden ist, und darauf ein Eingangssignal gegeben wird, das sich vom niedrigen auf den hohen Pegel verändert (der Ausgangsanschluß 43 soll sich anfänglich auf Erdpotential befinden), ist es auf diese Weise möglich, einen Strom aufzubringen, der sich aus dem Ausdruck ergibt, um dadurch ohne Berücksichtigung der Schwankungen in den FET-Charakteristika der Übertragungsleitung die erste Welle mit der Amplitude V _DD/2 zuzuführen.

Dasselbe gilt für die untere Seite der Steuerspannungs- Generatorschaltung, die mit der Gate-Elektrode des n-Kanal-MOSFET 37 verbunden ist. Die Schwankungen in den Eigenschaften des n-Kanal-MOSFET werden kompensiert, so daß, wenn an den Eingangsanschluß 41 der Ausgangsschaltung ein sich vom hohen auf den niedrigen Pegel veränderndes Eingangssignal angelegt wird (der Ausgangsanschluß 43 soll sich anfänglich auf dem Potential V _DD befinden), der Strom entsprechend dem Ausdruck von der Übertragungsleitung absorbiert werden kann, und unabhängig von den Schwankungen in den FET-Charakteristika die erste Welle mit der Amplitude V _DD/2 aufgebracht werden kann. Auf diese Weise kann die erste Welle immer mit einer Amplitude an die Übertragungsleitung angelegt werden, die etwa die Hälfte der Signalamplitude V _DD der CMOS-Ausgangsschaltung ist. Diese erste Welle wird daher an dem offenen Empfangsende reflektiert, gefolgt von der zweiten Welle derselben Amplitude, die vom Empfangsende zum Sendeende (Ausgangsschaltung) wandert, womit eine Amplitude der CMOS-Ausgangsschaltung erzeugt wird. Wenn diese zweite Welle das Sendeende erreicht, wird das Potential des Ausgangsanschlusses 43 der Ausgangsschaltung auf Erdpotential verringert, während der p-Kanal-MOSFET 1 abschaltet und der n-Kanal-MOSFET 6 leitet, wenn sich der Eingangsanschluß 41 der Ausgangsschaltung auf dem Zustand "low" befindet. Andererseits wird das Potential des Ausgangsanschlusses der Ausgangsschaltung auf V _DD angehoben, während der p-Kanal-MOSFET 1 leitet und der n-Kanal-MOSFET 6 abschaltet, wenn sich der Eingangsanschluß 41 auf dem Zustand "high" befindet. Damit wird das Signal nicht am Sendeende reflektiert, und die Reflexion der einfallenden Welle von der Ausgangsschaltung hört nach einem Hin- und Herlaufen auf.

Selbst wenn die FET-Charakteristika der Steuerspannungs- Generatorschaltung 42 Schwankungen mit der Temperatur unterliegen, können diese Schwankungen sowie die von der MOSFET-Produktion herrührenden angesichts der Tatsache kompensiert werden, daß die Temperatur auf dem Chip im wesentlichen als konstant zu betrachten ist. Auch im Falle, daß sich die Leistungsversorgungsspannung ändert und Änderungen in dem im Ausgangs-MOSFET fließenden Drain-Strom oder der Ausgangsamplitude der CMOS-Ausgangsschaltung hervorruft, halten das Drain-Potential des p-Kanal-MOSFET 45 und n-Kanal-MOSFET 47 den Wert V _DD/2, so daß die Signalamplitude der ersten Welle der Ausgangsschaltung ebenfalls zu V _DD/2 wird, womit die Schwankungen kompensiert werden. Die Genauigkeit der Werte der Widerstände 48 bis 51 in der Schaltung nach diesem Ausführungsbeispiel steht in direktem Zusammenhang mit der Kompensationsgenauigkeit der Steuerspannungs-Generatorschaltung 42. Insbesondere die Widerstände 48, 49, bei denen die Genauigkeit des absoluten Widerstandswertes wichtig ist, müssen einen Widerstandswert hoher Genauigkeit haben. Einen Widerstand mit einer derartig hohen Genauigkeit erhält man durch das bekannten Ioneninjektionsverfahren, wie es für analoge ICs verwendet wird, oder durch Einstellen des Widerstandswertes mit einer Vielzahl von im Voraus gebildeten Diffusionswiderständen unter Verwendung von Maßnahmen wie Laser-Trimmen. Trotz nachteiliger Auswirkungen auf die LSI-Packungsdichte, kann der Widerstand auch extern angeschlossen werden, falls dies gewünscht wird.

Ein Beispiel für die im vorliegenden Ausführungsbeispiel verwendeten Differentialverstärker 52, 53 ist in Fig. 4 gezeigt. Die Bezugsziffern 124, 125 bezeichnen p-Kanal-MOSFETs, die Bezugsziffern 126, 127, 128 n-Kanal- MOSFETs, die eine Differentialverstärkerschaltung aufbauen. Ein p-Kanal-MOSFET 129 und ein n-Kanal-MOSFET 130 bilden andererseits einen CMOS-Inverter. Der Differentialverstärker ist auf diese Weise doppelstufig aufgebaut. Bezugsziffer 131 bezeichnet einen positiven oder nicht-invertierenden Eingangsanschluß, Bezugsziffer 132 einen negativen oder invertierenden Eingangsanschluß und Bezugsziffer 133 einen Ausgangsanschluß. Mit Bezugsziffer 134 ist ein Vorspannungs-Leistungsanschluß für den n-Kanal-MOSFET 128 bezeichnet, der eine Stromquelle der Differentialverstärkerschaltung schafft. Ohne Vorsehen einer speziellen Spannungsquelle kann die Schaltung jedoch an die Leistungsversorgungsspannung V _DD angeschlossen werden.

In der Schaltung nach Fig. 3 kann der p-Kanal-MOSFET 34 zwischen den Source-Anschluß des n-Kanal-MOSFET 35 und die geerdete Leistungsversorgung eingefügt werden. Auf ähnliche Weise kann der n-Kanal-MOSFET 37 zwischen den Source-Anschluß des p-Kanal-MOSFET 36 und die Leistungsversorgung V _DD eingefügt werden.

Fig. 5 zeigt ein Ausführungsbeispiel der Ausgangsschaltung nach Fig. 3, die jedoch zu einer Ausgangsschaltung vom Tri-State-Typ modifiziert ist. Die Treiberschaltung 39 nach Fig. 3 ist durch eine Treiberschaltung 430 ersetzt, die eine NAND-Schaltung mit zwei Eingängen mit p-Kanal-MOSFETs 135, 136 und n-Kanal-MOSFETs 137, 138 sowie einen p-Kanal-MOSFET 34 aufweist, der zwischen deren Ausgangsanschluß und den n-Kanal-MOSFET 137 eingefügt ist. Die Treiberschaltung 40 ist andererseits durch eine Treiberschaltung 440 ersetzt, die eine NOR-Schaltung mit zwei Eingängen mit p-Kanal-MOSFETs 139, 140 und n-Kanal- MOSFETs 141, 142 sowie einen n-Kanal-MOSFET 37 aufweist, der zwischen deren Ausgangsanschluß mit den n-Kanal- MOSFET 140 eingefügt ist. Die Gate-Elektrode 145 des p-Kanal-MOSFET 34 ist, wie in Fig. 3, mit dem Ausgang des Differentialverstärkers 52 der Steuerspannungs-Generatorschaltung 42 (nicht gezeigt) verbunden, während der Gate-Anschluß des n-Kanal-MOSFET 37 mit dem Ausgang des Differentialverstärkers 53 der Steuerspannungs-Generatorschaltung 42 verbunden ist. Die Eingangsseite der NAND- Schaltung 430 mit zwei Eingängen ist mit dem Freigabe- Eingangsanschluß 147 und dem Daten-Eingangsanschluß 41 verbunden. Die Eingangsseite der NOR-Schaltung 440 mit zwei Eingängen ist mit dem Daten-Eingangsanschluß 41 und dem Ausgang eines Inverters 500 verbunden, der einen n-Kanal-MOSFET 149 und einen p-Kanal-MOSFET 148 aufweist, wobei sein Eingang mit dem Freigabe-Eingangsanschluß 147 verbunden ist. Befindet sich der Freigabe-Eingang auf dem Zustand "low", nimmt daher der Ausgang der Treiberschaltung 430 das Potential V _DD und der Ausgang der Treiberschaltung 440 das Erdpotential an, so daß die Ausgangs- MOSFETs 1 und 6 beide abgeschaltet werden, womit sich ein Ausgang mit hoher Impedanz ergibt. Ist andererseits der Freigabe-Eingang "high" und der Daten-Eingang "low", hat der Ausgang der Treiberschaltung 430 das Potential V _DD, und der Ausgang der Treiberschaltung 440 nimmt durch die Funktion des n-Kanal-MOSFET 37 ein Potential gleich dem der Gate-Elektrode des n-Kanal-Überwachungs-MOSFET 47 der Steuerspannungs-Generatorschaltung 42 an. Damit wird der p-Kanal-Ausgangs-MOSFET 1 abgeschaltet, während der n-Kanal- Ausgangs-MOSFET 6 leitet. Ist der Freigabe-Eingang "high" und der Daten-Eingang ebenfalls "high", macht der p-Kanal- MOSFET 34 den Ausgang der Treiberschaltung 430 gleich dem Potential der Gate-Elektrode des p-Kanal-Überwachungs- MOSFET 45 der Steuerspannungs-Generatorschaltung 42 und den Ausgang der Treiberschaltung 440 gleich dem Erdpotential, so daß der p-Kanal-Ausgangs-MOSFET 1 leitet, während der n-Kanal-Ausgangs-MOSFET 6 abschaltet. Die Funktion der Steuerspannungs-Generatorschaltung nach diesem Ausführungsbeispiel entspricht der des Ausführungsbeispiels nach Fig. 3, wodurch die erste Welle mit einer Amplitude, die der halben Signalamplitude V _DD der CMOS- Ausgangsschaltung entspricht, an die mit dem Ausgangsanschluß verbundene Übertragungsleitung angelegt werden kann, unabhängig von Schwankungen der FET-Charakteristika, der Leistungsversorgungsspannung oder der Temperatur. Damit wird verhindert, daß das Signal mehr als einmal reflektiert wird. Wie im Ausführungsbeispiel nach Fig. 3 kann in dem nach Fig. 5 der p-Kanal-MOSFET 34 zwischen den n-Kanal-MOSFET 138 und Erde, der n-Kanal-MOSFET 37 zwischen den p-Kanal-MOSFET 139 und die Leistungsversorgung V _DD eingefügt werden.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel der Erfindung, in dem die Steuerspannungs-Generatorschaltung 42 (nicht gezeigt) der in Fig. 3 entspricht, während für die Ansteuerung der Ausgangs-MOSFETs 1 und 6 eine andere Treiberschaltung verwendet wird. Ein Inverter 530 mit einem p-Kanal-MOSFET 151 und einem n-Kanal-MOSFET 152 ist eine Treiberschaltung sowohl für den p-Kanal- Ausgangs-MOSFET 1 als auch den n-Kanal-Ausgangs-MOSFET 6. Zwischen den Ausgang des Inverters 530 und die Gate- Elektrode des p-Kanal-MOSFET 1 und zwischen den Ausgang des Inverters 530 und die Gate-Elektrode des n-Kanal- MOSFET 6 ist ein p-Kanal-MOSFET 34 bzw. ein n-Kanal-MOSFET 37 eingesetzt. Wie in Fig. 3, ist der Gate-Anschluß 145 des p-Kanal-MOSFET 34 mit dem Ausgang des Differentialverstärkers 52 der Steuerspannungs-Generatorschaltung 42, und die Gate-Elektrode 146 des n-Kanal-MOSFET 37 mit dem Ausgang des Differentialverstärkers 53 der Steuerspannungs- Generatorschaltung 42 verbunden. Das Potential der Gate-Elektrode 145 des p-Kanal-MOSFET 34 ist zumindest um die Summe der Absolutwerte der Schwellenspannung der p-Kanal-MOSFETs 44 und 45 niedriger als die Leistungsversorgungsspannung V _DD, während das Potential der Gate- Elektrode 146 des n-Kanal-MOSFET 37 zumindest um die Summe der Absolutwerte der Schwellenspannung der n-Kanal-MOSFETs 46 und 47 höher als das Erdpotential ist. Wenn das Eingangssignal auf den Eingangsanschluß 41 "low", d. h. niederpeglig ist, leitet daher der p-Kanal-MOSFET 151 und der n-Kanal- MOSFET 152 ist abgeschaltet, so daß das Ausgangspotential des Inverters 530 V _DD wird. Als Folge davon wird das Potential der Gate-Elektrode des p-Kanal-Ausgangs-MOSFET 1 gleich V _DD, und das Potential der Gate-Elektrode des n- Kanal-Ausgangs-MOSFET 6 wird gleich dem Potential der Gate-Elektrode des n-Kanal-Überwachungs-MOSFET 47 der Steuerspannungs-Generatorschaltung 42. Ist das Eingangssignal zum Eingangsanschluß 41 jedoch "high", d. h. hochpeglig schaltet der p-Kanal-MOSFET 151 ab, und der n-Kanal-MOSFET 152 leitet, so daß das Ausgangspotential des Inverters 530 gleich dem Erdpotential wird. Als Folge davon nimmt die Gate-Elektrode des p-Kanal-Ausgangs-MOSFET 1 das Potential der Gate-Elektrode des p-Kanal-Überwachungs- MOSFET 45 der Steuerspannungs-Generatorschaltung an, und das Potential der Gate-Elektrode des n-Kanal-Ausgangs- MOSFET 6 wird gleich dem Erdpotential. Auf diese Weise wird wie im Ausführungsbeispiel nach Fig. 3 verhindert, daß das Signal auf der mit dem Ausgangsanschluß verbundenen Übertragungsleitung mehr als einmal reflektiert wird.

Ein weiteres Ausführungsbeispiel der Erfindung ist in Fig. 7 dargestellt. Anders als in den Ausführungsbeispielen nach Fig. 3, 5 und 6, bei denen die Gate-Source- Spannung eines Ausgangs-MOSFET gesteuert wird, um unabhängig von den Schwankungen in den FET-Eigenschaften den Drain-Strom in einer Last konstant zu halten, sind in dieser Ausführungsform MOSFETs 103 und 104 für die Konstanthaltung des Drain-Stroms in einer Last zwischen eine Leistungsversorgung und Ausgangs-MOSFETs 101, 102 eingefügt, die eine logische Schaltung (für die Anhebung oder Absenkung des Ausgangs auf den "low"- oder "high"-Pegel) bilden. Die Bezugsziffern 101, 103 bezeichnen p-Kanal-MOSFETs, die Bezugsziffern 102, 104 n-Kanal- MOSFETs. Ein p-Kanal-MOSFET 105 und ein n-Kanal-MOSFET 106 bauen einen Inverter (Treiberschaltung) für die Ansteuerung der Ausgangs-MOSFETs 101, 102 auf. Bezugsziffer 107 bezeichnet einen Eingangsanschluß zur Ausgangsschaltung, Bezugsziffer einen Ausgangsanschluß. Die Steuerspannungs- Generatorschaltung 109 für die Zuführung einer Steuerspannung zur Gate-Elektrode des p-Kanal-MOSFET 103 und des n-Kanal-MOSFET 104 ist ähnlich der Schaltung im Ausführungsbeispiel nach Fig. 1. Sie unterscheidet sich davon jedoch in der Verbindung der Überwachungs-MOSFETs 110 bis 113. Die Bezugsziffern 110, 111 bezeichnen p- Kanal-MOSFETs, die Bezugsziffern 112, 113 n-Kanal-MOSFETs. Unter der Annahme, daß die Gate-Breiten des MOSFETs 101, 102, 103, 104, 110, 111, 112 und 113 W ₁₀₁, W ₁₀₂, W ₁₀₃, W ₁₀₄, W ₁₁₀, W ₁₁₁, W ₁₁₂ bzw. W ₁₁₃ sind, gelten folgende Beziehungen: W ₁₁₀/W ₁₀₁ = W ₁₁₁/W ₁₀₃ und W ₁₁₂/W ₁₀₂ = W ₁₁₃/W ₁₀₄. Der Wert eines Widerstands 114 ist als Z ₀·W ₁₀₃/ W ₁₁₁, der eines Widerstands 115 als Z ₀·W ₁₀₄/W ₁₁₃ gegeben. Die p-Kanal-MOSFETs 111, 110 und der Widerstand 114 sind in Serie geschaltet, der Verbindungspunkt des p-Kanal-MOSFET 110 und des Widerstands 114 ist mit dem nicht-invertierenden Eingang eines Differentialverstärkers 118 verbunden. In ähnlicher Weise ist der Widerstand 115 mit den n- Kanal-MOSFETs 112 und 113 in Serie geschaltet, und der Verbindungspunkt des Widerstands 115 und des MOSFET 112 mit dem nicht-invertierenden Eingang eines Differentialverstärkers 119 verbunden. Die invertierenden Eingänge der Differentialverstärker 118 und 119 werden durch Widerstände 116 und 117 mit gleichem Widerstandswert mit einer Spannung versorgt, die V _DD/2 entspricht. Die in Fig. 4 gezeigte Schaltung wird beispielsweise für die Differentialverstärker 118, 119 verwendet, deren Ausgänge mit den Gate-Elektroden der p-Kanal-MOSFETs 111 und 103 bzw. der n-Kanal-MOSFETs 113 und 104 verbunden sind. Die Gate-Elektrode des p-Kanal-MOSFET 110 ist geerdet, die Gate-Elektrode des n-Kanal-MOSFET 112 mit der Leistungsversorgung V _DD verbunden. Wie im Ausführungsbeispiel nach Fig. 1 wird bei hinreichend hohem Verstärkungsfaktor der Differentialverstärker 118, 119 das Potential der Gate-Elektroden der MOSFETs 111 und 113 so gesteuert, daß unabhängig von den Schwankungen der FET-Eigenschaften, der Leistungsversorgungsspannung oder der Temperatur das Potential der Gate-Elektrode der MOSFETs 110 und 112 auf V _DD/2 gehalten wird. Die Steuerspannung wird den Gate-Elektroden der MOSFETs 103 und 104 zugeführt. Ist der Ausgangsanschluß 108 mit der Übertragungsleitung mit dem Wellenwiderstand Z ₀ verbunden, und wird der Eingangsanschluß 107 mit einem Eingangssignal beaufschlagt, das sich vom "low"- auf den "high"-Pegel ändert (der Ausgangsanschluß 108 wird anfänglich auf Erdpotential gehalten), so leitet der n-Kanal-MOSFET 106 und der p-Kanal-MOSFET 105 schaltet ab. Auch der p-Kanal-MOSFET 101 leitet, während der n-Kanal- MOSFET 102 abschaltet, womit das Potential des Ausgangsanschlusses 108 auf V _DD/2 gehalten wird. Die erste Welle wird am offenen Empfangsende reflektiert und das Potential wird V _DD, gefolgt von der reflektierten Welle, die zum Ausgangsanschluß 108 zurückkehrt, um die Reflexion zu beenden. In dem Fall, in dem ein Eingangssignal, das sich vom "high"- auf den "low"-Pegel ändert, an den Eingangsanschluß 107 angelegt wird (unter der Annahme, daß der Ausgangsanschluß 108 anfänglich auf dem Potential V _DD liegt), leitet der p-Kanal-MOSFET 105, der n-Kanal-MOSFET 106 schaltet ab, der n-Kanal-MOSFET 102 leitet und der p-Kanal-MOSFET 101 schaltet ab, so daß das Potential des Ausgangs 108 V _DD/2 wird. Diese erste Welle nimmt das Erdpotential an, indem sie am offenen Empfangsende reflektiert wird, und wenn die reflektierte Welle zum Ausgangsanschluß 108 zurückkehrt, endet die Reflexion. In dieser Ausführungsform kann der p-Kanal-MOSFET 101 alternativ zwischen den p-Kanal-MOSFET 103 und die Leistungsversorgung V _DD eingesetzt werden, der n-Kanal- MOSFET 102 zwischen den n-Kanal-MOSFET 104 und Erde, der p-Kanal-MOSFET 110 zwischen den p-Kanal-MOSFET 111 und die Leistungsversorgung V _DD, und der n-Kanal-MOSFET 112 zwischen den n-Kanal-MOSFET 113 und Erde. Die Treiberschaltung für die Ausgangs-MOSFETs 101, 102 kann auch durch eine NAND-Schaltung und eine NOR-Schaltung ersetzt werden und eine Modifikation zu einer Tri-State-Ausgangsschaltung ist möglich.

Alle MOSFETs im betrachteten Ausführungsbeispiel können vom Anreicherungstyp sein. Werden für die p-Kanal- MOSFETs 34, 44 und die n-Kanal-MOSFETs 37, 46 jedoch MOSFETs vom Verarmungstyp verwendet, ist es möglich, eine große Gate-Source-Spannung und eine kleine Gate-Breite zwischen den Ausgangs-MOSFETs 1 und 2 sicherzustellen, wodurch eine wirkungsvollere Ausnutzung der Zellenfläche erfolgen kann. Dies gilt auch für die p-Kanal-MOSFETs 103 und 111 und die n-Kanal-MOSFETs 104 und 113, die, wenn sie vom Verarmungstyp sind, eine kleinere Gate-Breite haben können, wodurch eine effektivere Ausnutzung der Zellenfläche möglich ist.

Obwohl in der CMOS-Schaltung kein Gleichstrom fließt, gilt dies nicht für die Steuerspannungs-Generatorschaltung nach den erfindungsgemäßen Ausführungsbeispielen. Angesichts der Tatsache, daß eine einzige Steuerspannungs- Generatorschaltung die Erfordernisse für eine Vielzahl von auf einem LSI-Chip angeordneten Ausgangsschaltungen erfüllt, bildet die Steuerspannungs-Generatorschaltung jedoch kein wesentliches Problem hinsichtlich eines erhöhten Leistungsverbrauchs oder der Zellenfläche.

Aus der vorhergehenden Beschreibung wurde verständlich, daß nach vorliegender Erfindung die mit einer Ausgangsschaltung verbundene Übertragungsleitung in einem LSI-Chip mit Sende- und Empfangsende versehen werden kann, wodurch eine Hochgeschwindigkeits-Signalübertragung zwischen LSI- Chips möglich wird. Da daneben die Ausgangsschaltung vom CMOS-Typ ist, wird der Leistungsverbrauch minimiert.

In dem Übertragungssystem mit Sende- und Empfangsende nimmt die Signalverzögerungszeit mit der Annäherung an das Sendeende zu. Für ein Signalnetz, bei dem eine derartige Signalverzögerungszeit nicht zulässig ist, sollten die Lasten in Gruppen fern vom und nahe dem LSI-Chip unterteilt werden, die von verschiedenen Ausgangsschaltungen angesteuert werden.

Claims

1. Ausgangsschaltung, gekennzeichnet durch Ausgangstransistorschaltungen (1 bis 10; 1, 6; 101, 102) zum Anlegen eines Ausgangssignals an eine mit einem Ausgangsanschluß (43; 108) verbundene Übertragungsleitung, Treiberschaltungen (11 bis 19; 39, 40; 430, 440; 530; 105, 106) zum Ansteuern der Ausgangstransistorschaltungen in Antwort auf ein von einem Eingangsanschluß (41; 107) zugeführtes Eingangssignal und Steuerschaltungen 20 bis 25; 42; 109) die die Signalamplitude der ersten Welle, die an die Übertragungsleitung angelegt werden kann, wenn über die Übertragungsleitung mit dem Ausgangsanschluß (43; 108) eine Last verbunden ist, annähernd auf die halbe Ausgangssignalamplitude einstellen, die sich ergibt, wenn mit dem Ausgangsanschluß (43; 108) eine Last direkt verbunden ist.

2. Ausgangsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungen (20 bis 25) eine Einrichtung für die Einstellung des Ausgangswiderstands der Ausgangstransistorschaltungen (1 bis 10; 1, 6) aufbauen.

3. Ausgangsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltungen (42; 109) eine Einrichtung für die Einstellung des Eingangssignalpotentials der Ausgangstransistoren (1, 6; 101, 102) aufbauen.

4. Ausgangsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Ausgangstransistorschaltungen eine Vielzahl von Transistoren (1 bis 10) aufweisen, die mit dem Ausgangsanschluß (43) verbunden sind, wobei der Ausgangswiderstand durch die wahlweise Betätigung dieser Transistoren eingestellt wird.

5. Ausgangsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß diese Transistoren (1 bis 10) einen Transistor aufweisen, dessen Gate-Breite in Beträgen von 2ⁿ ansteigt, wobei n eine ganze Zahl ist.

6. Ausgangsschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Steuerschaltungen (20 bis 25) Überwachungstransistoren (20, 21) die auf demselben Chip wie die Ausgangstransistorschaltungen (1 bis 10) vorgesehen sind, sowie Schaltungen (24, 25) aufweisen, die ein Steuersignal für die Transistoren entsprechend der Größe des Drain-Stroms der Überwachungstransistoren (20, 21) erzeugen.

7. Ausgangsschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Ausgangstransistorschaltung zumindest einen ersten p-Kanal-FET (1; 101) und einen ersten n-Kanal-FET (6; 102) aufweisen, wobei die Drain-Anschlüsse dieser FETs verbunden sind, um einen Ausgangsanschluß (43; 108) zu schaffen.

8. Ausgangsschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Treiberschaltungen eine erste Treiberschaltung (39; 430) für die Ansteuerung des Gates des ersten p-Kanal-FET (1) und eine zweite Treiberschaltung (40; 440) für die Ansteuerung des Gates des ersten n-Kanal-FET (6) aufweisen, und daß die Steuerschaltung einen auf demselben Chip wie die Ausgangstransistorschaltung vorgesehenen Überwachungstransistor (45; 47) sowie eine Steuerspannungs-Generatorschaltung (42) aufweist, um eine Steuerspannung für die Einstellung des Potentials auf niedrigem Pegel des Ausgangssignals der ersten Treiberschaltung (39; 430) und des Potentials auf hohem Pegel der zweiten Treiberschaltung (40; 440) entsprechend der Größe des Drain-Stroms des Überwachungstransistors (45; 47) zu erzeugen.

9. Ausgangsschaltung nach Anspruch 8, dadurch gekennzeichnet,
daß die erste Treiberschaltung (39) aufweist: einen für den Empfang des Eingangssignals ausgelegten CMOS-Inverter und einen zweiten p-Kanal-FET (34), der in Serie zwischen den Ausgangsanschluß der ersten Treiberschaltung (39) und eine negative Leistungsversorgung eingefügt ist, wobei der Gate-Anschluß des zweiten p-Kanal-FET (34) mit einer Steuerspannung von der Steuerspannungs-Generatorschaltung (42) versorgt wird, und
daß die zweite Treiberschaltung (40) aufweist: einen CMOS-Inverter für den Empfang des Eingangssignals und einen zweiten n-Kanal-FET (37), der in Serie zwischen den Ausgangsanschluß der zweiten Treiberschaltung (40) und eine positive Leistungsversorgung eingefügt ist, wobei der Gate-Anschluß des zweiten n-Kanal-FET (37) mit einer Steuerspannung von der Steuerspannungs-Generatorschaltung (42) versorgt wird.

10. Ausgangsschaltung nach Anspruch 8, dadurch gekennzeichnet,
daß die erste Treiberschaltung (430) aufweist: eine NAND-Schaltung (135, 136, 137, 138) mit zwei Eingängen und einen zweiten p-Kanal-FET (34), dessen Gate-Anschluß mit einer Steuerspannung von der Steuerspannungs-Generatorschaltung (42) versorgt wird, und
daß die zweite Treiberschaltung (440) aufweist: eine NOR-Schaltung (139, 140, 141, 142) mit zwei Eingängen und einen zweiten n-Kanal-FET (37), dessen Gate-Anschluß für den Empfang einer Steuerspannung von der Steuerspannungs- Generatorschaltung (42) ausgelegt ist.

11. Ausgangsschaltung nach Anspruch 8, dadurch gekennzeichnet, daß die Treiberschaltung aufweist: einen CMOS-Inverter (530) für den Empfang des Eingangssignals, einen dritten p-Kanal-FET (34), der zwischen den Ausgang der Treiberschaltung und den Gate-Anschluß des ersten p-Kanal-FET (1) eingefügt ist, wobei die Gate-Source- Spannung des ersten p-Kanal-FET durch Einstellen des Gate-Potentials des dritten p-Kanal-FET (34) eingestellt wird, sowie einen dritten n-Kanal-FET (37), der zwischen den Ausgang der Treiberschaltung und den Gate-Anschluß des ersten n-Kanal-FET (6) eingefügt ist, wobei die Gate- Source-Spannung des ersten n-Kanal-FET durch Einstellen des Gate-Potentials des dritten n-Kanal-FET (37) eingestellt wird.

12. Ausgangsschaltung nach Anspruch 8 oder 11, gekennzeichnet durch eine Steuerspannungs- Generatorschaltung (42), in der der Drain-Anschluß eines vierten p-Kanal-FET (45), dessen Gate-Breite das 1/a-fache (a: gegebene Zahl) der Gate-Breite des ersten p-Kanal-FET (1) beträgt, mit einem der Anschlüsse eines ersten Widerstands (48), der einen Widerstandswert aZ ₀ hat (Z ₀: Wellenwiderstand der Übertragungsleitung), und mit dem positiven Eingang eines ersten Differentialverstärkers (52) verbunden ist, der Ausgang des ersten Differentialverstärkers (52) mit den Gate-Anschlüssen eines ausgewählten der zweiten und dritten p-Kanal-FETs (34) und des fünften p-Kanal-FET (44) verbunden ist, der Source-Anschluß des fünften p-Kanal-FET (34) mit dem Gate-Anschluß des vierten p-Kanal-FET (45) verbunden ist, der andere Anschluß des ersten Widerstands (48) mit der negativen Leistungsversorgung verbunden ist, der Drain-Anschluß eines vierten n- Kanal-FET (47), dessen Gate-Breite das 1/b-fache (b: gegebene Zahl) der Gate-Breite des ersten n-Kanal-FET (6) beträgt, mit einem der Anschlüsse eines zweiten Widerstands (49), der einen Widerstandswert von bZ ₀ hat, und dem positiven Eingang eines zweiten Differentialverstärkers (53) verbunden ist, der Ausgang des zweiten Differentialverstärkers (53) mit den Gate-Anschlüssen eines ausgewählten der zweiten und dritten n-Kanal-FETs (37) und eines fünften n-Kanal-FET (46) verbunden ist, der Source-Anschluß des fünften n-Kanal-FET (46) mit dem Gate-Anschluß des vierten n-Kanal-FET (47) verbunden ist, der andere Anschluß des zweiten Widerstands (49) mit einer positiven Leistungsversorgung (V _DD) verbunden ist, und die invertierenden Eingänge des ersten und des zweiten Differentialverstärkers (52, 53) mit dem Mittenpotential der positiven und negativen Leistungsversorgungen verbunden sind.

13. Ausgangsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Ausgangstransistorschaltung einen ersten Transistor (101; 102), um den Ausgangsanschluß "low" oder "high" zu machen, und einen zweiten Transistor (103; 104) aufweist, um den Ausgangsstrom einzustellen, wobei der erste und zweite Transistor miteinander in Serie geschaltet sind.

14. Ausgangsschaltung nach Anspruch 13, dadurch gekennzeichnet,
daß der erste Transistor (101; 102) und der zweite Transistor (103; 104) FETs sind,
daß eine Steuerspannungs-Generatorschaltung (109) vorgesehen ist, die eine Serienschaltung aus einem siebten FET (110; 112), dessen Gate-Breite das 1/c-fache (c: gegebene Zahl) der Gate-Breite eines den ersten Transistor aufbauenden sechsten FET (101; 102) beträgt, einem neunten FET (111; 113), dessen Gate-Breite das 1/c-fache der Gate- Breite eines den zweiten Transistor aufbauenden achten FET (103; 104) beträgt, und einem dritten Widerstand (114; 115) aufweist, dessen Widerstandswert cZ ₀ beträgt, wobei ein Anschluß des Widerstands (114; 115) nicht mit der Leistungsversorgung, sondern mit dem positiven Eingang eines dritten Differentialverstärkers (118; 119) verbunden ist,
daß der invertierende Eingang des dritten Differentialverstärkers (118; 119) mit dem Mittenpotential der "high"-und "low"-Ausgangssignale verbunden ist, und
daß der Ausgang des dritten Differentialverstärkers (118; 119) mit den Gate-Anschlüssen der achten und neunten FETs (103; 104; 111; 113) verbunden ist.