JP3547854B2 - 駆動電流調整機能付きバッファ回路 - Google Patents
駆動電流調整機能付きバッファ回路 Download PDFInfo
- Publication number
- JP3547854B2 JP3547854B2 JP14189695A JP14189695A JP3547854B2 JP 3547854 B2 JP3547854 B2 JP 3547854B2 JP 14189695 A JP14189695 A JP 14189695A JP 14189695 A JP14189695 A JP 14189695A JP 3547854 B2 JP3547854 B2 JP 3547854B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- buffer circuit
- output
- drive current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
Description
【０００１】
【産業上の利用分野】
この発明は半導体集積回路に関するものであり、特に半導体集積回路（以下ＩＣ）からの信号の出力特性の改善を図る出力バッファ回路とその周辺回路の構成に関するものである。
【０００２】
【従来の技術】
一般に、ＩＣの出力部にはＩＣ出力である微弱な信号を、外部の負荷回路を駆動できるレベルにまで増幅するための出力バッファ回路が設けられている。出力バッファの駆動電流はトランジスタの寸法の大小により決定される。このために、従来はバッファの設計を行う際には、そのバッファに接続される外部負荷容量を予想し、その外部負荷に電流を供給可能なバッファ容量を得るために、トランジスタのパターンレイアウト設計時にそのトランジスタの寸法を一意的に決定していた。
【０００３】
最近の電子装置、たとえば、パソコン等の高速化や大規模化に伴い、かかるＩＣの出力バッファ回路にも、高速動作や駆動電流の増大が求められている。更に、電子機器へのＩＣの利用範囲が広がるにつれて、このバッファ回路はさまざまな負荷容量に対応することが要求されている。しかし、従来は、上述のように出力バッファの駆動電流はパターンレイアウト設計時に決定されてしまうため、電子装置に後で付加される電子機器（たとえば、パソコンボード）の負荷に応じて最適に出力バッファの駆動電流を設定・変更することは困難であった。
【０００４】
近年では、パソコン等の電子機器においては、図２１に示されるようにＲＡＭカードやＲＯＭカード等の増設オプション１４を後から付加するシステムや、あるいは交流電源と電池等の直流電源との間で切り替えが可能な多電源対応型のシステムが多く用いられるようになってきた。このような増設オプションシステムにおいては、ＩＣ１１にコネクタ１３を用いて増設オプション１４を付加する時、増大する負荷容量を十分に駆動できるバスドライバ１２等を選定し、コネクタ１３とＩＣ１１との間に設けなければならず、装置の大型化およびコスト上昇をもたらしていた。すなわち、このようなシステムでは、バッファ設計時に後から追加される付加容量を想定してバッファ容量が設計されているが、後から追加される付加容量が設計値よりもオーバすると、供給電流の遅延時間が大きくなり誤動作が増加し、また、後からの追加がない場合でも交流電源と電池等の直流電源との間で切り替えを行う場合はシステムの電源電圧が変化しこの場合もまた誤動作が生じる等の弊害があった。
【０００５】
また、ＩＣ１１を多電源対応型にするために、バッファを高速動作型のシステムに合わせて駆動電流を予め高めに設定する場合は、低速動作型のシステムで用いる際には駆動電流が必要以上に高いため、電源変動が生じて誤動作等の問題を生じていた。逆にバッファを低速動作型のシステムに合わせて駆動電流を予め低めに設定しておく場合、高速動作型のシステムではバッファの遅延時間が大きくなり、システムが所望の動作速度で動作しなくなるという問題点があった。このように、バッファに接続される負荷容量が適切でない場合は、バッファの駆動電流を最適なものに変更する必要がある。
【０００６】
そのような、課題の解決例として、特開平６−３１１０１６号公報に提案されている方法がある。この方法は図２２に示すように、ＣＰＵからの端子１５にパラレルに接続されたバッファ（１）〜（ｎ）のうち少なくとも一つが導通するようにスイッチング回路１８を制御回路１９によって切り替えることによって、端子１６に接続された負荷に適切な負荷電流を供給するものである。
【０００７】
【発明が解決しようとする課題】
しかしながら、このように構成された出力バッファ回路によれば、バッファの駆動電流を制御回路からの信号により設定・変更することはできるが、システムで要求されるＩＣの動作速度を満たしかつ電源変動で誤動作が生じないように、システムの最大負荷容量と最小負荷容量とを考慮しつつ、スイッチングする出力バッファ回路の数と制御回路の構成とを設定しなければならない等の複雑な手続が出力バッファ回路の設計段階で必要となり、ＩＣの設計期間が長期化するという問題点がある。
【０００８】
また、一般に半導体基板上に構成されたバッファの遅延時間は、ＩＣへ供給される電源電圧変動やＩＣが使用される環境の温度変動によっても変化し、そのため、図２２に示す従来回路は、環境の温度変動によって遅延時間が変動し、従って、次段のＩＣへの信号入力タイミングにずれが生じ、システムの誤動作が生じる弊害があった。
【０００９】
さらに、図２２に示すバッファ回路では、複数の出力バッファ回路をＩＣ上に構成するためにＩＣ上に大きな面積を必要とするという問題点もある。
【００１０】
本発明は、かかる出力バッファ回路の問題点を解決するためになされたもので、設計時点で駆動電流調整機能付きバッファ回路をＩＣ内に組み込んでおき、電子機器の使用時にバッファの駆動電流を負荷の特性に対して適応的にかつ最適にまた自動的に設定することによって、負荷の容量が変更された場合、ＩＣの電源が多電源対応型の場合、または電源電圧や温度等が変化した場合でもそれらの影響を受けにくく、かつＩＣ上に占める面積の小さい出力バッファ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の駆動電流調整機能付きバッファ回路は、制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、前記バッファ回路の入出力信号間の位相を検出し、その位相差に相当する電圧を出力する負荷検知回路と、前記負荷検知回路からの出力電圧によって、前記バッファ回路の駆動電流を制御するための制御信号を発生し、前記バッファ回路へ供給する制御信号発生回路とから構成されており、前記負荷検知回路は、位相差検出部と計数回路とを含み、その位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、その前記計数回路は前記位相差検出部で検出されたパルスのパルス数をカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がＭＳＢを「０」→「１」に変化させる度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、制御信号発生回路は、バッファ回路の入出力間の遅延時間が長くなると、前記バッファ回路の駆動電流が増加するように制御し、入出力間の遅延時間が短くなると、前記バッファ回路の駆動電流が減少するようにバッファ回路を制御する。
【００１２】
さらに、本発明の駆動電流調整機能付きバッファ回路は、制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、前記バッファ回路の出力信号の立ち上がり波形もしくは立ち下がり波形から得られる複数ビットの論理信号を出力する負荷検知回路と、前記複数ビットの論理信号によって、前記バッファ回路の駆動電流を制御するための信号を発生し、前記バッファ回路へ供給する制御信号発生回路とから構成されており、前記負荷検知回路は、位相差検出部と計数回路とを含み、その位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、前記バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、その前記計数回路は前記位相差検出部で検出されたパルスのパルス数をカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ） が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がＭＳＢを「０」→「１」に変化させる度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、前記制御信号発生回路は、前記バッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発生し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御し、前記制御信号発生回路は、前記バッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御する。
【００１３】
さらに、本発明の駆動電流調整機能付きバッファ回路は、制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、前記バッファ回路の入力信号を一定時間遅延させた信号とバッファ回路の出力信号との位相差によってパルス信号を発生する負荷検知回路と、前記負荷検知回路の出力パルスによって、前記複数ビットの論理信号を出力する制御回路とから構成されており、前記制御回路は、バッファ回路の入力信号を一定時間遅延させた信号とバッファ回路の出力信号との位相差が大きくなると多くの論理ビットを発生しバッファ回路の駆動電流が増加するように制御し、位相差が小さくなると少ない論理ビットを発生しバッファ回路の駆動電流が減少するようにバッファ回路を制御すると共に、入力信号および出力信号と負荷検知回路との間に、イネーブル信号によって制御されるイネーブル回路を備え、前記イネーブル回路は、前記イネーブル信号が一方の論理信号（たとえば、論理値「１」）の場合は、入力信号および出力信号を負荷検知回路に入力させ、前記イネーブル信号が他方の論理信号（たとえば、論理値「０」）の場合は、前記入力信号および出力信号が前記負荷検知回路に入力させないように動作し、それによって前記負荷検知回路から信号が出力されず、制御回路の複数ビットの論理信号の値が固定されるために、バッファ回路の駆動電流が固定される。
【００１４】
さらに、本発明の駆動電流調整機能付きバッファ回路は、制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、前記バッファ回路の入力信号を一定の時間遅延させた信号と前記バッファ回路の出力信号間の位相を検出し、その位相差に相当するパルス信号を出力する負荷検知回路と、前記負荷検知回路のパルス信号を計数し、複数ビットの論理信号を出力する計数回路と、前記複数ビットの論理信号によって、前記バッファ回路の駆動電流を制御する制御信号を発生する駆動電流制御信号発生回路とから構成されており、前記計数回路は１つのカウンタと複数のフリップフロップとから構成され、バッファ回路の入出力信号間の位相差をディジタル的に前記カウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、前記駆動電流制御信号発生回路は、前記バッファ回路の入力信号を一定時間遅延させた信号と前記バッファ回路の出力信号との位相差が大きくなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、位相差が小さくなると少ない論理ビットを発生し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御する。
【００１５】
さらに、本発明の駆動電流調整機能付きバッファ回路は、前記負荷検知回路内に設けられた遅延素子および容量と抵抗から構成されるフィルタ回路を半導体集積回路の外部に配置するように構成される。
【００１６】
【作用】
本発明においては、バッファ回路は制御信号によって制御され負荷に最適な駆動電流を供給し、負荷検知回路はバッファ回路の入出力信号間の位相を検出し、その位相差に相当する電圧を出力し、制御信号発生回路は負荷検知回路からの出力電圧によって、バッファ回路の駆動電流を制御するための制御信号を発生して、バッファ回路の遅延時間が長くなると、バッファ回路の駆動電流を増加させ、遅延時間が短くなると、バッファ回路の駆動電流を減少させるようにバッファ回路を制御する。そして、駆動電流調整機能付きバッファ回路の負荷検知回路中に位相差検出部と計数回路とを含み、位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、計数回路は位相差検出部で検出されたパルスのパルス幅をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力する。
【００１７】
さらに、本発明においては、バッファ回路は制御信号によって制御され負荷に最適な駆動電流を供給し、負荷検知回路はバッファ回路の出力信号の立ち上がり波形もしくは立ち下がり波形から得られる複数ビットの論理信号を出力し、制御信号発生回路は、複数ビットの論理信号によって、バッファ回路の駆動電流を制御するための信号を発生しバッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生しバッファ回路の駆動電流を増加させ、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発生しバッファ回路の駆動電流を減少させるようにバッファ回路を制御する。そして、駆動電流調整機能付きバッファ回路の負荷検知回路中に位相差検出部と計数回路とを含み、位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、計数回路は位相差検出部で検出されたパルスのパルス幅をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力する。
【００１８】
さらに、本発明においては、入力信号および出力信号と負荷検知回路との間にイネーブル信号によって制御されるイネーブル回路を備え、そのイネーブル回路は、イネーブル信号が一方の論理信号（たとえば、論理値「１」）の場合は、前記入力信号および出力信号を前記負荷検知回路に入力させ、前記イネーブル信号が他方の論理信号（たとえば、論理値「０」）の場合は、前記入力信号および出力信号が前記負荷検知回路に入力させないように動作する。それによって、イネーブル信号が他方の論理信号（たとえば、論理値「０」）の場合は、前記負荷検知回路から信号が出力されず、制御回路の複数ビットの論理信号の値が固定されるために、バッファ回路の駆動電流が固定される。
【００１９】
さらに、本発明においては、１つのカウンタと複数のフリップフロップとから構成された計数回路は、バッファ回路の入出力信号間の位相差をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値が「０」→「１」に変化する度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」を出力する。
【００２０】
さらに、負荷検知回路内に設けられた遅延素子および容量と抵抗から構成されるフィルタ回路を半導体集積回路の外部に配置することによって、温度変化の影響を小さくすることができる。
【００２１】
【実施例】
（実施例１）
以下、本発明の一実施例について図１を用いて説明する。図１は本発明の第１の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。この回路においては、図示されていない電子機器の内部回路から送出された信号が入力する入力端子１５と外部回路の負荷に電力を供給する出力端子１６との間に、バッファ回路２０５が接続されている。バッファ回路２０５は、ＩＣの内部に設けられた負荷検知回路２０６と駆動電流制御信号発生回路２０８によって制御される。この負荷検知回路２０６と駆動電流制御信号発生回路２０８から構成される制御回路は、負荷検知回路２０６において、信号２０１と信号２０２を入力とし、信号２０１と信号２０２との位相差をアナログ量として電圧に変換し信号２０７として出力し、駆動電流制御信号発生回路２０８において、信号２０７を入力とし、その信号に応じた駆動電流調整信号２０３と信号２０４を出力バッファ２０５へ伝搬するように構成される。
【００２２】
以下、詳細に個々の回路の動作について説明する。図２はバッファ回路２０５の構成の一例を示す。バッファ回路２０５はＣＭＯＳインバータであるプリドライバ２０９とＰチャネルトランジスタ２１０、２１１、Ｎチャネルトランジスタ２１２、２１３で構成される。プリドライバ２０９は入力信号２０１の信号を反転させてＰチャネルトランジスタ２１１およびＮチャネルトランジスタ２１２のゲートへ伝搬させるものである。Ｐチャネルトランジスタ２１１とＮチャネルトランジスタ２１２はプリドライバ２０９からの出力信号２０２を出力するためのものである。Ｐチャネルトランジスタ２１０とＮチャネルトランジスタ２１３はそれぞれＰチャネルトランジスタ２１１とＮチャネルトランジスタ２１２から出力される電流を制御するためのトランジスタである。本回路の構成によれば、Ｐチャネルトランジスタ２１０及びＮチャネルトランジスタ２１３のソース・ドレイン間を流れる電流量を信号２０３及び２０４の電圧により制御することができ、信号２０２が供給される負荷への駆動電流を変化させることができる。
【００２３】
図３は、負荷検知回路２０６の構成の一例を示す図である。図３において、負荷検知回路２０６には、信号２０１と信号２０２とが入力する。信号２０１は遅延素子２１４によってほぼバッファ回路２０５の遅延量に等しい時間遅延され信号２５４が供給される。位相比較器２１５は、信号２０２と信号２５４との位相差に等しい幅のパルスを信号２１６もしくは信号２１７として出力する。チャージポンプ回路２１８は、信号２１６もしくは信号２１７のパルス信号に応じて電圧信号２０７を供給する。容量２１９と抵抗２２０からなるフィルタは、信号２０７を充放電する際の信号波形のリンギングを防ぐ働きをする。
【００２４】
この第１の実施例の構成によれば、図１の信号２０２が印加される負荷によって生じる信号２０１から信号２０２までのバッファ回路２０５中の信号の遅延時間が、遅延素子２１４の遅延時間より長い場合は、両者の差に等しい幅のパルス信号２１６が出力される。これによって、チャージポンプ回路２１８は、信号２５４から信号２０２までの遅延時間分に相当して信号２０７を昇圧する。一方、信号２０１から信号２０２までのバッファ回路２０５中の遅延時間が、遅延素子２１４の遅延時間より短い場合は、両者の差に等しい幅のパルス信号２１７が出力される。これによって、チャージポンプ回路２１８は、信号２０７の電圧を信号２０２から信号２５４までの遅延時間分に相当する電圧だけ降圧する。すなわち、負荷検知回路２０６は、信号２０１から信号２０２までのバッファ回路２０５による遅延時間を電圧に変換し信号２０７として出力する働きをする。
【００２５】
次に、負荷検知回路２０６の回路中の位相比較器２１５についてさらに詳細に説明する。図４は位相比較器２１５の一例を示す図である。位相比較器２１５においては、信号２５４と信号２０２の位相を比較し、信号２０２の位相が信号２５４の位相より遅れている場合、位相差に比例したパルス幅の信号を信号２１６として出力する。また、信号２０２の位相が信号２５４の位相より進んでいる場合、その位相差に比例したパルス幅の信号を信号２１７として出力する。
【００２６】
図５は、図３中のチャージポンプ回路２１８の一例を示す図である。チャージポンプ回路２１８においては、信号２１６はドライバ２４３を介してＰチャネルトランジスタ２４５のゲートに入力される。一方、信号２１７はＣＭＯＳインバータ２４４を介してＮチャネルトランジスタ２４６のゲートに入力される。本回路の構成によれば、パルス信号２１６が入力する場合、パルス信号の幅に比例する電荷がＰチャネルトランジスタ２４５により信号２０７に供給され信号２０７の電圧を上昇させる。一方、パルス信号２１７が入力する場合、パルス信号２０７の幅に比例する電荷がＮチャネルトランジスタ２４６を介して放電され、信号２０７の電圧を降下させる。以上のように、チャージポンプ回路２１８においては、パルス信号２１６あるいはパルス信号２１７の幅によって信号２０７の電圧が決定される。
【００２７】
図６は、図１中の駆動電流制御信号発生回路２０８の一例を示す図である。本回路はＰチャネルトランジスタ２２２、２２５とＮチャネルトランジスタ２２３、２２４、２２６によってカレントミラー型の回路を構成している。信号２０７はＮチャネルトランジスタ２２３のゲートに印加されており、信号２０７の電圧が上がるとＮチャネルトランジスタ２２３のソース・ドレイン間を流れる電流が増加し、信号２０３の電圧が下がる。さらに、信号２０３はＰチャネルトランジスタ２２５のゲートに印加されているので信号２０３の電圧が下がるとＰチャネルトランジスタ２２５のソース・ドレイン間を流れる電流が増加し、信号２０４の電圧が上がる。逆に信号２０７の電圧が下がると逆の動作となり、信号２０３の電圧は上がり、信号２０４の電圧は下がる。
【００２８】
以上、図１〜図５を用いて説明したような回路の構成によって、端子１６における負荷量が大きく、バッファ回路２０５の遅延時間が遅延素子２１４の遅延時間より長い場合、負荷検知回路２０６により信号２０７の電圧が上がり、駆動電流制御信号発生回路２０８によって信号２０３の電圧は下がり、信号２０４の電圧は上がることによって、結果としてバッファ回路２０５の端子１６に接続されている負荷へ供給される駆動電流が増加する。
【００２９】
また、端子１６における負荷量が小さく、バッファ回路２０５の遅延時間が遅延素子２１４の遅延時間より短い場合、負荷検知回路２０６により信号２０７の電圧が下がり、駆動電流制御信号発生回路２０８によって信号２０３の電圧は上がり、信号２０４の電圧は下がることによって、結果としてバッファ回路２０５の端子１６に接続されている負荷に供給される駆動電流を減少させる。この図１の系は最終的に信号２０１から信号２０２までのバッファ回路２０５による遅延時間が、遅延素子２１４の遅延時間と常に等しくなるようにフィードバックが行われ、バッファ回路の駆動電流が調整される。
【００３０】
（実施例２）
図７は、本発明の第２の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。この回路は、図示されていない電子機器の内部回路から送出された信号が入力する入力端子１５と外部回路の負荷に電力を供給する出力端子１６との間に、バッファ回路２０５が接続されている。この駆動電流調整機能付きバッファ回路は、信号２０２を入力とし、信号２０２の立ち上がり時間もしくは立ち下がり時間をｎビットのディジタル量に変換し信号２２９として出力する負荷検知回路２２７と、信号２２９を入力としその信号に応じた駆動電流制御信号を信号２０３と信号２０４として出力する駆動電流制御信号発生回路２２８をＩＣ内部に備えている。第２の実施例のバッファ回路２０５は第１の実施例におけるバッファ回路２０５と同一の構成であり、同一の動作を行うものである。従って、詳細な説明は省略する。
【００３１】
図８は、第２の実施例の負荷検知回路２２７の構成の一例を示す図である。この負荷検知回路２２７においては、信号２０２は動作点（閾値）の異なる２種類のＣＭＯＳインバータ２３０とＣＭＯＳインバータ２３１に入力される。ＣＭＯＳインバータ２３０とＣＭＯＳインバータ２３１はそれぞれの同一の特性のインバータが直列の２段構成になっている。ＣＭＯＳインバータ２３０及び２３１の出力信号はＸＯＲ論理ゲート２３２に入力される。ＸＯＲ論理ゲート２３２の出力は、ある一定幅以上のパルスのみ次段に伝達するフィルタ回路２３３に入力され、その出力パルス数が計数回路２３４によって計数されカウント数によって出力論理を決定し保持するするように構成される。
【００３２】
負荷検知回路２２７における負荷の大きさの検出原理は以下の通りである。図９は、図７の負荷検出回路２２７における負荷の大小を検出する原理を説明するタイミングチャートである。図９の（ａ）は信号２０２の信号波形の立ち上がりもしくは立ち下がりの変化を示す。この信号２０２の電圧波形が閾値の高いＣＭＯＳインバータ２３０と閾値の低いＣＭＯＳインバータ２３１に入力すると、信号２０２の立ち上がり時には、信号２０２の電圧が「Ｌ」のレベルに到達すると、まずＣＭＯＳインバータ２３１が信号２０２の電圧を検出し、図９の（ｂ）のような電圧を発生し信号２５２として出力する。次に、信号２０２の電圧がさらに上昇し「Ｈ」のレベルになると、今度はＣＭＯＳインバータ２３０が信号２０２の電圧を検出し、図９の（ｃ）のような電圧を発生し信号２５３として出力する。この図９の（ｂ）および（ｃ）の電圧をＸＯＲ論理ゲート２３２に入力すると、ＣＭＯＳインバータ２３０の出力とＣＭＯＳインバータ２３１の出力との位相差に相当する図９の（ｄ）のようなパルス電圧が信号２３５として出力される。信号２０２の電圧が下降する場合も図９に図示されるが、動作は同様であるのでその説明を省略する。このパルスは信号２０２の電圧が変化する毎に、すなわち、負荷の電流が変化する毎に発生する。
【００３３】
図８中のフィルタ２３３と計数回路２３４は、ＸＯＲ論理ゲート２３２の出力パルス数を検出する回路である。図１０は、フィルタ回路２３３の一例を示す図である。フィルタ回路２３３においては、信号２３５が一端が接地された容量２３８と抵抗２３７との直列回路に印加され、およびＣＭＯＳインバータ２３９、２４０が直列に２段接続された回路に印加されている。このフィルタ回路２３３は、ＣＭＯＳインバータ２３９の閾値を調節しておくことによって、信号２３５に入力されたパルス信号のパルス幅が一定値以上のときのみ信号２３５をパルス信号２３６として伝達し、それ以下のパルス幅の時はパルス信号２３５を伝達しないように構成される回路である。
【００３４】
図１１は、図８中の計数回路２３４の一例を示す図である。この計数回路２３４においては、パルス信号２３６がカウンタ２５０に入力され、そのカウンタ２５０の最上位ビット（ＭＳＢ）出力であるパルスをクロック入力とするｎ個のフリップフロップ２５１によって構成される。本構成によってパルス信号２３６のパルス数に従ってＱ１〜Ｑｎにｎビットの信号２２９が出力される。
【００３５】
図１２は、信号２３６のパルスをカウントしＱ１〜Ｑｎの信号２２９を出力する信号の論理関係を示す図である。図１２において、ｍはパルス信号２３６のパルス数を示し、Ｔｈ（１）はカウンタ２５０にあらかじめ定められたカウンタ２５０の最上位ビット（ＭＳＢ）に論理値「１」が現れるまでのパルス数、Ｔｈ（２）はフリップフロップ２５１−１の出力に論理値「１」が現れるまでのパルス数、同様にＴｈ（ｎ−１）はフリップフロップ２５１−ｎの出力に論理値「１」が現れるまでのパルス数である。例えば、Ｔｈ（１）を４、Ｔｈ（２）を８、Ｔｈ（３）を１２・・・・とすると、信号２３６のパルス数ｍが４の時にカウンタ２５０のＭＳＢ端子に論理値「１」が現れ、このためにフリップフロップ２５１−１のＱ１に論理値「１」が現れ、次に、ｍが８（Ｔｈ（２））になると、カウンタ２５０のＭＳＢ端子にさらに２回目の論理値「１」が現れ、このために、フリップフロップ２５１−２のＱ２に論理値「１」が現れ、さらに、ｍが１２（Ｔｈ（３））になると、カウンタ２５０のＭＳＢ端子にさらに３回目の論理値「１」が現れ、このために、フリップフロップ２５１−３のＱ３に論理値「１」が現れる。このようにして、信号２３６のパルス数ｍが増加していくと、フリップフロップ２５１のＱ１〜Ｑｎ端子に論理値「１」が次々に現れるようになる。
【００３６】
図１３は、図７中の駆動電流制御信号発生回路２２８の一例を示す図である。駆動電流制御信号発生回路２２８においては、負荷検知回路２２７で発生されたｎビットのパラレル信号が入力され、それぞれのｎ個のＰチャネルトランジスタ２３９のゲートに入力する。このｎ個のＰチャネルトランジスタ２３９とＮチャネルトランジスタ２４０の回路は、Ｐチャネルトランジスタ２４１とＮチャネルトランジスタ２４２の回路との間でカレントミラー回路を構成している。駆動電流制御信号発生回路２２８においては、信号２２９のｎビットに論理値「０」が多い間は、ＯＮ状態になるＰチャネルトランジスタ２３９の個数が多く、Ｐチャネルトランジスタ２３９のソース・ドレイン間を流れる電流の合計が増加することによって信号２０３の電圧が上昇する。さらに信号２０３がＰチャネルトランジスタ２４１のゲートに印加されているので、Ｐチャネルトランジスタ２４１のソース・ドレイン間を流れる電流が減少し信号２０４の電圧が下降する。逆に、信号２２９のｎビットにの論理値「１」が多くなると逆の動作によって信号２０３の電圧は下がり、信号２０４の電圧は上がる。
【００３７】
この第２の実施例でも第１の実施例と同様に負荷検知回路２２７の出力信号は駆動電流制御信号発生回路２２８を介してバッファ回路２０５にフィードバックされ、駆動電流を自動的に調整する機構になっているため、パルス信号２３６のパルス数が大きくなるとそれに従ってバッファ回路２０５の駆動電流も大きくなる。駆動電流が大きくなると、遅延が少なくなり、従ってパルス幅が狭くなる。そのために、信号２３５のパルスを所望の立ち上がり時間もしくは立ち下がり時間に対応したパルス幅以下の幅のパルス信号が伝達されないようにフィルタ回路２３３を設けることによって、信号２０２の立ち上がり時間もしくは立ち下がり時間が所定の値になる時点で信号２２９の論理値（出力）は一定の値に固定される。
【００３８】
以上、図７〜図１３を用いて説明した回路構成によって、出力端子１６に接続された負荷が大きく、バッファ回路２０５の出力信号の立ち上がり時間もしくは立ち下がり時間が所望の値よりも長い場合、負荷検知回路２２７によりｎビットの信号２２９に論理値「１」が増加し、駆動電流制御信号発生回路２２８によって信号２０３の電圧が下がり、信号２０４の電圧は上がることによりバッファ回路２０５の駆動電流が増加する。この動作は、バッファ回路２０５の出力信号の立ち上がり時間もしくは立ち下がり時間が所望の値になるまで、つまり信号２２９の論理が一定の値に固定されるまで、フィルタ回路２３３によって、連続的に行われ、バッファ回路２０５の駆動電流の自動的な調整が行われる。
【００３９】
（実施例３）
図１４は、本発明の第３の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。この回路は、図示されていない電子機器の内部回路から送出された信号が入力する入力端子１５と外部回路の負荷に電力を供給する出力端子１６との間に、バッファ回路２０５が接続されている。さらに、バッファ回路３０５の出力信号２０２と入力信号２０１の位相差に応じたパルスを信号２１６および信号２１７に出力する負荷検知回路３０３と、信号２１６および信号２１７によってバッファ回路３０５の駆動電流を制御する信号２２９を出力する制御回路３０４とを備えている。バッファ回路３０５は、駆動電流が同一である常時アクティブなバッファとトライステートバッファＴＳ１〜ＴＳｎを複数段備えている。
【００４０】
図１５は、図１４中の負荷検知回路３０３の回路例を示す図である。この負荷検知回路３０３は、入力端子１５に入力された信号２０１を一定時間だけ遅延させる遅延素子２１４と、遅延素子２１４を通り遅延された信号２５４と出力端子１６に出力された信号２０２の位相を比較する位相比較器２１５から構成される。この位相比較器２１５は図３の負荷検知回路中で用いた位相比較器２１５と同一の構成であり、同一の動作を行う。図１５の負荷検知回路は、図１４中の入力端子１５から入力された信号２０１を一定時間だけ遅延させた信号２５４を基準信号とした場合、信号２５４より信号２０２の位相が遅れている場合には信号２１６にパルスを出力し、信号２５４より信号２０２の位相が進んでいる場合には信号２１７にパルスを出力する。
【００４１】
また、図１６は負荷検知回路３０３の他に実施例を示す図である。図１６においては、信号２０１は遅延素子２１４に印加されると同時に、ＡＮＤ回路の共通入力点にも印加される。一方、遅延素子２１４の出力２５４は第１のＡＮＤ回路に直接およびインバータを介して第２のＡＮＤ回路に入力される。また、信号２０２は、第２のＡＮＤ回路に直接およびインバータを介して第１のＡＮＤ回路に入力される。その動作は図１６に示したのと同様に、信号２５４より信号２０２の位相が遅れている場合には信号２１６にパルスを出力し、信号２５４より信号２０２の位相が進んでいる場合には信号２１７にパルスを出力する。
【００４２】
図１７は、図１４の制御回路３０４の回路例を示す図である。制御回路３０４は、負荷検知回路３０３から与えられる信号２１６のパルスでシフトアップし、信号２１７のパルスでシフトダウンするｎビットのシフトレジスタであり、レジスタの内容は信号２２９より出力される。制御回路３０４より出力されるｎビットの信号２２９の状態に応じて、各トライステートバッファＴＳ１〜ＴＳｎをアクティブまたはディスエーブル状態に切り替える。アクティブにされるトライステートバッファの数を増やすことによって負荷へ供給される電流が増加する。
【００４３】
このような構成によって、この第３の実施例は次のように動作する。出力端子１６に接続される負荷３０９の負荷量が大きく、そのためバッファ回路３０５の出力信号２０２の遅延時間が遅延素子２１４からの信号の遅延時間より大きい場合、負荷検知回路３０３により信号２１６にパルスが出力され、制御回路３０４によってｎビットの信号２２９の論理値「１」が１つ増加して、バッファ回路３０５中のトライステートバッファＴＳ１〜ＴＳｎの中でアクティブ状態の素子が１素子増加することにより駆動電流を増加させる。
【００４４】
また、出力端子１６に接続される負荷３０９の負荷量が小さく、バッファ回路３０５の出力信号２０２の遅延時間が遅延素子２１４から出力される遅延時間より短い場合、負荷検知回路３０３により信号２１７にパルスが出力され、制御回路３０４によってｎビットの信号２２９の論理値「０」が１つ増加して、バッファ回路３０５の有するトライステートバッファＴＳ１〜ＴＳｎの中でアクティブ状態の素子が１素子減少することにより駆動電流を減少させる。そして、最終的に信号２０１から信号２０２までのバッファ回路３０５による信号の遅延時間が、遅延素子２１４の遅延時間と常に等しくなるようにバッファ回路３０５の駆動電流が調整される。
【００４５】
（実施例４）
図１８は、本発明の第４の実施例による駆動電流調整機能付きバッファ回路の構成例を示す図である。第３の実施例と異なる点は、信号２０１および信号２０２と負荷検知回路３０３との間にイネーブル回路３５２を備えている点である。第３の実施例においては、バッファ回路３０５の駆動電流は、設計時に設定された最小の駆動電流から最大の駆動電流まで、トライステートバッファ１個を単位として変化する。このため遅延素子２１４の遅延時間が、バッファ回路３０５の有するトライステートバッファがｓ個のアクティブ（ｓは０以上ｎ未満）の場合のバッファ回路３０５の遅延時間とｓ＋１個アクティブの場合のバッファ回路３０５の遅延時間との間に位置する場合、バッファ回路３０５は、動作中に駆動電流の増減が繰り返され、安定した駆動電流が得られない。また、バッファ回路３０５の遅延時間が遅延素子２１４の遅延時間と等しくなり駆動電流が安定している場合においても、信号２０２にノイズによるパルスが重畳した場合、このパルスにより負荷検知回路３０３が誤動作し駆動電流が一時的に変わることがあり、安定した駆動電流の出力を得られない。このような問題を解決するため、この実施例においては、イネーブル端子３５４に入力されたイネーブル信号３５３の論理により信号２０１および信号２０２が負荷検知回路３０３に送出しないように制御できるイネーブル回路３５２を設けた。
【００４６】
このイネーブル回路３５２は、イネーブル信号３５３が論理値「１」のときは信号２０１と信号２０２をそのままの状態で負荷検知回路３０３に与え、イネーブル信号３５３が論理値「０」のときは負荷検知回路３０３の入力に常時「０」を与える回路である。このような構成としたことによって、イネーブル信号３５３が論理値「１」のときは、この第４の実施例は第３の実施例と同一の動作をする。これに対し、イネーブル信号３５３が論理値「０」のときは負荷検知回路３０３に入力される信号は常時０となり、負荷検知回路３０３から信号２１６と信号２１７にパルス信号が出力されない。制御回路３０４は信号２１６および信号２１７よりパルス信号が入力されないので、出力信号２２９の論理値は一定の値に固定され、バッファ回路３０５の駆動電流は一定値に固定される。このことにより、イネーブル信号３５３を論理値「１」から「０」に変化させバッファ回路の駆動電流を固定し、ノイズに強く安定した駆動電流の出力を得ることができる。
【００４７】
（実施例５）
図１９は、本発明の第５の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。図７に示される第２の実施例と異なる点は、第２の実施例では負荷検知回路２２７は出力信号２０２の立ち上がり時間もしく立ち下がり時間をｎビットのディジタル量に変換し信号２２９に出力していたのに対し、この第５の実施例では負荷検知回路２２７を負荷検知回路３０３と計数回路２３４で構成し、入力信号２０１と出力信号２０２の位相差をｎビットのディジタル量に変換し信号２２９を出力するようにした点である。ここで、この実施例の負荷検知回路３０３は第３の実施例の負荷検知回路３０３と、計数回路２３４は図８の計数回路２３４と同一の構成であり、同一の動作を行う。
【００４８】
このような回路構成としたことで、第５の実施例は次のように動作する。出力端子１６に接続される負荷３０９の負荷量が大きく、バッファ回路３０５の出力信号２０２の遅延時間が遅延素子２１４の遅延時間より長い場合、負荷検知回路３０３により信号２１６にパルスが出力され、制御回路３０４によってｎビットの信号２２９に論理値「１」が増加し、駆動電流制御信号発生回路２２８によって信号２０３の電圧が下がり、信号２０４の電圧が上がることによりバッファ回路２０５の駆動電流が増加する。この動作は、バッファ回路３０５の出力信号２０２の遅延時間が遅延素子２１４の遅延時間より短くなり、最終的に信号２２９の論理出力が一定値に固定されるまで連続して行われ、バッファ回路２０５の駆動電流の自動的な調整が行われる。
【００４９】
（実施例６）
図２０は本発明の第６の実施例による駆動電流調整機能付きバッファ回路の構成例を示す図である。第１〜第５の実施例においては、出力バッファ回路の遅延時間や立ち上がり立ち下がり時間の基準となっているフィルタ回路および遅延素子はＩＣ内部に構成されていた。このため、ＩＣの温度や電源電圧が変動すると基準となるべき遅延素子の遅延時間もしくはフィルタに用いられるコンデンサの容量および抵抗の抵抗値も変動してしまう。この問題を解決するため、第６の実施例においては、フィルタ回路を温度変化の影響を受けないようにＩＣの外部に配置する。これによって、温度変化に対して安定な出力バッファ特性を得ることができる。
【００５０】
上述した実施例はいずれも一例であり、本発明を限定するものではない。例えば、実施例では出力バッファについてその特性を調整しているが、双方向に信号を入出力するバッファに対しても本発明を適用することができる。
【００５１】
【発明の効果】
以上説明したように、本発明の駆動電流調整機能付きバッファ回路によれば、バッファ回路は制御信号によって制御され負荷に最適な駆動電流を供給し、負荷検知回路はバッファ回路の入出力信号間の位相を検出し、その位相差に相当する電圧を出力し、制御信号発生回路は負荷検知回路からの出力電圧によって、バッファ回路の駆動電流を制御するための制御信号を発生して、バッファ回路の遅延時間が長くなると、バッファ回路の駆動電流を増加させ、遅延時間が短くなると、バッファ回路の駆動電流を減少させるようにバッファ回路を制御する。そして、駆動電流調整機能付きバッファ回路の負荷検知回路中に位相差検出部と計数回路とを含み、位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、計数回路は位相差検出部で検出されたパルスのパルス幅をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力する。これにより、適用するシステムに応じて最適な出力特性を得ることが可能であり、電子機器に対して増設オプション等の付加を行っても、自動的に負荷容量の変更に対して最適のバッファ駆動電流を適応的に得ることができる。
【００５２】
本発明においては、バッファ回路は制御信号によって制御され負荷に最適な駆動電流を供給し、負荷検知回路はバッファ回路の出力信号の立ち上がり波形もしくは立ち下がり波形から得られる複数ビットの論理信号を出力し、制御信号発生回路は、複数ビットの論理信号によって、バッファ回路の駆動電流を制御するための信号を発生しバッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生しバッファ回路の駆動電流を増加させ、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発生しバッファ回路の駆動電流を減少させるようにバッファ回路を制御する。そして、駆動電流調整機能付きバッファ回路の負荷検知回路中に位相差検出部と計数回路とを含み、位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、計数回路は位相差検出部で検出されたパルスのパルス幅をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力する。これにより、負荷容量の変更に適応的に最適のバッファ駆動電流を得ることができる。
【００５３】
さらに、本発明においては、イネーブル信号によって制御されるイネーブル回路を用いることによって、入力信号および出力信号を負荷検知回路に導きまたは阻止することによってバッファ回路の駆動電流を固定することも可能となる。
【００５４】
さらに、本発明においては、バッファ回路の入出力信号間の位相差をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に印加され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える毎に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」を出力することによって正確な位相検出が可能となる。
【００５５】
さらに、負荷検知回路内に設けられた遅延素子および容量と抵抗から構成されるフィルタ回路を半導体集積回路の外部に配置することによって、温度の変化の影響を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図２】本発明の第１実施例のバッファ回路の構成例を示す図である。
【図３】本発明の第１実施例の負荷検知回路の構成例を示す図である。
【図４】本発明の第１実施例の位相比較器の構成例を示す図である。
【図５】本発明の第１実施例のチャージポンプ回路の構成例を示す図である。
【図６】本発明の第１実施例の駆動電流制御信号発生回路の構成例を示す図である。
【図７】本発明の第２の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図８】本発明の第２実施例の負荷検知回路の構成例を示す図である。
【図９】本発明の第２実施例の負荷検知回路における負荷検出の原理を示す図である。
【図１０】本発明の第２実施例のフィルタ回路の構成例を示す図である。
【図１１】本発明の第２実施例の計数回路の構成例を示す図である。
【図１２】図１２中の計数回路の入力パルス数と出力ビット論理値「１」との関係を示す図である。
【図１３】本発明の第２実施例の駆動電流制御信号発生回路の構成例を示す図である。
【図１４】本発明の第３実施例の駆動電流調整機能付きバッファ回路の構成を示す図である。
【図１５】本発明の第３の実施例による負荷検知回路の構成を示す図である。
【図１６】本発明の第３実施例の負荷検知回路の第２回路例を示す図である。
【図１７】本発明の第３実施例の制御回路の回路例を示す図である。
【図１８】本発明の第４の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図１９】本発明の第５の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図２０】本発明の第６の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図２１】従来のバッファ駆動電流切替回路を用いた集積回路装置に複数の増設オプションを付加するする時の接続関係を示す図である。
【図２２】従来のバッファ駆動電流切替回路を示す図である。
【符号の説明】
１５ 入力端子
１６ 出力端子
２０５、３０５ バッファ回路
３０４ 制御回路
２０１〜２０４、２０７、２１６、２１７、２２１ 信号
２２９、２３５、２３６、２４９、２５２、２５３、２５４ 信号
３５３ イネーブル信号
２０６、２２７、３０３ 負荷検知回路
２０８、２２８ 駆動電流制御信号発生回路
２０９ プリドライバ
２１０、２１１、２２２、２２５ Ｐチャネルトランジスタ
２３９、２４１、２４５ Ｐチャネルトランジスタ
２１２、２１３、２２３、２２４、２２６ Ｎチャネルトランジスタ
２４０、２４２、２４６ Ｎチャネルトランジスタ
２１４ 遅延素子
２１５ 位相比較器
２１８ チャージポンプ回路
２１９、２３７ 抵抗
２２０、２３８ 容量
２３０、２３１、２３９、２４０、２４３ ＣＭＯＳインバータ
２３２ ＸＯＲ論理セル
２３３ フィルタ回路
２３４ 計数回路
２４４ ドライバ
２４７ 半導体集積回路（ＩＣ）
２４８ 外部に接続されるフィルタ回路もしくは遅延素子
２５０ カウンタ
２５１ Ｄフリップフロップ
３０９ 負荷回路
３５２ イネーブル回路
３５３ イネーブル端子
ＴＳ１，ＴＳ２，・・・，ＴＳｎ トライステートバッファ
【産業上の利用分野】
この発明は半導体集積回路に関するものであり、特に半導体集積回路（以下ＩＣ）からの信号の出力特性の改善を図る出力バッファ回路とその周辺回路の構成に関するものである。
【０００２】
【従来の技術】
一般に、ＩＣの出力部にはＩＣ出力である微弱な信号を、外部の負荷回路を駆動できるレベルにまで増幅するための出力バッファ回路が設けられている。出力バッファの駆動電流はトランジスタの寸法の大小により決定される。このために、従来はバッファの設計を行う際には、そのバッファに接続される外部負荷容量を予想し、その外部負荷に電流を供給可能なバッファ容量を得るために、トランジスタのパターンレイアウト設計時にそのトランジスタの寸法を一意的に決定していた。
【０００３】
最近の電子装置、たとえば、パソコン等の高速化や大規模化に伴い、かかるＩＣの出力バッファ回路にも、高速動作や駆動電流の増大が求められている。更に、電子機器へのＩＣの利用範囲が広がるにつれて、このバッファ回路はさまざまな負荷容量に対応することが要求されている。しかし、従来は、上述のように出力バッファの駆動電流はパターンレイアウト設計時に決定されてしまうため、電子装置に後で付加される電子機器（たとえば、パソコンボード）の負荷に応じて最適に出力バッファの駆動電流を設定・変更することは困難であった。
【０００４】
近年では、パソコン等の電子機器においては、図２１に示されるようにＲＡＭカードやＲＯＭカード等の増設オプション１４を後から付加するシステムや、あるいは交流電源と電池等の直流電源との間で切り替えが可能な多電源対応型のシステムが多く用いられるようになってきた。このような増設オプションシステムにおいては、ＩＣ１１にコネクタ１３を用いて増設オプション１４を付加する時、増大する負荷容量を十分に駆動できるバスドライバ１２等を選定し、コネクタ１３とＩＣ１１との間に設けなければならず、装置の大型化およびコスト上昇をもたらしていた。すなわち、このようなシステムでは、バッファ設計時に後から追加される付加容量を想定してバッファ容量が設計されているが、後から追加される付加容量が設計値よりもオーバすると、供給電流の遅延時間が大きくなり誤動作が増加し、また、後からの追加がない場合でも交流電源と電池等の直流電源との間で切り替えを行う場合はシステムの電源電圧が変化しこの場合もまた誤動作が生じる等の弊害があった。
【０００５】
また、ＩＣ１１を多電源対応型にするために、バッファを高速動作型のシステムに合わせて駆動電流を予め高めに設定する場合は、低速動作型のシステムで用いる際には駆動電流が必要以上に高いため、電源変動が生じて誤動作等の問題を生じていた。逆にバッファを低速動作型のシステムに合わせて駆動電流を予め低めに設定しておく場合、高速動作型のシステムではバッファの遅延時間が大きくなり、システムが所望の動作速度で動作しなくなるという問題点があった。このように、バッファに接続される負荷容量が適切でない場合は、バッファの駆動電流を最適なものに変更する必要がある。
【０００６】
そのような、課題の解決例として、特開平６−３１１０１６号公報に提案されている方法がある。この方法は図２２に示すように、ＣＰＵからの端子１５にパラレルに接続されたバッファ（１）〜（ｎ）のうち少なくとも一つが導通するようにスイッチング回路１８を制御回路１９によって切り替えることによって、端子１６に接続された負荷に適切な負荷電流を供給するものである。
【０００７】
【発明が解決しようとする課題】
しかしながら、このように構成された出力バッファ回路によれば、バッファの駆動電流を制御回路からの信号により設定・変更することはできるが、システムで要求されるＩＣの動作速度を満たしかつ電源変動で誤動作が生じないように、システムの最大負荷容量と最小負荷容量とを考慮しつつ、スイッチングする出力バッファ回路の数と制御回路の構成とを設定しなければならない等の複雑な手続が出力バッファ回路の設計段階で必要となり、ＩＣの設計期間が長期化するという問題点がある。
【０００８】
また、一般に半導体基板上に構成されたバッファの遅延時間は、ＩＣへ供給される電源電圧変動やＩＣが使用される環境の温度変動によっても変化し、そのため、図２２に示す従来回路は、環境の温度変動によって遅延時間が変動し、従って、次段のＩＣへの信号入力タイミングにずれが生じ、システムの誤動作が生じる弊害があった。
【０００９】
さらに、図２２に示すバッファ回路では、複数の出力バッファ回路をＩＣ上に構成するためにＩＣ上に大きな面積を必要とするという問題点もある。
【００１０】
本発明は、かかる出力バッファ回路の問題点を解決するためになされたもので、設計時点で駆動電流調整機能付きバッファ回路をＩＣ内に組み込んでおき、電子機器の使用時にバッファの駆動電流を負荷の特性に対して適応的にかつ最適にまた自動的に設定することによって、負荷の容量が変更された場合、ＩＣの電源が多電源対応型の場合、または電源電圧や温度等が変化した場合でもそれらの影響を受けにくく、かつＩＣ上に占める面積の小さい出力バッファ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の駆動電流調整機能付きバッファ回路は、制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、前記バッファ回路の入出力信号間の位相を検出し、その位相差に相当する電圧を出力する負荷検知回路と、前記負荷検知回路からの出力電圧によって、前記バッファ回路の駆動電流を制御するための制御信号を発生し、前記バッファ回路へ供給する制御信号発生回路とから構成されており、前記負荷検知回路は、位相差検出部と計数回路とを含み、その位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、その前記計数回路は前記位相差検出部で検出されたパルスのパルス数をカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がＭＳＢを「０」→「１」に変化させる度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、制御信号発生回路は、バッファ回路の入出力間の遅延時間が長くなると、前記バッファ回路の駆動電流が増加するように制御し、入出力間の遅延時間が短くなると、前記バッファ回路の駆動電流が減少するようにバッファ回路を制御する。
【００１２】
さらに、本発明の駆動電流調整機能付きバッファ回路は、制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、前記バッファ回路の出力信号の立ち上がり波形もしくは立ち下がり波形から得られる複数ビットの論理信号を出力する負荷検知回路と、前記複数ビットの論理信号によって、前記バッファ回路の駆動電流を制御するための信号を発生し、前記バッファ回路へ供給する制御信号発生回路とから構成されており、前記負荷検知回路は、位相差検出部と計数回路とを含み、その位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、前記バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、その前記計数回路は前記位相差検出部で検出されたパルスのパルス数をカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ） が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がＭＳＢを「０」→「１」に変化させる度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、前記制御信号発生回路は、前記バッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発生し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御し、前記制御信号発生回路は、前記バッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御する。
【００１３】
さらに、本発明の駆動電流調整機能付きバッファ回路は、制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、前記バッファ回路の入力信号を一定時間遅延させた信号とバッファ回路の出力信号との位相差によってパルス信号を発生する負荷検知回路と、前記負荷検知回路の出力パルスによって、前記複数ビットの論理信号を出力する制御回路とから構成されており、前記制御回路は、バッファ回路の入力信号を一定時間遅延させた信号とバッファ回路の出力信号との位相差が大きくなると多くの論理ビットを発生しバッファ回路の駆動電流が増加するように制御し、位相差が小さくなると少ない論理ビットを発生しバッファ回路の駆動電流が減少するようにバッファ回路を制御すると共に、入力信号および出力信号と負荷検知回路との間に、イネーブル信号によって制御されるイネーブル回路を備え、前記イネーブル回路は、前記イネーブル信号が一方の論理信号（たとえば、論理値「１」）の場合は、入力信号および出力信号を負荷検知回路に入力させ、前記イネーブル信号が他方の論理信号（たとえば、論理値「０」）の場合は、前記入力信号および出力信号が前記負荷検知回路に入力させないように動作し、それによって前記負荷検知回路から信号が出力されず、制御回路の複数ビットの論理信号の値が固定されるために、バッファ回路の駆動電流が固定される。
【００１４】
さらに、本発明の駆動電流調整機能付きバッファ回路は、制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、前記バッファ回路の入力信号を一定の時間遅延させた信号と前記バッファ回路の出力信号間の位相を検出し、その位相差に相当するパルス信号を出力する負荷検知回路と、前記負荷検知回路のパルス信号を計数し、複数ビットの論理信号を出力する計数回路と、前記複数ビットの論理信号によって、前記バッファ回路の駆動電流を制御する制御信号を発生する駆動電流制御信号発生回路とから構成されており、前記計数回路は１つのカウンタと複数のフリップフロップとから構成され、バッファ回路の入出力信号間の位相差をディジタル的に前記カウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、前記駆動電流制御信号発生回路は、前記バッファ回路の入力信号を一定時間遅延させた信号と前記バッファ回路の出力信号との位相差が大きくなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、位相差が小さくなると少ない論理ビットを発生し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御する。
【００１５】
さらに、本発明の駆動電流調整機能付きバッファ回路は、前記負荷検知回路内に設けられた遅延素子および容量と抵抗から構成されるフィルタ回路を半導体集積回路の外部に配置するように構成される。
【００１６】
【作用】
本発明においては、バッファ回路は制御信号によって制御され負荷に最適な駆動電流を供給し、負荷検知回路はバッファ回路の入出力信号間の位相を検出し、その位相差に相当する電圧を出力し、制御信号発生回路は負荷検知回路からの出力電圧によって、バッファ回路の駆動電流を制御するための制御信号を発生して、バッファ回路の遅延時間が長くなると、バッファ回路の駆動電流を増加させ、遅延時間が短くなると、バッファ回路の駆動電流を減少させるようにバッファ回路を制御する。そして、駆動電流調整機能付きバッファ回路の負荷検知回路中に位相差検出部と計数回路とを含み、位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、計数回路は位相差検出部で検出されたパルスのパルス幅をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力する。
【００１７】
さらに、本発明においては、バッファ回路は制御信号によって制御され負荷に最適な駆動電流を供給し、負荷検知回路はバッファ回路の出力信号の立ち上がり波形もしくは立ち下がり波形から得られる複数ビットの論理信号を出力し、制御信号発生回路は、複数ビットの論理信号によって、バッファ回路の駆動電流を制御するための信号を発生しバッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生しバッファ回路の駆動電流を増加させ、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発生しバッファ回路の駆動電流を減少させるようにバッファ回路を制御する。そして、駆動電流調整機能付きバッファ回路の負荷検知回路中に位相差検出部と計数回路とを含み、位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、計数回路は位相差検出部で検出されたパルスのパルス幅をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力する。
【００１８】
さらに、本発明においては、入力信号および出力信号と負荷検知回路との間にイネーブル信号によって制御されるイネーブル回路を備え、そのイネーブル回路は、イネーブル信号が一方の論理信号（たとえば、論理値「１」）の場合は、前記入力信号および出力信号を前記負荷検知回路に入力させ、前記イネーブル信号が他方の論理信号（たとえば、論理値「０」）の場合は、前記入力信号および出力信号が前記負荷検知回路に入力させないように動作する。それによって、イネーブル信号が他方の論理信号（たとえば、論理値「０」）の場合は、前記負荷検知回路から信号が出力されず、制御回路の複数ビットの論理信号の値が固定されるために、バッファ回路の駆動電流が固定される。
【００１９】
さらに、本発明においては、１つのカウンタと複数のフリップフロップとから構成された計数回路は、バッファ回路の入出力信号間の位相差をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値が「０」→「１」に変化する度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」を出力する。
【００２０】
さらに、負荷検知回路内に設けられた遅延素子および容量と抵抗から構成されるフィルタ回路を半導体集積回路の外部に配置することによって、温度変化の影響を小さくすることができる。
【００２１】
【実施例】
（実施例１）
以下、本発明の一実施例について図１を用いて説明する。図１は本発明の第１の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。この回路においては、図示されていない電子機器の内部回路から送出された信号が入力する入力端子１５と外部回路の負荷に電力を供給する出力端子１６との間に、バッファ回路２０５が接続されている。バッファ回路２０５は、ＩＣの内部に設けられた負荷検知回路２０６と駆動電流制御信号発生回路２０８によって制御される。この負荷検知回路２０６と駆動電流制御信号発生回路２０８から構成される制御回路は、負荷検知回路２０６において、信号２０１と信号２０２を入力とし、信号２０１と信号２０２との位相差をアナログ量として電圧に変換し信号２０７として出力し、駆動電流制御信号発生回路２０８において、信号２０７を入力とし、その信号に応じた駆動電流調整信号２０３と信号２０４を出力バッファ２０５へ伝搬するように構成される。
【００２２】
以下、詳細に個々の回路の動作について説明する。図２はバッファ回路２０５の構成の一例を示す。バッファ回路２０５はＣＭＯＳインバータであるプリドライバ２０９とＰチャネルトランジスタ２１０、２１１、Ｎチャネルトランジスタ２１２、２１３で構成される。プリドライバ２０９は入力信号２０１の信号を反転させてＰチャネルトランジスタ２１１およびＮチャネルトランジスタ２１２のゲートへ伝搬させるものである。Ｐチャネルトランジスタ２１１とＮチャネルトランジスタ２１２はプリドライバ２０９からの出力信号２０２を出力するためのものである。Ｐチャネルトランジスタ２１０とＮチャネルトランジスタ２１３はそれぞれＰチャネルトランジスタ２１１とＮチャネルトランジスタ２１２から出力される電流を制御するためのトランジスタである。本回路の構成によれば、Ｐチャネルトランジスタ２１０及びＮチャネルトランジスタ２１３のソース・ドレイン間を流れる電流量を信号２０３及び２０４の電圧により制御することができ、信号２０２が供給される負荷への駆動電流を変化させることができる。
【００２３】
図３は、負荷検知回路２０６の構成の一例を示す図である。図３において、負荷検知回路２０６には、信号２０１と信号２０２とが入力する。信号２０１は遅延素子２１４によってほぼバッファ回路２０５の遅延量に等しい時間遅延され信号２５４が供給される。位相比較器２１５は、信号２０２と信号２５４との位相差に等しい幅のパルスを信号２１６もしくは信号２１７として出力する。チャージポンプ回路２１８は、信号２１６もしくは信号２１７のパルス信号に応じて電圧信号２０７を供給する。容量２１９と抵抗２２０からなるフィルタは、信号２０７を充放電する際の信号波形のリンギングを防ぐ働きをする。
【００２４】
この第１の実施例の構成によれば、図１の信号２０２が印加される負荷によって生じる信号２０１から信号２０２までのバッファ回路２０５中の信号の遅延時間が、遅延素子２１４の遅延時間より長い場合は、両者の差に等しい幅のパルス信号２１６が出力される。これによって、チャージポンプ回路２１８は、信号２５４から信号２０２までの遅延時間分に相当して信号２０７を昇圧する。一方、信号２０１から信号２０２までのバッファ回路２０５中の遅延時間が、遅延素子２１４の遅延時間より短い場合は、両者の差に等しい幅のパルス信号２１７が出力される。これによって、チャージポンプ回路２１８は、信号２０７の電圧を信号２０２から信号２５４までの遅延時間分に相当する電圧だけ降圧する。すなわち、負荷検知回路２０６は、信号２０１から信号２０２までのバッファ回路２０５による遅延時間を電圧に変換し信号２０７として出力する働きをする。
【００２５】
次に、負荷検知回路２０６の回路中の位相比較器２１５についてさらに詳細に説明する。図４は位相比較器２１５の一例を示す図である。位相比較器２１５においては、信号２５４と信号２０２の位相を比較し、信号２０２の位相が信号２５４の位相より遅れている場合、位相差に比例したパルス幅の信号を信号２１６として出力する。また、信号２０２の位相が信号２５４の位相より進んでいる場合、その位相差に比例したパルス幅の信号を信号２１７として出力する。
【００２６】
図５は、図３中のチャージポンプ回路２１８の一例を示す図である。チャージポンプ回路２１８においては、信号２１６はドライバ２４３を介してＰチャネルトランジスタ２４５のゲートに入力される。一方、信号２１７はＣＭＯＳインバータ２４４を介してＮチャネルトランジスタ２４６のゲートに入力される。本回路の構成によれば、パルス信号２１６が入力する場合、パルス信号の幅に比例する電荷がＰチャネルトランジスタ２４５により信号２０７に供給され信号２０７の電圧を上昇させる。一方、パルス信号２１７が入力する場合、パルス信号２０７の幅に比例する電荷がＮチャネルトランジスタ２４６を介して放電され、信号２０７の電圧を降下させる。以上のように、チャージポンプ回路２１８においては、パルス信号２１６あるいはパルス信号２１７の幅によって信号２０７の電圧が決定される。
【００２７】
図６は、図１中の駆動電流制御信号発生回路２０８の一例を示す図である。本回路はＰチャネルトランジスタ２２２、２２５とＮチャネルトランジスタ２２３、２２４、２２６によってカレントミラー型の回路を構成している。信号２０７はＮチャネルトランジスタ２２３のゲートに印加されており、信号２０７の電圧が上がるとＮチャネルトランジスタ２２３のソース・ドレイン間を流れる電流が増加し、信号２０３の電圧が下がる。さらに、信号２０３はＰチャネルトランジスタ２２５のゲートに印加されているので信号２０３の電圧が下がるとＰチャネルトランジスタ２２５のソース・ドレイン間を流れる電流が増加し、信号２０４の電圧が上がる。逆に信号２０７の電圧が下がると逆の動作となり、信号２０３の電圧は上がり、信号２０４の電圧は下がる。
【００２８】
以上、図１〜図５を用いて説明したような回路の構成によって、端子１６における負荷量が大きく、バッファ回路２０５の遅延時間が遅延素子２１４の遅延時間より長い場合、負荷検知回路２０６により信号２０７の電圧が上がり、駆動電流制御信号発生回路２０８によって信号２０３の電圧は下がり、信号２０４の電圧は上がることによって、結果としてバッファ回路２０５の端子１６に接続されている負荷へ供給される駆動電流が増加する。
【００２９】
また、端子１６における負荷量が小さく、バッファ回路２０５の遅延時間が遅延素子２１４の遅延時間より短い場合、負荷検知回路２０６により信号２０７の電圧が下がり、駆動電流制御信号発生回路２０８によって信号２０３の電圧は上がり、信号２０４の電圧は下がることによって、結果としてバッファ回路２０５の端子１６に接続されている負荷に供給される駆動電流を減少させる。この図１の系は最終的に信号２０１から信号２０２までのバッファ回路２０５による遅延時間が、遅延素子２１４の遅延時間と常に等しくなるようにフィードバックが行われ、バッファ回路の駆動電流が調整される。
【００３０】
（実施例２）
図７は、本発明の第２の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。この回路は、図示されていない電子機器の内部回路から送出された信号が入力する入力端子１５と外部回路の負荷に電力を供給する出力端子１６との間に、バッファ回路２０５が接続されている。この駆動電流調整機能付きバッファ回路は、信号２０２を入力とし、信号２０２の立ち上がり時間もしくは立ち下がり時間をｎビットのディジタル量に変換し信号２２９として出力する負荷検知回路２２７と、信号２２９を入力としその信号に応じた駆動電流制御信号を信号２０３と信号２０４として出力する駆動電流制御信号発生回路２２８をＩＣ内部に備えている。第２の実施例のバッファ回路２０５は第１の実施例におけるバッファ回路２０５と同一の構成であり、同一の動作を行うものである。従って、詳細な説明は省略する。
【００３１】
図８は、第２の実施例の負荷検知回路２２７の構成の一例を示す図である。この負荷検知回路２２７においては、信号２０２は動作点（閾値）の異なる２種類のＣＭＯＳインバータ２３０とＣＭＯＳインバータ２３１に入力される。ＣＭＯＳインバータ２３０とＣＭＯＳインバータ２３１はそれぞれの同一の特性のインバータが直列の２段構成になっている。ＣＭＯＳインバータ２３０及び２３１の出力信号はＸＯＲ論理ゲート２３２に入力される。ＸＯＲ論理ゲート２３２の出力は、ある一定幅以上のパルスのみ次段に伝達するフィルタ回路２３３に入力され、その出力パルス数が計数回路２３４によって計数されカウント数によって出力論理を決定し保持するするように構成される。
【００３２】
負荷検知回路２２７における負荷の大きさの検出原理は以下の通りである。図９は、図７の負荷検出回路２２７における負荷の大小を検出する原理を説明するタイミングチャートである。図９の（ａ）は信号２０２の信号波形の立ち上がりもしくは立ち下がりの変化を示す。この信号２０２の電圧波形が閾値の高いＣＭＯＳインバータ２３０と閾値の低いＣＭＯＳインバータ２３１に入力すると、信号２０２の立ち上がり時には、信号２０２の電圧が「Ｌ」のレベルに到達すると、まずＣＭＯＳインバータ２３１が信号２０２の電圧を検出し、図９の（ｂ）のような電圧を発生し信号２５２として出力する。次に、信号２０２の電圧がさらに上昇し「Ｈ」のレベルになると、今度はＣＭＯＳインバータ２３０が信号２０２の電圧を検出し、図９の（ｃ）のような電圧を発生し信号２５３として出力する。この図９の（ｂ）および（ｃ）の電圧をＸＯＲ論理ゲート２３２に入力すると、ＣＭＯＳインバータ２３０の出力とＣＭＯＳインバータ２３１の出力との位相差に相当する図９の（ｄ）のようなパルス電圧が信号２３５として出力される。信号２０２の電圧が下降する場合も図９に図示されるが、動作は同様であるのでその説明を省略する。このパルスは信号２０２の電圧が変化する毎に、すなわち、負荷の電流が変化する毎に発生する。
【００３３】
図８中のフィルタ２３３と計数回路２３４は、ＸＯＲ論理ゲート２３２の出力パルス数を検出する回路である。図１０は、フィルタ回路２３３の一例を示す図である。フィルタ回路２３３においては、信号２３５が一端が接地された容量２３８と抵抗２３７との直列回路に印加され、およびＣＭＯＳインバータ２３９、２４０が直列に２段接続された回路に印加されている。このフィルタ回路２３３は、ＣＭＯＳインバータ２３９の閾値を調節しておくことによって、信号２３５に入力されたパルス信号のパルス幅が一定値以上のときのみ信号２３５をパルス信号２３６として伝達し、それ以下のパルス幅の時はパルス信号２３５を伝達しないように構成される回路である。
【００３４】
図１１は、図８中の計数回路２３４の一例を示す図である。この計数回路２３４においては、パルス信号２３６がカウンタ２５０に入力され、そのカウンタ２５０の最上位ビット（ＭＳＢ）出力であるパルスをクロック入力とするｎ個のフリップフロップ２５１によって構成される。本構成によってパルス信号２３６のパルス数に従ってＱ１〜Ｑｎにｎビットの信号２２９が出力される。
【００３５】
図１２は、信号２３６のパルスをカウントしＱ１〜Ｑｎの信号２２９を出力する信号の論理関係を示す図である。図１２において、ｍはパルス信号２３６のパルス数を示し、Ｔｈ（１）はカウンタ２５０にあらかじめ定められたカウンタ２５０の最上位ビット（ＭＳＢ）に論理値「１」が現れるまでのパルス数、Ｔｈ（２）はフリップフロップ２５１−１の出力に論理値「１」が現れるまでのパルス数、同様にＴｈ（ｎ−１）はフリップフロップ２５１−ｎの出力に論理値「１」が現れるまでのパルス数である。例えば、Ｔｈ（１）を４、Ｔｈ（２）を８、Ｔｈ（３）を１２・・・・とすると、信号２３６のパルス数ｍが４の時にカウンタ２５０のＭＳＢ端子に論理値「１」が現れ、このためにフリップフロップ２５１−１のＱ１に論理値「１」が現れ、次に、ｍが８（Ｔｈ（２））になると、カウンタ２５０のＭＳＢ端子にさらに２回目の論理値「１」が現れ、このために、フリップフロップ２５１−２のＱ２に論理値「１」が現れ、さらに、ｍが１２（Ｔｈ（３））になると、カウンタ２５０のＭＳＢ端子にさらに３回目の論理値「１」が現れ、このために、フリップフロップ２５１−３のＱ３に論理値「１」が現れる。このようにして、信号２３６のパルス数ｍが増加していくと、フリップフロップ２５１のＱ１〜Ｑｎ端子に論理値「１」が次々に現れるようになる。
【００３６】
図１３は、図７中の駆動電流制御信号発生回路２２８の一例を示す図である。駆動電流制御信号発生回路２２８においては、負荷検知回路２２７で発生されたｎビットのパラレル信号が入力され、それぞれのｎ個のＰチャネルトランジスタ２３９のゲートに入力する。このｎ個のＰチャネルトランジスタ２３９とＮチャネルトランジスタ２４０の回路は、Ｐチャネルトランジスタ２４１とＮチャネルトランジスタ２４２の回路との間でカレントミラー回路を構成している。駆動電流制御信号発生回路２２８においては、信号２２９のｎビットに論理値「０」が多い間は、ＯＮ状態になるＰチャネルトランジスタ２３９の個数が多く、Ｐチャネルトランジスタ２３９のソース・ドレイン間を流れる電流の合計が増加することによって信号２０３の電圧が上昇する。さらに信号２０３がＰチャネルトランジスタ２４１のゲートに印加されているので、Ｐチャネルトランジスタ２４１のソース・ドレイン間を流れる電流が減少し信号２０４の電圧が下降する。逆に、信号２２９のｎビットにの論理値「１」が多くなると逆の動作によって信号２０３の電圧は下がり、信号２０４の電圧は上がる。
【００３７】
この第２の実施例でも第１の実施例と同様に負荷検知回路２２７の出力信号は駆動電流制御信号発生回路２２８を介してバッファ回路２０５にフィードバックされ、駆動電流を自動的に調整する機構になっているため、パルス信号２３６のパルス数が大きくなるとそれに従ってバッファ回路２０５の駆動電流も大きくなる。駆動電流が大きくなると、遅延が少なくなり、従ってパルス幅が狭くなる。そのために、信号２３５のパルスを所望の立ち上がり時間もしくは立ち下がり時間に対応したパルス幅以下の幅のパルス信号が伝達されないようにフィルタ回路２３３を設けることによって、信号２０２の立ち上がり時間もしくは立ち下がり時間が所定の値になる時点で信号２２９の論理値（出力）は一定の値に固定される。
【００３８】
以上、図７〜図１３を用いて説明した回路構成によって、出力端子１６に接続された負荷が大きく、バッファ回路２０５の出力信号の立ち上がり時間もしくは立ち下がり時間が所望の値よりも長い場合、負荷検知回路２２７によりｎビットの信号２２９に論理値「１」が増加し、駆動電流制御信号発生回路２２８によって信号２０３の電圧が下がり、信号２０４の電圧は上がることによりバッファ回路２０５の駆動電流が増加する。この動作は、バッファ回路２０５の出力信号の立ち上がり時間もしくは立ち下がり時間が所望の値になるまで、つまり信号２２９の論理が一定の値に固定されるまで、フィルタ回路２３３によって、連続的に行われ、バッファ回路２０５の駆動電流の自動的な調整が行われる。
【００３９】
（実施例３）
図１４は、本発明の第３の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。この回路は、図示されていない電子機器の内部回路から送出された信号が入力する入力端子１５と外部回路の負荷に電力を供給する出力端子１６との間に、バッファ回路２０５が接続されている。さらに、バッファ回路３０５の出力信号２０２と入力信号２０１の位相差に応じたパルスを信号２１６および信号２１７に出力する負荷検知回路３０３と、信号２１６および信号２１７によってバッファ回路３０５の駆動電流を制御する信号２２９を出力する制御回路３０４とを備えている。バッファ回路３０５は、駆動電流が同一である常時アクティブなバッファとトライステートバッファＴＳ１〜ＴＳｎを複数段備えている。
【００４０】
図１５は、図１４中の負荷検知回路３０３の回路例を示す図である。この負荷検知回路３０３は、入力端子１５に入力された信号２０１を一定時間だけ遅延させる遅延素子２１４と、遅延素子２１４を通り遅延された信号２５４と出力端子１６に出力された信号２０２の位相を比較する位相比較器２１５から構成される。この位相比較器２１５は図３の負荷検知回路中で用いた位相比較器２１５と同一の構成であり、同一の動作を行う。図１５の負荷検知回路は、図１４中の入力端子１５から入力された信号２０１を一定時間だけ遅延させた信号２５４を基準信号とした場合、信号２５４より信号２０２の位相が遅れている場合には信号２１６にパルスを出力し、信号２５４より信号２０２の位相が進んでいる場合には信号２１７にパルスを出力する。
【００４１】
また、図１６は負荷検知回路３０３の他に実施例を示す図である。図１６においては、信号２０１は遅延素子２１４に印加されると同時に、ＡＮＤ回路の共通入力点にも印加される。一方、遅延素子２１４の出力２５４は第１のＡＮＤ回路に直接およびインバータを介して第２のＡＮＤ回路に入力される。また、信号２０２は、第２のＡＮＤ回路に直接およびインバータを介して第１のＡＮＤ回路に入力される。その動作は図１６に示したのと同様に、信号２５４より信号２０２の位相が遅れている場合には信号２１６にパルスを出力し、信号２５４より信号２０２の位相が進んでいる場合には信号２１７にパルスを出力する。
【００４２】
図１７は、図１４の制御回路３０４の回路例を示す図である。制御回路３０４は、負荷検知回路３０３から与えられる信号２１６のパルスでシフトアップし、信号２１７のパルスでシフトダウンするｎビットのシフトレジスタであり、レジスタの内容は信号２２９より出力される。制御回路３０４より出力されるｎビットの信号２２９の状態に応じて、各トライステートバッファＴＳ１〜ＴＳｎをアクティブまたはディスエーブル状態に切り替える。アクティブにされるトライステートバッファの数を増やすことによって負荷へ供給される電流が増加する。
【００４３】
このような構成によって、この第３の実施例は次のように動作する。出力端子１６に接続される負荷３０９の負荷量が大きく、そのためバッファ回路３０５の出力信号２０２の遅延時間が遅延素子２１４からの信号の遅延時間より大きい場合、負荷検知回路３０３により信号２１６にパルスが出力され、制御回路３０４によってｎビットの信号２２９の論理値「１」が１つ増加して、バッファ回路３０５中のトライステートバッファＴＳ１〜ＴＳｎの中でアクティブ状態の素子が１素子増加することにより駆動電流を増加させる。
【００４４】
また、出力端子１６に接続される負荷３０９の負荷量が小さく、バッファ回路３０５の出力信号２０２の遅延時間が遅延素子２１４から出力される遅延時間より短い場合、負荷検知回路３０３により信号２１７にパルスが出力され、制御回路３０４によってｎビットの信号２２９の論理値「０」が１つ増加して、バッファ回路３０５の有するトライステートバッファＴＳ１〜ＴＳｎの中でアクティブ状態の素子が１素子減少することにより駆動電流を減少させる。そして、最終的に信号２０１から信号２０２までのバッファ回路３０５による信号の遅延時間が、遅延素子２１４の遅延時間と常に等しくなるようにバッファ回路３０５の駆動電流が調整される。
【００４５】
（実施例４）
図１８は、本発明の第４の実施例による駆動電流調整機能付きバッファ回路の構成例を示す図である。第３の実施例と異なる点は、信号２０１および信号２０２と負荷検知回路３０３との間にイネーブル回路３５２を備えている点である。第３の実施例においては、バッファ回路３０５の駆動電流は、設計時に設定された最小の駆動電流から最大の駆動電流まで、トライステートバッファ１個を単位として変化する。このため遅延素子２１４の遅延時間が、バッファ回路３０５の有するトライステートバッファがｓ個のアクティブ（ｓは０以上ｎ未満）の場合のバッファ回路３０５の遅延時間とｓ＋１個アクティブの場合のバッファ回路３０５の遅延時間との間に位置する場合、バッファ回路３０５は、動作中に駆動電流の増減が繰り返され、安定した駆動電流が得られない。また、バッファ回路３０５の遅延時間が遅延素子２１４の遅延時間と等しくなり駆動電流が安定している場合においても、信号２０２にノイズによるパルスが重畳した場合、このパルスにより負荷検知回路３０３が誤動作し駆動電流が一時的に変わることがあり、安定した駆動電流の出力を得られない。このような問題を解決するため、この実施例においては、イネーブル端子３５４に入力されたイネーブル信号３５３の論理により信号２０１および信号２０２が負荷検知回路３０３に送出しないように制御できるイネーブル回路３５２を設けた。
【００４６】
このイネーブル回路３５２は、イネーブル信号３５３が論理値「１」のときは信号２０１と信号２０２をそのままの状態で負荷検知回路３０３に与え、イネーブル信号３５３が論理値「０」のときは負荷検知回路３０３の入力に常時「０」を与える回路である。このような構成としたことによって、イネーブル信号３５３が論理値「１」のときは、この第４の実施例は第３の実施例と同一の動作をする。これに対し、イネーブル信号３５３が論理値「０」のときは負荷検知回路３０３に入力される信号は常時０となり、負荷検知回路３０３から信号２１６と信号２１７にパルス信号が出力されない。制御回路３０４は信号２１６および信号２１７よりパルス信号が入力されないので、出力信号２２９の論理値は一定の値に固定され、バッファ回路３０５の駆動電流は一定値に固定される。このことにより、イネーブル信号３５３を論理値「１」から「０」に変化させバッファ回路の駆動電流を固定し、ノイズに強く安定した駆動電流の出力を得ることができる。
【００４７】
（実施例５）
図１９は、本発明の第５の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。図７に示される第２の実施例と異なる点は、第２の実施例では負荷検知回路２２７は出力信号２０２の立ち上がり時間もしく立ち下がり時間をｎビットのディジタル量に変換し信号２２９に出力していたのに対し、この第５の実施例では負荷検知回路２２７を負荷検知回路３０３と計数回路２３４で構成し、入力信号２０１と出力信号２０２の位相差をｎビットのディジタル量に変換し信号２２９を出力するようにした点である。ここで、この実施例の負荷検知回路３０３は第３の実施例の負荷検知回路３０３と、計数回路２３４は図８の計数回路２３４と同一の構成であり、同一の動作を行う。
【００４８】
このような回路構成としたことで、第５の実施例は次のように動作する。出力端子１６に接続される負荷３０９の負荷量が大きく、バッファ回路３０５の出力信号２０２の遅延時間が遅延素子２１４の遅延時間より長い場合、負荷検知回路３０３により信号２１６にパルスが出力され、制御回路３０４によってｎビットの信号２２９に論理値「１」が増加し、駆動電流制御信号発生回路２２８によって信号２０３の電圧が下がり、信号２０４の電圧が上がることによりバッファ回路２０５の駆動電流が増加する。この動作は、バッファ回路３０５の出力信号２０２の遅延時間が遅延素子２１４の遅延時間より短くなり、最終的に信号２２９の論理出力が一定値に固定されるまで連続して行われ、バッファ回路２０５の駆動電流の自動的な調整が行われる。
【００４９】
（実施例６）
図２０は本発明の第６の実施例による駆動電流調整機能付きバッファ回路の構成例を示す図である。第１〜第５の実施例においては、出力バッファ回路の遅延時間や立ち上がり立ち下がり時間の基準となっているフィルタ回路および遅延素子はＩＣ内部に構成されていた。このため、ＩＣの温度や電源電圧が変動すると基準となるべき遅延素子の遅延時間もしくはフィルタに用いられるコンデンサの容量および抵抗の抵抗値も変動してしまう。この問題を解決するため、第６の実施例においては、フィルタ回路を温度変化の影響を受けないようにＩＣの外部に配置する。これによって、温度変化に対して安定な出力バッファ特性を得ることができる。
【００５０】
上述した実施例はいずれも一例であり、本発明を限定するものではない。例えば、実施例では出力バッファについてその特性を調整しているが、双方向に信号を入出力するバッファに対しても本発明を適用することができる。
【００５１】
【発明の効果】
以上説明したように、本発明の駆動電流調整機能付きバッファ回路によれば、バッファ回路は制御信号によって制御され負荷に最適な駆動電流を供給し、負荷検知回路はバッファ回路の入出力信号間の位相を検出し、その位相差に相当する電圧を出力し、制御信号発生回路は負荷検知回路からの出力電圧によって、バッファ回路の駆動電流を制御するための制御信号を発生して、バッファ回路の遅延時間が長くなると、バッファ回路の駆動電流を増加させ、遅延時間が短くなると、バッファ回路の駆動電流を減少させるようにバッファ回路を制御する。そして、駆動電流調整機能付きバッファ回路の負荷検知回路中に位相差検出部と計数回路とを含み、位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、計数回路は位相差検出部で検出されたパルスのパルス幅をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力する。これにより、適用するシステムに応じて最適な出力特性を得ることが可能であり、電子機器に対して増設オプション等の付加を行っても、自動的に負荷容量の変更に対して最適のバッファ駆動電流を適応的に得ることができる。
【００５２】
本発明においては、バッファ回路は制御信号によって制御され負荷に最適な駆動電流を供給し、負荷検知回路はバッファ回路の出力信号の立ち上がり波形もしくは立ち下がり波形から得られる複数ビットの論理信号を出力し、制御信号発生回路は、複数ビットの論理信号によって、バッファ回路の駆動電流を制御するための信号を発生しバッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生しバッファ回路の駆動電流を増加させ、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発生しバッファ回路の駆動電流を減少させるようにバッファ回路を制御する。そして、駆動電流調整機能付きバッファ回路の負荷検知回路中に位相差検出部と計数回路とを含み、位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、計数回路は位相差検出部で検出されたパルスのパルス幅をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力する。これにより、負荷容量の変更に適応的に最適のバッファ駆動電流を得ることができる。
【００５３】
さらに、本発明においては、イネーブル信号によって制御されるイネーブル回路を用いることによって、入力信号および出力信号を負荷検知回路に導きまたは阻止することによってバッファ回路の駆動電流を固定することも可能となる。
【００５４】
さらに、本発明においては、バッファ回路の入出力信号間の位相差をディジタル的にカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に印加され、カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える毎に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」を出力することによって正確な位相検出が可能となる。
【００５５】
さらに、負荷検知回路内に設けられた遅延素子および容量と抵抗から構成されるフィルタ回路を半導体集積回路の外部に配置することによって、温度の変化の影響を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図２】本発明の第１実施例のバッファ回路の構成例を示す図である。
【図３】本発明の第１実施例の負荷検知回路の構成例を示す図である。
【図４】本発明の第１実施例の位相比較器の構成例を示す図である。
【図５】本発明の第１実施例のチャージポンプ回路の構成例を示す図である。
【図６】本発明の第１実施例の駆動電流制御信号発生回路の構成例を示す図である。
【図７】本発明の第２の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図８】本発明の第２実施例の負荷検知回路の構成例を示す図である。
【図９】本発明の第２実施例の負荷検知回路における負荷検出の原理を示す図である。
【図１０】本発明の第２実施例のフィルタ回路の構成例を示す図である。
【図１１】本発明の第２実施例の計数回路の構成例を示す図である。
【図１２】図１２中の計数回路の入力パルス数と出力ビット論理値「１」との関係を示す図である。
【図１３】本発明の第２実施例の駆動電流制御信号発生回路の構成例を示す図である。
【図１４】本発明の第３実施例の駆動電流調整機能付きバッファ回路の構成を示す図である。
【図１５】本発明の第３の実施例による負荷検知回路の構成を示す図である。
【図１６】本発明の第３実施例の負荷検知回路の第２回路例を示す図である。
【図１７】本発明の第３実施例の制御回路の回路例を示す図である。
【図１８】本発明の第４の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図１９】本発明の第５の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図２０】本発明の第６の実施例による駆動電流調整機能付きバッファ回路の構成を示す図である。
【図２１】従来のバッファ駆動電流切替回路を用いた集積回路装置に複数の増設オプションを付加するする時の接続関係を示す図である。
【図２２】従来のバッファ駆動電流切替回路を示す図である。
【符号の説明】
１５ 入力端子
１６ 出力端子
２０５、３０５ バッファ回路
３０４ 制御回路
２０１〜２０４、２０７、２１６、２１７、２２１ 信号
２２９、２３５、２３６、２４９、２５２、２５３、２５４ 信号
３５３ イネーブル信号
２０６、２２７、３０３ 負荷検知回路
２０８、２２８ 駆動電流制御信号発生回路
２０９ プリドライバ
２１０、２１１、２２２、２２５ Ｐチャネルトランジスタ
２３９、２４１、２４５ Ｐチャネルトランジスタ
２１２、２１３、２２３、２２４、２２６ Ｎチャネルトランジスタ
２４０、２４２、２４６ Ｎチャネルトランジスタ
２１４ 遅延素子
２１５ 位相比較器
２１８ チャージポンプ回路
２１９、２３７ 抵抗
２２０、２３８ 容量
２３０、２３１、２３９、２４０、２４３ ＣＭＯＳインバータ
２３２ ＸＯＲ論理セル
２３３ フィルタ回路
２３４ 計数回路
２４４ ドライバ
２４７ 半導体集積回路（ＩＣ）
２４８ 外部に接続されるフィルタ回路もしくは遅延素子
２５０ カウンタ
２５１ Ｄフリップフロップ
３０９ 負荷回路
３５２ イネーブル回路
３５３ イネーブル端子
ＴＳ１，ＴＳ２，・・・，ＴＳｎ トライステートバッファ
Claims (5)
- 制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、
前記バッファ回路の入出力信号間の位相を検出し、その位相差に相当する電圧を出力する負荷検知回路と、
前記負荷検知回路からの出力電圧によって、前記バッファ回路の駆動電流を制御するための制御信号を発生し、前記バッファ回路へ供給する制御信号発生回路とを備え、
前記負荷検知回路は、位相差検出部と計数回路とを含み、
その前記位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、
その前記計数回路は前記位相差検出部で検出されたパルスのパルス数をカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がＭＳＢを「０」→「１」に変化させる度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、
前記制御信号発生回路は、前記バッファ回路の入出力間の遅延時間が長くなると、前記バッファ回路の駆動電流が増加するように制御し、入出力間の遅延時間が短くなると、前記バッファ回路の駆動電流が減少するように前記バッファ回路を制御することを特徴とする駆動電流調整機能付きバッファ回路。 - 制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、
前記バッファ回路の出力信号の立ち上がり波形もしくは立ち下がり波形から得られる複数ビットの論理信号を出力する負荷検知回路と、
前記複数ビットの論理信号によって、前記バッファ回路の駆動電流を制御するための信号を発生し、前記バッファ回路へ供給する制御信号発生回路とを備え、
前記負荷検知回路は、位相差検出部と計数回路とを含み、
その前記位相差検出部は、動作点（閾値）が異なる２組のインバータと、各インバータの出力が供給されるＸＯＲ論理ゲートを含み、バッファ回路の出力信号の立ち上がりまたは立ち下がりパルスの傾斜部の２点間の位相差に相当するパルスを発生し、
その前記計数回路は前記位相差検出部で検出されたパルスのパルス数をカウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がＭＳＢを「０」→「１」に変化させる度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、
前記制御信号発生回路は、前記バッファ回路の出力信号の立ち上がり時間もしくは立ち下がり時間が長くなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、立ち上がり時間もしくは立ち下がり時間が短くなると少ない論理ビットを発し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御することを特徴とする駆動電流調整機能付きバッファ回路。 - 制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、
前記バッファ回路の入力信号を一定時間遅延させた信号と前記バッファ回路の出力信号との位相差によってパルス信号を発生する負荷検知回路と、
前記負荷検知回路の出力パルスによって、複数ビットの論理信号を出力する制御回路とを備え、
前記制御回路は、前記バッファ回路の入力信号を一定時間遅延させた信号と前記バッファ回路の出力信号との位相差が大きくなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、位相差が小さくなると少ない論理ビットを発生し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御すると共に、
入力信号および出力信号と負荷検知回路との間に、イネーブル信号によって制御されるイネーブル回路を備え、
前記イネーブル回路は、
前記イネーブル信号が一方の論理信号（たとえば、論理値「１」）の場合は、前記入力信号および出力信号を前記負荷検知回路に入力させ、前記イネーブル信号が他方の論理信号（たとえば、論理値「０」）の場合は、前記入力信号および出力信号が前記負荷検知回路に入力させないように動作し、それによって前記負荷検知回路から信号が出力されず、制御回路の複数ビットの論理信号の値が固定されるために、バッファ回路の駆動電流が固定されることを特徴とする駆動電流調整機能付きバッファ回路。 - 制御信号によって制御され負荷に最適な駆動電流を供給するバッファ回路と、
前記バッファ回路の入力信号を一定の時間遅延させた信号と前記バッファ回路の出力信号間の位相を検出し、その位相差に相当するパルス信号を出力する負荷検知回路と、
前記負荷検知回路のパルス信号を計数し、複数ビットの論理信号を出力する計数回路と、
前記複数ビットの論理信号によって、前記バッファ回路の駆動電流を制御する制御信号を発生する駆動電流制御信号発生回路とを備え、
前記計数回路は１つのカウンタと複数のフリップフロップとから構成され、バッファ回路の入出力信号間の位相差をディジタル的に前記カウンタでカウントし、そのカウンタの最上位ビット（ＭＳＢ）が各フリップフロップの入力端子に入力され、前記カウンタのカウント値がそれぞれのフリップフロップに割当てられた所定の閾値を超える度に各フリップフロップのｎ個のいずれかのパラレル出力端子に論理値「１」が出力され、
前記駆動電流制御信号発生回路は、前記バッファ回路の入力信号を一定時間遅延させた信号と前記バッファ回路の出力信号との位相差が大きくなると多くの論理ビットを発生し前記バッファ回路の駆動電流が増加するように制御し、位相差が小さくなると少ない論理ビットを発生し前記バッファ回路の駆動電流が減少するようにバッファ回路を制御することを特徴とする駆動電流調整機能付きバッファ回路。 - 請求項１から４のいずれかに記載の出力特性調整機能付きバッファ回路において：
前記負荷検知回路内に設けられた遅延素子および容量と抵抗から構成されるフィルタ回路を半導体集積回路の外部に配置したことを特徴とする駆動電流調整機能付きバッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14189695A JP3547854B2 (ja) | 1995-06-08 | 1995-06-08 | 駆動電流調整機能付きバッファ回路 |
| US08/534,114 US5568068A (en) | 1995-06-08 | 1995-09-26 | Buffer circuit for regulating driving current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14189695A JP3547854B2 (ja) | 1995-06-08 | 1995-06-08 | 駆動電流調整機能付きバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335830A JPH08335830A (ja) | 1996-12-17 |
| JP3547854B2 true JP3547854B2 (ja) | 2004-07-28 |
Family
ID=15302692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14189695A Expired - Fee Related JP3547854B2 (ja) | 1995-06-08 | 1995-06-08 | 駆動電流調整機能付きバッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5568068A (ja) |
| JP (1) | JP3547854B2 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677639A (en) * | 1994-12-08 | 1997-10-14 | Seagate Technology, Inc. | Autonomous selection of output buffer characteristics as determined by load matching |
| JPH09130224A (ja) * | 1995-10-27 | 1997-05-16 | Nec Commun Syst Ltd | 集積回路出力回路 |
| US5684415A (en) * | 1995-12-22 | 1997-11-04 | Symbios Logic Inc. | 5 volt driver in a 3 volt CMOS process |
| US5767698A (en) * | 1996-06-06 | 1998-06-16 | International Business Machines Corporation | High speed differential output driver with common reference |
| JP3258923B2 (ja) * | 1997-02-26 | 2002-02-18 | 株式会社東芝 | 半導体集積回路装置 |
| US6870419B1 (en) | 1997-08-29 | 2005-03-22 | Rambus Inc. | Memory system including a memory device having a controlled output driver characteristic |
| US6094075A (en) | 1997-08-29 | 2000-07-25 | Rambus Incorporated | Current control technique |
| EP0919891B1 (de) | 1997-11-26 | 2004-09-29 | Infineon Technologies AG | Anordnung und Verfahren zur Anpassung von Ausgangstreibern von integrierten Schaltungen an die gegebenen Verhältnisse |
| EP0926829A1 (en) * | 1997-12-22 | 1999-06-30 | Alcatel | Output circuit for digital integrated circuit devices |
| DE19803757C2 (de) * | 1998-01-30 | 1999-11-25 | Siemens Ag | Bustreiber |
| DE19804804A1 (de) * | 1998-02-06 | 1999-08-12 | Siemens Ag | Treiberstufe |
| US5942922A (en) * | 1998-04-07 | 1999-08-24 | Credence Systems Corporation | Inhibitable, continuously-terminated differential drive circuit for an integrated circuit tester |
| US6483879B1 (en) | 1999-08-27 | 2002-11-19 | Lsi Logic Corporation | Compensating for initial signal interference exhibited by differential transmission lines |
| US6321282B1 (en) | 1999-10-19 | 2001-11-20 | Rambus Inc. | Apparatus and method for topography dependent signaling |
| US7051130B1 (en) | 1999-10-19 | 2006-05-23 | Rambus Inc. | Integrated circuit device that stores a value representative of a drive strength setting |
| US6646953B1 (en) | 2000-07-06 | 2003-11-11 | Rambus Inc. | Single-clock, strobeless signaling system |
| US6404308B1 (en) * | 1999-12-23 | 2002-06-11 | Telefonaktiebolaget Lm Ericsson (Publ) | Phase-compensated impedance converter |
| GB0003499D0 (en) * | 2000-02-15 | 2000-04-05 | Sgs Thomson Microelectronics | Circuit for providing a control signal |
| US6509756B1 (en) * | 2000-03-31 | 2003-01-21 | Rambus Inc. | Method and apparatus for low capacitance, high output impedance driver |
| US7079775B2 (en) | 2001-02-05 | 2006-07-18 | Finisar Corporation | Integrated memory mapped controller circuit for fiber optics transceiver |
| US7119549B2 (en) * | 2003-02-25 | 2006-10-10 | Rambus Inc. | Output calibrator with dynamic precision |
| DE10340637A1 (de) * | 2003-09-03 | 2004-12-23 | Infineon Technologies Ag | Treiberanordnung mit regelbarer Treiberleistung und Verfahren zum Betreiben einer Treiberanordnung |
| US20050083095A1 (en) * | 2003-10-16 | 2005-04-21 | Tsvika Kurts | Adaptive input/output buffer and methods thereof |
| KR100673897B1 (ko) * | 2005-03-02 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 출력 드라이버 |
| US7253655B2 (en) * | 2005-09-01 | 2007-08-07 | Micron Technology, Inc. | Output driver robust to data dependent noise |
| JP2007180645A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | スイッチング増幅器 |
| JP2007180644A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | スイッチング増幅器 |
| JP4900471B2 (ja) * | 2007-02-22 | 2012-03-21 | 富士通株式会社 | 入出力回路装置 |
| JP2010226703A (ja) * | 2009-02-27 | 2010-10-07 | Renesas Electronics Corp | レベルシフト回路及びこれを備えたスイッチ回路 |
| US20110019760A1 (en) * | 2009-07-21 | 2011-01-27 | Rambus Inc. | Methods and Systems for Reducing Supply and Termination Noise |
| CN102571060B (zh) * | 2010-12-31 | 2015-08-12 | 意法半导体研发（上海）有限公司 | 高频智能缓冲器 |
| KR20170036850A (ko) * | 2015-09-18 | 2017-04-03 | 에스케이하이닉스 주식회사 | 멀티 칩 패키지, 멀티 칩 패키지 시스템 및 멀티 칩 패키지의 테스트 방법 |
| WO2023190922A1 (ja) * | 2022-03-31 | 2023-10-05 | 株式会社村田製作所 | インピーダンス検出回路、インピーダンス制御回路及びドハティ増幅回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
| JPH0282715A (ja) * | 1988-09-19 | 1990-03-23 | Nec Corp | 出力バッファ回路 |
| US5134311A (en) * | 1990-06-07 | 1992-07-28 | International Business Machines Corporation | Self-adjusting impedance matching driver |
| US5107230A (en) * | 1991-04-26 | 1992-04-21 | Hewlett-Packard Company | Switched drivers providing backmatch impedance for circuit test systems |
| JPH05102828A (ja) * | 1991-10-07 | 1993-04-23 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH06311016A (ja) * | 1993-04-19 | 1994-11-04 | Toshiba Corp | バッファ駆動能力切替回路 |
-
1995
- 1995-06-08 JP JP14189695A patent/JP3547854B2/ja not_active Expired - Fee Related
- 1995-09-26 US US08/534,114 patent/US5568068A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08335830A (ja) | 1996-12-17 |
| US5568068A (en) | 1996-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3547854B2 (ja) | 駆動電流調整機能付きバッファ回路 | |
| EP0212584B1 (en) | Output circuit device with stabilized potential | |
| US6281730B1 (en) | Controlled slew rate driver | |
| EP1469603B1 (en) | Slew rate controlled output buffer circuit | |
| US6094086A (en) | High drive CMOS output buffer with fast and slow speed controls | |
| US7190203B2 (en) | Memory device having a duty ratio corrector | |
| KR20090051143A (ko) | 자기 교정 디지털 펄스-폭 변조기(ｄｐｗｍ) | |
| US6417705B1 (en) | Output driver with DLL control of output driver strength | |
| US6801062B2 (en) | Output circuit | |
| US6262607B1 (en) | Output buffer circuit | |
| JP2004260730A (ja) | パルス発生回路及びそれを用いたハイサイドドライバ回路 | |
| US11387821B2 (en) | Pulse signal sending circuit | |
| JP3937888B2 (ja) | 発振検知回路 | |
| JP6013214B2 (ja) | バス通信トランシーバ | |
| JPH0514167A (ja) | 出力ドライバ回路 | |
| US9030246B2 (en) | Semiconductor device | |
| US11128284B2 (en) | Control circuit for controlling signal rising time and falling time | |
| JP2937814B2 (ja) | 出力回路 | |
| US6992518B2 (en) | Input receiver with hysteresis | |
| JP2897706B2 (ja) | 基準電圧発生回路 | |
| JP2004056561A (ja) | リングオシレータの発振周波数補正回路 | |
| JP3460802B2 (ja) | 半導体装置 | |
| WO2017149957A1 (ja) | 信号出力回路 | |
| KR960005017Y1 (ko) | 데이타 출력버퍼 | |
| JP2021077926A (ja) | 半導体装置及びその動作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040130 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040413 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040415 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080423 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090423 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100423 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110423 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120423 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140423 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |