KR100673897B1

KR100673897B1 - 반도체 소자의 출력 드라이버

Info

Publication number: KR100673897B1
Application number: KR1020050017399A
Authority: KR
Inventors: 강희복; 안진홍
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-02
Filing date: 2005-03-02
Publication date: 2007-01-25
Also published as: JP2006246425A; JP4843822B2; TW200633386A; DE102005031904A1; KR20060096696A; DE102005031904B4; US20060197556A1; TWI281318B; US7304504B2; CN1829091A; CN1829091B

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 출력 드라이버에 관한 것이다. 본 발명은 비대칭 데이터 패턴 전송시 약한 데이터 전송 사이클에서 인터-심볼 간섭 노이즈를 제거할 수 있는 반도체 소자의 출력 드라이버를 제공하는데 그 목적이 있다. 본 발명에서는 전송 데이터의 패턴을 추적하여 강한 데이터(같은 극성의 데이터가 반복되는 경우) 전송 사이클에서 미리 약한 데이터에 대한 출력단 구동력을 확보해 둠으로써 이후에 이어지는 약한 데이터 전송 사이클에서 슬루 레이트 증대를 통해 충분한 출력 데이터 레벨을 확보하는 기술이다. 본 발명에서는 카운터를 이용하여 전송 데이터 패턴을 추적하고 그 값을 디코딩하여 보조 드라이버의 구동력을 단계적으로 조절하는 방식을 사용하였다.

출력 드라이버, 인터-심볼 간섭 노이즈, 비대칭 데이터 패턴, 카운터, 디코더

Description

반도체 소자의 출력 드라이버{OUTPUT DRIVER IN SEMICONDUCTOR DEVICE}

도 1은 반도체 소자의 데이터 입/출력 인터페이스부의 구성을 나타낸 회로도.

도 2는 대칭적인 데이터 전송 패턴과 비대칭적인 데이터 전송 패턴의 파형을 예시한 도면.

도 3은 본 발명의 일 실시예에 따른 출력 드라이버의 회로도.

도 4 내지 도 9는 각각 상기 도 3의 출력 드라이버의 비대칭 데이터 전송 패턴 유형에 따른 동작 파형을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

120 : 메인 구동부

140 : 인터-심볼 간섭 제어용 보조 풀업 구동부

160 : 인터-심볼 간섭 제어용 보조 풀다운 구동부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 출력 드라이버에 관한 것이다.

반도체 소자는 실리콘 웨이퍼 가공 기술 및 로직 설계 기술을 비롯한 제반 반도체 기술을 바탕으로 제조되고 있다. 반도체 제조 공정의 최종 산물은 플라스틱 패키지 형태의 칩이며, 그것은 사용 목적에 따른 차별화된 로직 및 기능을 보유하고 있다. 대부분의 반도체 칩은 시스템 구성에 있어서 중요한 요소인 인쇄회로기판(PCB) 등에 장착되며, 그 칩을 구동하기 위한 적절한 구동 전압을 공급 받게 된다.

반도체 메모리를 비롯한 모든 반도체 소자들은 특별한 목적을 가진 신호들의 입/출력에 의해 동작한다. 즉, 입력 신호들의 조합에 의해 그 반도체 소자의 동작여부 및 동작 방식이 결정되며, 출력 신호들의 움직임에 따라 그 결과물이 출력된다. 한편, 어떤 반도체 소자의 출력 신호는 동일 시스템 내의 다른 반도체 소자의 입력 신호로 사용될 것이다.

도 1은 반도체 소자의 입/출력 인터페이스부의 구성을 나타낸 회로도이다.

도 1을 참조하면, 반도체 소자의 입/출력 인터페이스부(10)는 입력 버퍼(12)와 출력 드라이버(14)로 구성된다.

입력 버퍼(12)는 외부로부터 입력단(DQ)을 통해 인가된 신호를 버퍼링하여 반도체 소자 내부로 입력시키는 부분으로서, 주로 스태틱 입력 버퍼, 차동증폭형 입력 버퍼 등이 사용되고 있다.

한편, 출력 드라이버(14)는 반도체 소자의 출력 데이터로 출력단(DQ) 및 그 에 접속된 로드를 구동하기 위한 부분으로서, 주로 전원전원과 접지전원 사이에 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터를 직렬 연결한 CMOS 인버터의 형태의 메인 드라이버가 사용되고 있으며, 이와 함께 메인 드라이버 전단에 전치 드라이버를 배치하기도 한다.

최근 반도체 소자의 동작 전압이 낮아지고 동작 속도가 빨라짐에 따라 신호 무결성(signal integrity)과 관련하여 출력 드라이버의 성능이 중요한 요소로 대두되고 있다. 이는 출력 데이터의 전압 레벨과 슬루 레이트가 주로 출력 드라이버에 의해 결정되기 때문이다. 즉, 출력 데이터의 스윙폭이 작으면 노이즈 마진이 감소하고, 출력 데이터의 스윙폭이 크면 노이즈 마진은 개선되나 누화현상(cross-talk)과 같은 문제점이 발생하게 된다.

전술한 바와 같이 전치 드라이버와 메인 드라이버를 구비하는 종래의 출력 드라이버의 경우, 도 2에 도시된 바와 같이, 로우 데이터와 하이 데이터가 동일한 폭으로 스윙하는 대칭적인 데이터 패턴 전송시에는 신호 왜곡이 동일한 특성을 보이기 때문에 별다른 문제점이 발생하지 않지만, 비대칭적인 데이터 패턴 전송시에는 문제점이 노출된다. 즉, 반도체 소자의 동작 속도-클럭 주파수-가 현저히 빠를 경우에는 출력 데이터의 전압 레벨이 정점에 이르기 전에 다음 데이터가 출력되는 상황이 발생하여 비대칭적인 데이터 패턴 전송이 이루어지게 된다. 이와 같은 비대칭적인 데이터 패턴 전송시, 로우 데이터 또는 하이 데이터가 연속적으로 반복되는 동일 데이터 패턴의 전송은 잘 이루어지는 반면, 연속되는 동일 데이터 패턴에 바로 이어지는 반대 극성의 데이터 전송은 매우 취약하다.

예컨대, 비대적칭인 데이터 패턴 전송에서 하이 데이터를 연속적으로 전송하게 되면 출력 데이터의 레벨은 점점 더 상승하게 되고, 이처럼 출력 데이터의 레벨이 상승한 상태에서 로우 데이터를 전송하게 되면 메인 드라이버에 의해 결정된 일정한 슬루 레이트에 의해 로우 데이터에 의한 출력 데이터 레벨의 강하가 충분치 못한 상태가 된다(이를 약한 데이터라 함). 이러한 현상을 인터-심볼 간섭 노이즈(inter-symbol interference noise)라 하며, 약한 데이터 전송 사이클에서 출력 드라이버의 데이터 전송 능력이 열화된고, 결국 출력 드라이버의 신호 무결성이 떨어지는 결과를 초래하게 된다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 비대칭 데이터 패턴 전송시 약한 데이터 전송 사이클에서 인터-심볼 간섭 노이즈를 제거할 수 있는 반도체 소자의 출력 드라이버를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 출력 데이터로 출력단을 구동하기 위한 메인 구동수단과, 출력 데이터의 전송 패턴에 따라 상기 출력단을 보조적으로 구동하기 위한 인터-심볼 간섭 제어용 보조 구동수단을 을 구비하는 반도체 소자의 출력 드라이버가 제공된다.

또한, 본 발명의 다른 측면에 따르면, 출력 데이터로 출력단을 구동하기 위 한 메인 구동수단; 상기 출력 데이터의 전송 패턴을 추적하여 상기 출력단을 보조적으로 풀업 구동하기 위한 인터-심볼 간섭 제어용 보조 풀업 구동부; 상기 출력 데이터의 전송 패턴을 추적하여 상기 출력단을 보조적으로 풀다운 구동하기 위한 인터-심볼 간섭 제어용 보조 풀다운 구동부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버가 제공된다.

본 발명에서는 전송 데이터의 패턴을 추적하여 강한 데이터(같은 극성의 데이터가 반복되는 경우) 전송 사이클에서 미리 약한 데이터에 대한 출력단 구동력을 확보해 둠으로써 이후에 이어지는 약한 데이터 전송 사이클에서 슬루 레이트 증대를 통해 충분한 출력 데이터 레벨을 확보하는 기술이다. 본 발명에서는 카운터를 이용하여 전송 데이터 패턴을 추적하고 그 값을 디코딩하여 보조 드라이버의 구동력을 단계적으로 조절하는 방식을 사용하였다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 3은 본 발명의 일 실시예에 따른 출력 드라이버의 회로도이다.

도 3을 참조하면, 본 실시예에 따른 출력 드라이버(100)는 크게 출력 데이터 - 출력 구동 제어부(180)로부터 출력됨 - 로 출력단을 구동하기 위한 메인 구동부(120)와, 출력 데이터의 전송 패턴에 따라 출력단(DQ)을 보조적으로 구동하기 위한 인터-심볼 간섭 제어용 보조 구동부(140 및 160)를 구비한다.

여기서, 메인 구동부(120)는 출력 데이터를 전치 구동하여 풀업 제어신호(PUE)를 생성하기 위한 풀업 전치 드라이버와, 출력 데이터를 전치 구동하여 풀다운 제어신호(PDE)를 생성하기 위한 풀다운 전치 드라이버와, 풀업 제어신호(PUE)에 응답하여 출력단(DQ)을 풀업 구동하기 위한 메인 풀업 드라이버 PMOS 트랜지스터(Q11)와, 풀다운 제어신호(PDE)에 응답하여 출력단(DQ)을 풀다운 구동하기 위한 메인 풀다운 드라이버 NMOS 트랜지스터(Q12)로 구성된다.

한편, 인터-심볼 간섭 제어용 보조 구동부(140 및 160)는 출력 데이터의 전송 패턴을 추적하여 출력단(DQ)을 보조적으로 풀업 구동하기 위한 인터-심볼 간섭 제어용 보조 풀업 구동부(140)와, 출력 데이터의 전송 패턴을 추적하여 출력단(DQ)을 보조적으로 풀다운 구동하기 위한 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)로 구성된다.

여기서, 인터-심볼 간섭 제어용 보조 풀업 구동부(140)는 인터-심볼 간섭 노이즈를 줄이기 위하여 데이터 전송 패턴에 따라 출력단(DQ)에 대한 풀업 구동력을 단계적으로 조절하기 위한 회로로서, 출력 구동 제어부(180)로부터 출력되는 연속적인 로우 데이터를 카운팅하기 위한 풀업(PU) 카운터(142)와, 풀업(PU) 카운터(142)로부터 출력된 m비트(m은 자연수, 단 여기에서는 m=2) 카운트 값을 디코딩하기 위한 제1 디코더(144)와, 제1 디코더(144)의 출력신호(ISU_0, ISU_1, ISU_2, ISU_3)를 각각 게이트 입력으로 하며 전원전압단(VDDQ)에 병렬로 접속된 다수의 드라이버 MOS 트랜지스터(Q4, Q3, Q2, Q1)와, 다수의 드라이버 MOS 트랜지스터(Q4, Q3, Q2, Q1)와 출력단(DQ) 사이에 접속되며 풀업 제어신호(PUE)를 게이트 입력으로 하는 보조 풀업 드라이버 PMOS 트랜지스터(Q5)를 구비한다. 여기서, 인터-심볼 간섭 제어용 보조 풀업 구동부(140)의 드라이버 PMOS 트랜지스터(Q1, Q2, Q3, Q4)는 모두 같은 사이즈로 설계하는 것이 바람직하다.

또한, 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)는 인터-심볼 간섭 노이즈를 줄이기 위하여 데이터 전송 패턴에 따라 출력단(DQ)에 대한 풀다운 구동력을 단계적으로 조절하기 위한 회로로서, 출력 구동 제어부(180)로부터 출력되는 연속적인 하이 데이터를 카운팅하기 위한 풀다운(PD) 카운터(162)와, 풀다운(PD) 카운터(162)로부터 출력된 m비트(m은 자연수, 단 여기에서는 m=2) 카운트 값을 디코딩하기 위한 제2 디코더(164)와, 제2 디코더(164)의 출력신호(ISD_0, ISD_1, ISD_2, ISD_3)를 각각 게이트 입력으로 하며 접지전압단(VSSQ)에 병렬로 접속된 다수의 드라이버 NMOS 트랜지스터(Q6, Q7, Q8, Q9)와, 다수의 드라이버 MOS 트랜지스터(Q6, Q7, Q8, Q9)와 출력단(DQ) 사이에 접속되며 풀다운 제어신호(PDE)를 게이트 입력으로 하는 보조 풀다운 드라이버 NMOS 트랜지스터(Q10)를 구비한다. 여기서, 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)의 드라이버 NMOS 트랜지스터(Q6, Q7, Q8, Q9)는 모두 같은 사이즈로 설계하는 것이 바람직하다.

한편, 제1 디코더(144)는 2×4 디코더로서, PUSW_0, PUSW_1, PUSW_2, PUSW_3는 풀업 카운터(142)로부터 출력된 2비트 카운트 값의 서로 다른 조합을 입력으로 하는 4개의 스위칭부(낸드 게이트 등으로 구현함)를 나타낸 것이며, 제2 디코더(164)는 2×4 디코더로서, PDSW_0, PDSW_1, PDSW_2, PDSW_3는 풀다운 카운터(162)로부터 출력된 2비트 카운트 값의 서로 다른 조합을 입력으로 하는 4개의 스위칭부 (낸드 게이트 등으로 구현함)를 나타낸 것이다.

도 4 내지 도 9는 각각 상기 도 3의 출력 드라이버(100)의 비대칭 데이터 전송 패턴 유형에 따른 동작 파형을 나타낸 도면으로서, 이하 이를 참조하여 본 실시예에 따른 출력 드라이버(100)의 동작을 살펴본다.

먼저 도 4는 t1~t2 구간에서 연속적으로 하이 데이터가 전송되고, t3 구간은 로우 데이터가 전송되고, t4 구간은 하이 데이터가 전송되고, t5~t6 구간은 연속적으로 로우 데이터가 전송되고, t7 구간은 하이 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 2개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것이다.

t1 구간에서는 PU 카운터(142)와 PD 카운터(162)가 모두 '00'으로 리셋된 상태로 ISU_0와 ISD_0가 논리레벨 하이 상태이고, 나머지는 모두 논리레벨 로우 상태를 나타내게 된다. 이 경우, 메인 풀업 드라이버 PMOS 트랜지스터(Q11)와 보조 풀업 드라이버 PMOS 트랜지스터(Q5)가 턴온되며, 인터-심볼 간섭 제어용 보조 풀업 구동부(140)에서는 드라이버 PMOS 트랜지스터(Q1, Q2, Q3, Q4) 중 Q4가 턴온되어 보조 풀업 드라이버 PMOS 트랜지스터(Q5)와 함께 전류 경로를 형성하게 된다.

한편, t2 구간에서는 연속되는 하이 데이터에 의해 PD 카운터(162)가 카운팅 동작을 수행함으로써 카운트 값은 '01'이 되고, PU 카운터(142)는 '00'으로 리셋 상태를 유지한다. 따라서, ISD_0, ISD_1가 논리레벨 하이, ISD_2, ISD_3이 논리레벨 로우가 되고, ISU_0가 논리레벨 로우, ISU_1, ISU_2, ISU_3은 논리레벨 하이 상태를 나타내게 된다. 이때, 전구간과 마찬가지로 메인 풀업 드라이버 PMOS 트랜지 스터(Q11)와 보조 풀업 드라이버 PMOS 트랜지스터(Q5)가 턴온되며, 인터-심볼 간섭 제어용 보조 풀업 구동부(140)에서는 드라이버 PMOS 트랜지스터(Q1, Q2, Q3, Q4) 중 Q4가 턴온되어 보조 풀업 드라이버 PMOS 트랜지스터(Q5)와 함께 전류 경로를 형성하게 된다. 한편, 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)에서는 드라이버 NMOS 트랜지스터(Q6, Q7, Q8, Q9) 중 Q6, Q7이 턴온된 상태가 된다.

또한, t3 구간은 로우 데이터 전송 사이클이므로 PD 카운터(162)는 더이상 카운팅 동작을 수행하지 않고 카운트 값은 '01'을 유지하고, PU 카운터(142) 역시 '00'으로 리셋 상태를 유지한다. 따라서, 메인 풀다운 드라이버 NMOS 트랜지스터(Q12)와 보조 풀다운 드라이버 NMOS 트랜지스터(Q10)가 턴온되며, 전 구간과 마찬가지로 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)에서는 드라이버 NMOS 트랜지스터(Q6, Q7, Q8, Q9) 중 Q6, Q7이 턴온되어 보조 풀다운 드라이버 NMOS 트랜지스터(Q10)와 함께 전류 경로를 형성하게 된다. 이 경우, 상대적으로 출력단(DQ)에 대한 풀다운 구동력이 증가하여 출력 데이터의 슬루 레이트를 증가시키게 되고, 이에 따라 출력단(DQ)은 보다 빠르게 풀다운되어 충분히 낮은 전압 레벨을 나타내게 된다.

이어서, t4 구간은 하이 데이터 전송 사이클이므로 PD 카운터(162)는 '00'으로 리셋되고, PU 카운터(142) 역시 '00'으로 리셋 상태를 유지한다. 이때, 인터-심볼 간섭 제어용 보조 풀업 구동부(140)에서는 드라이버 PMOS 트랜지스터 Q4이, 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)에서는 드라이버 NMOS 트랜지스터 Q6가 턴온되어 각 트랜지스터의 턴온 상태는 t1 구간과 동일하게 된다.

그리고, t5 구간은 로우 데이터 전송 사이클이므로 PD 카운터(162)와 PU 카운터(142)가 모두 '00'으로 리셋된 상태를 유지하고, 이에 따라 메인 풀다운 드라이버 PMOS 트랜지스터(Q12)와 보조 풀다운 드라이버 NMOS 트랜지스터(Q10)가 턴온되며, 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)에서는 드라이버 NMOS 트랜지스터(Q6, Q7, Q8, Q9) 중 Q6만이 턴온된 상태가 된다.

한편, t6 구간은 t5 구간에 이어서 연속되는 로우 데이터 전송 사이클이기 때문에 PU 카운터(142)가 카운팅 동작을 수행함으로써 카운트 값은 '01'이 되고, PD 카운터(164)는 '00'으로 리셋 상태를 유지한다. 따라서, ISD_0가 논리레벨 하이, ISD_1, ISD_2, ISD_3이 논리레벨 로우가 되고, ISU_0, ISU_1이 논리레벨 로우, ISU_2, ISU_3은 논리레벨 하이 상태를 나타내게 된다. 이때, 전구간과 마찬가지로 메인 풀다운 드라이버 NMOS 트랜지스터(Q12)와 보조 풀다운 드라이버 NMOS 트랜지스터(Q10)가 턴온되며, 드라이버 NMOS 트랜지스터(Q6, Q7, Q8, Q9) 중 Q6가 턴온되어 보조 풀다운 드라이버 NMOS 트랜지스터(Q10)와 함께 전류 경로를 형성하게 된다. 한편, 인터-심볼 간섭 제어용 보조 풀업 구동부(140)에서는 드라이버 PMOS 트랜지스터(Q1, Q2, Q3, Q4) 중 Q3, Q4가 턴온된 상태가 된다.

이어서, t7 구간은 하이 데이터 전송 사이클로서, PU 카운터(142)는 더이상 카운팅 동작을 수행하지 않고 카운트 값은 '01'을 유지하고, PD 카운터(162) 역시 '00'으로 리셋 상태를 유지한다. 따라서, 메인 풀업 드라이버 PMOS 트랜지스터(Q11)와 보조 풀업 드라이버 PMOS 트랜지스터(Q5)가 턴온되며, 전 구간과 마찬가지로 인터-심볼 간섭 제어용 보조 풀업 구동부(140)에서는 드라이버 PMOS 트랜지스터 (Q1, Q2, Q3, Q4) 중 Q3, Q4가 턴온되어 보조 풀업 드라이버 PMOS 트랜지스터(Q5)와 함께 전류 경로를 형성하게 된다. 이 경우, 상대적으로 출력단(DQ)에 대한 풀업 구동력이 증가하여 출력 데이터의 슬루 레이트를 증가시키게 되고, 이에 따라 출력단(DQ)은 보다 빠르게 풀업되어 충분히 높은 전압 레벨을 나타내게 된다.

이상을 종합해 보면, PU 카운터(142)는 연속되는 로우 데이터를 카운트하고, PD 카운터(162)는 연속되는 하이 데이터를 카운트하게 된다. 따라서, 초기 상태와 비연속적인 데이터 패턴에서는 리셋 상태를 유지하고, 같은 극성의 데이터가 2개 연속되면 해당 카운터에 대응하는 드라이버 트랜지스터가 2개 턴온되고, 3개 연속되면 드라이버 트랜지스터가 3개 턴온되고, 4개 연속되면 드라이버 트랜지스터가 4개 턴온된다. 또한, 최대 카운트 값이 한정되어 있기 때문에 같은 극성의 데이터가 4개 이상 반복 전송되더라도 그 상태를 유지하게 된다.

그리고, 상기와 같은 방식으로 턴온되는 드라이버 트랜지스터의 수를 증가시켜 나타다가 반대 극성의 데이터 전송 사이클을 만나면 해당 사이클에서는 카운트 값을 그대로 유지하다가 그 다음 사이클에서 리셋된 후 전술한 바와 같은 카운팅 동작을 수행하게 된다.

결국, 턴온되는 드라이버 트랜지스터 수는 PU 카운터(142)와 PD 카운터(162)의 카운트 값에 의해 결정되는데, 이하의 도면에서 PU 카운터(142)와 PD 카운터(162)의 상태에 따른 인터-심볼 간섭 제어용 보조 풀업 구동부(140) 및 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)의 구동 상태를 보다 쉽게 파악할 수 있도록 하기의 표 1과 같이 ON_0, ON_1, ON_2, ON_3으로 상태를 정의하였다.

	ISI 제어용 보조 풀업 구동부	ISI 제어용 보조 풀다운 구동부
ON_0	ISU_0=Low, ISU_1/2/3=High	ISD_0=High, ISD_1/2/3=Low
ON_1	ISU_0/1=Low, ISU_2/3=High	ISD_0/1=High, ISD_2/3=Low
ON_2	ISU_0/1/2=Low, ISU_3=High	ISD_0/1/2=High, ISD_3=Low
ON_3	ISU_0/1/2/3=Low	ISD_0/1/2/3=High

다음으로, 도 5는 t1~t2 구간에서 연속적으로 로우 데이터가 전송되고, t3 구간은 하이 데이터가 전송되고, t4 구간은 로우 데이터가 전송되고, t5~t6 구간은 연속적으로 하이 데이터가 전송되고, t7 구간은 로우 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 2개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것으로, 상기 도 4와 비교하여 PU 카운터(142)와 PD 카운터(162)가 반대로 동작하게 되고, 이에 따라 출력단(DQ)의 파형은 상기 도 4와는 반대의 양상을 나타내고 있다.

다음으로, 도 6은 t1~t3 구간에서 연속적으로 하이 데이터가 전송되고, t4 구간은 로우 데이터가 전송되고, t5~t7 구간은 다시 연속적으로 하이 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 3개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것이다.

이 경우, t2 구간 및 t3 구간에 걸쳐 PD 카운터(162)의 카운트 값이 증가하게 되고, 이에 따라 드라이버 NMOS 트랜지스터 Q6, Q7, Q8까지 턴온된 상태가 되며, t4 구간에서 드라이버 NMOS 트랜지스터 Q6, Q7, Q8이 인터-심볼 간섭 노이즈를 제어하는 동작을 수행한 후, t5 구간에서 다시 PD 카운터(162)가 리셋되었다가 t6 구간 및 t7 구간에 걸쳐 다시 PD 카운터(162)의 카운트 값이 증가하는 형태를 보이게 된다.

한편, 도 7은 t1~t3 구간에서 연속적으로 로우 데이터가 전송되고, t4 구간은 하이 데이터가 전송되고, t5~t7 구간은 다시 연속적으로 로우 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 3개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것으로, 상기 도 6과 비교하여 PU 카운터(142)와 PD 카운터(162)가 반대로 동작하게 되고, 이에 따라 이에 따라 출력단(DQ)의 파형은 상기 도 6과는 반대의 양상을 나타내고 있다.

다음으로, 도 8은 t1~t4 구간에서 연속적으로 하이 데이터가 전송되고, t5 구간은 로우 데이터가 전송되고, t6~t7 구간은 다시 연속적으로 하이 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 4개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것이다.

이 경우, t2 구간, t3 구간, t4 구간에 걸쳐 PD 카운터(162)의 카운트 값이 증가하게 되고, 이에 따라 드라이버 NMOS 트랜지스터 Q6, Q7, Q8, Q9까지 턴온된 상태가 되며, t5 구간에서 드라이버 NMOS 트랜지스터 Q6, Q7, Q8, Q9가 인터-심볼 간섭 노이즈를 제어하는 동작을 수행한 후, t6 구간에서 다시 PD 카운터(162)가 리셋되었다가 t7 구간에서 다시 PD 카운터(162)의 카운트 값이 증가하는 형태를 보이게 된다.

한편, 도 9는 t1~t4 구간에서 연속적으로 로우 데이터가 전송되고, t5 구간은 하이 데이터가 전송되고, t6~t7 구간은 다시 연속적으로 로우 데이터가 전송되는 비대칭 데이터 패턴 전송 케이스를 나타낸 것이다. 즉, 연속되는 4개의 같은 극성 데이터 이후에 1개의 반대 극성 데이터가 전송되는 케이스에 관한 것으로, 상기 도 8과 비교하여 PU 카운터(142)와 PD 카운터(162)가 반대로 동작하게 되고, 이에 따라 출력단(DQ)의 파형은 상기 도 8과는 반대의 양상을 나타내고 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 인터-심볼 간섭 제어용 보조 풀업 구동부(140)에서 4개의 드라이버 PMOS 트랜지스터를 사용하고, 인터-심볼 간섭 제어용 보조 풀다운 구동부(160)에서 4개의 드라이버 NMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 드라이버 트랜지스터로 다른 극성의 트랜지스터를 사용하는 것도 가능할 뿐만 아니라 드라이버 트랜지스터의 수를 변경하는 경우에도 본 발명은 적용된다.

또한, 전술한 실시예에서는 데이터 전송 패턴을 기록하고 추적하는데 출력 구동 제어부(180)로부터 출력되는 출력 데이터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 전송되는 데이터의 극성을 파악할 수 있는 모든 신호(예컨대, 풀업/풀다운 제어신호)를 이용하는 경우에 적용된다.

전술한 본 발명은 강한 데이터 전송 사이클에서 미리 약한 데이터에 대한 출력단 구동력을 증대시켜 놓음으로써 이어지는 약한 데이터 전송 사이클에서 슬루 레이트를 높여 충분한 데이터 레벨을 확보할 수 있으며, 이로 인하여 데이터 전송인터-심볼 간섭 노이즈를 제거하고, 신호 무결성을 확보할 수 있다.

Claims

출력 데이터로 출력단을 구동하기 위한 메인 구동수단과,

출력 데이터의 전송 패턴에 따라 상기 출력단을 보조적으로 구동하기 위한 인터-심볼 간섭 제어용 보조 구동수단을

을 구비하는 반도체 소자의 출력 드라이버.
출력 데이터로 출력단을 구동하기 위한 메인 구동수단;

상기 출력 데이터의 전송 패턴을 추적하여 상기 출력단을 보조적으로 풀업 구동하기 위한 인터-심볼 간섭 제어용 보조 풀업 구동부;

상기 출력 데이터의 전송 패턴을 추적하여 상기 출력단을 보조적으로 풀다운 구동하기 위한 인터-심볼 간섭 제어용 보조 풀다운 구동부

를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
제2항에 있어서,

상기 메인 구동수단은,

상기 출력 데이터를 전치 구동하여 풀업 제어신호를 생성하기 위한 풀업 전치 드라이버;

상기 출력 데이터를 전치 구동하여 풀다운 제어신호를 생성하기 위한 풀다운 전치 드라이버;

상기 풀업 제어신호에 응답하여 상기 출력단을 풀업 구동하기 위한 메인 풀업 드라이버; 및

상기 풀다운 제어신호에 응답하여 상기 출력단을 풀다운 구동하기 위한 메인 풀다운 드라이버를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
제3항에 있어서,

상기 인터-심볼 간섭 제어용 보조 풀업 구동부는,

상기 출력 데이터의 연속적인 로우 데이터를 카운팅하기 위한 제1 카운팅부;

상기 제1 카운팅부로부터 출력된 카운트 값을 디코딩하기 위한 제1 디코딩부;

상기 풀업 제어신호에 응답하여 상기 출력단을 풀업 구동하기 위한 보조 풀업 드라이버; 및

상기 제1 디코딩부의 출력신호에 응답하여 상기 보조 풀업 드라이버에 흐르는 전류를 구동하기 위한 다수의 제1 드라이버를 포함하는 제1 구동부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
제4항에 있어서,

상기 인터-심볼 간섭 제어용 보조 풀다운 구동부는,

상기 출력 데이터의 연속적인 하이 데이터를 카운팅하기 위한 제2 카운팅부;

상기 제2 카운팅부로부터 출력된 카운트 값을 디코딩하기 위한 제2 디코딩부;

상기 풀다운 제어신호에 응답하여 상기 출력단을 풀다운 구동하기 위한 보조 풀다운 드라이버; 및

상기 제2 디코딩부의 출력신호에 응답하여 상기 보조 풀다운 드라이버에 흐르는 전류를 구동하기 위한 다수의 제2 드라이버를 포함하는 제2 구동부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
제5항 또는 제6항에 있어서,

상기 제1 구동부는 전원전압단 및 상기 보조 풀업 드라이버 사이에 병렬로 접속되며, 상기 제1 디코딩부의 출력신호 각 비트를 게이트 입력으로 하는 다수의 드라이버 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
제5항 또는 제6항에 있어서,

상기 제2 구동부는 접지전압단 및 상기 보조 풀다운 드라이버 사이에 병렬로 접속되며, 상기 제2 디코딩부의 출력신호 각 비트를 게이트 입력으로 하는 다수의 드라이버 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
제6항에 있어서,

상기 제1 카운팅부는 하이 데이터가 출력되는 사이클의 다음 사이클에서 리셋되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.
제7항에 있어서,

상기 제2 카운팅부는 로우 데이터가 출력되는 사이클의 다음 사이클에서 리셋되는 것을 특징으로 하는 반도체 소자의 출력 드라이버.