JP2004032600A - 出力バッファ回路 - Google Patents
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Abstract
【課題】データ信号及びインピーダンスコードが非同期に供給されることによる波形歪みの発生を防止しつつ、最新のインピーダンスコードを取り込むことで出力インピーダンスと伝送線路の特性インピーダンスの整合のずれを抑止することが可能な出力バッファ回路を提供する。
【解決手段】外部から供給されるデータ信号に同期してインピーダンスコードをプリドライバ回路のＰｃｈ駆動回路へ出力する第１のフリップフロップと、外部から供給されるデータ信号の同期してインピーダンスコードをプリドライバ回路のＮｃｈ駆動回路へ出力する第２のフリップフロップとを有する構成とする。
【選択図】 図１
【解決手段】外部から供給されるデータ信号に同期してインピーダンスコードをプリドライバ回路のＰｃｈ駆動回路へ出力する第１のフリップフロップと、外部から供給されるデータ信号の同期してインピーダンスコードをプリドライバ回路のＮｃｈ駆動回路へ出力する第２のフリップフロップとを有する構成とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、データ信号を伝送線路へ送出するための出力バッファ回路に関し、特に出力インピーダンスの調整が可能な出力バッファ回路に関する。
【０００２】
【従来の技術】
近年のコンピュータシステム等は、ＣＰＵの高速化に伴って半導体集積回路装置間、あるいは半導体集積回路装置が搭載されるプリント基板間の信号転送速度も高速化され、例えば、数ＧＨｚ程度の高周波信号が送受信されるようになってきた。したがって、これらの高周波信号を伝送するための伝送線路には、プリント基板上やプリント基板間を接続するためのマザーボード上に形成されたマイクロストリップラインあるいは同軸ケーブル等が用いられる。
【０００３】
データ転送速度が比較的遅い低周波信号を伝送する場合、伝送線路長に対して信号波長が十分に長いため、伝送線路のどの部位でみても信号の位相はほぼ同じになる。したがって、伝送線路端でインピーダンスの不整合に起因する反射ノイズが発生しても、それらのノイズも信号とほぼ同位相のため、信号波形を著しく損なうことは無い。
【０００４】
しかしながら、高周波信号を伝送する場合は、伝送線路長に対して信号波長が極端に短くなるため、伝送線路の部位によって信号の位相が変わってくる。したがって、反射ノイズがどの位相に影響するかが不確定であり、信号波形を著しく損なう可能性がある。
【０００５】
このような問題に対処するため、一般に高周波信号を伝送する場合は、伝送線路の特性インピーダンスと信号受信端あるいは信号送信端のインピーダンスを一致（整合）させ、伝送線路端における反射ノイズの発生を抑制する終端処理が実施される。
【０００６】
なお、終端処理には、信号受信端と電源供給線や接地電位間を伝送線路の特性インピーダンスと等しい抵抗器（終端抵抗）で接続する並列終端と、信号を送出する出力バッファ回路の出力インピーダンスを伝送線路の特性インピーダンスに一致させる直列終端とが知られている。
【０００７】
直列終端を行う場合、半導体集積回路装置は、その使用状態によって周囲温度や電源電圧等の外部条件が変動し、さらには半導体集積回路装置自身の特性もばらつくため、これらの外部条件の変動や特性のばらつきにより出力バッファ回路の出力インピーダンスが変動する問題がある。
【０００８】
そこで、半導体集積回路装置内に出力バッファ回路の出力インピーダンスを調整するためのインピーダンス調整回路を備え、出力バッファ回路の出力インピーダンスを外部条件に応じて最適な値に適宜変更することで本問題を解決する手法が採用されている。このような出力インピーダンスの調整機能を備えた従来の出力バッファ回路及びインピーダンス調整回路を図６及び図７に示す。
【０００９】
図６は従来の出力バッファ回路の構成を示す図であり、同図（ａ）はメインバッファ部の構成を示す回路図、同図（ｂ）はプリバッファ部の構成を示す回路図である。また、図７はインピーダンス調整回路の一構成例を示すブロック図である。
【００１０】
従来の出力バッファ回路は、図６（ａ）に示すように所定の出力インピーダンスを備えたｐチャネルＭＯＳＦＥＴ（Ｐｃｈ）及びｎチャネルＭＯＳＦＥＴ（Ｎｃｈ）から成る複数の（ｎ段：ｎは正の整数）ドライバ回路１０１〜１０ｎを備え、該ドライバ回路１０１〜１０ｎの出力端が共通に接続されたメインバッファ部１と、図６（ｂ）に示すようにメインバッファ部１が備える複数のドライバ回路１０１〜１０ｎを動作させるために、各ドライバ回路１０１〜１０ｎに対応して設けられた複数の（ｎ段：ｎは正の整数）プリドライバ回路２０１〜２０ｎから成るプリバッファ部２とを有する構成である。
【００１１】
メインバッファ部１のドライバ回路１０１〜１０ｎは、外部条件の変動で想定される出力インピーダンスの変動範囲をカバーするのに必要な数だけ設けられ、出力インピーダンスが伝送線路の特性インピーダンスと一致するように、対応するプリドライバ回路２０１〜２０ｎにより所定数だけ駆動される。
【００１２】
プリドライバ回路２０１〜２０ｎは、メインバッファ部１のドライバ回路１０１〜１０ｎが備えるｐチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続されたトランスファーゲート２１、２２と、メインバッファ部１のドライバ回路１０１〜１０ｎが備えるｎチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続されたトランスファーゲート２３、２４と、トランスファーゲート２１、２２を不図示のインピーダンス調整回路から送信される制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）にしたがって動作させるインバータ２５、２６と、トランスファーゲート２３、２４を不図示のインピーダンス調整回路から送信される制御信号Ｒｄｎ（０）〜Ｒｄｎ（ｎ）にしたがって動作させるインバータ２７、２８とを有する構成である。
【００１３】
プリバッファ部２は、半導体集積回路装置の内部から供給されるデータ信号ｄａｔａにしたがって、メインバッファ部１の対応するドライバ回路１０１〜１０ｎが備えるｐチャネルＭＯＳＦＥＴをＯＦＦまたは電源電圧ＶＤＤにクランプさせ、ｎチャネルＭＯＳＦＥＴをＯＦＦまたは接地電位ＧＮＤにクランプさせる。このとき、各プリドライバ回路２０１〜２０ｎは、上述したインピーダンス調整回路から送信される制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）、Ｒｄｎ（０）〜Ｒｄｎ（ｎ）にしたがってメインバッファ部１の対応するドライバ回路１０１〜１０ｎを動作または停止させる。図２（ｂ）に示す構成では、制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）、Ｒｄｎ（０）〜Ｒｄｎ（ｎ）が“１”のときに、対応するドライバ回路１０１〜１０ｎを動作させ、制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）、Ｒｄｎ（０）〜Ｒｄｎ（ｎ）が“０”のときに、対応するドライバ回路１０１〜１０ｎの動作を停止（ディスイネーブル）させる。
【００１４】
なお、制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）はドライバ回路１０１〜１０ｎが備えるｐチャネルＭＯＳＦＥＴに対応する信号であり、制御信号Ｒｄｎ（０）〜Ｒｄｎ（ｎ）はドライバ回路１０１〜１０ｎが備えるｎチャネルＭＯＳＦＥＴに対応する信号である。以下では、制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）をインピーダンスコードＲｕｐ［１：ｎ］と定義し、制御信号Ｒｄｎ（０）〜Ｒｄｎ（ｎ）をインピーダンスコードＲｄｎ［１：ｎ］と定義する。
【００１５】
図７に示すように、インピーダンス調整回路３は、出力バッファ回路の出力インピーダンスをモニタするために用いられる、図６に示した出力バッファ回路と同一構成の出力ダミー回路３１と、伝送線路の特性インピーダンスと等しい抵抗値に設定された比較抵抗器３２と、出力ダミー回路３１の出力電圧と所定の基準電圧とを比較し、その比較結果を出力するコンパレータ３３と、出力ダミー回路３１にインピーダンスコードを供給して出力インピーダンスを変化させると共に、コンパレータ３３から出力される比較結果にしたがって出力バッファ回路にインピーダンスコードを供給する制御回路３４とを有する構成である。なお、以下ではインピーダンス調整回路３によりインピーダンスコードを生成する処理をキャリブレーションと称する。
【００１６】
比較抵抗器３２の一端は出力ダミー回路の出力端に接続され、比較抵抗器３２の他端は、ドライバ回路１０１〜１０ｎのｐチャネルＭＯＳＦＥＴのキャリブレーション時に接地電位ＧＮＤへ接続され、ドライバ回路１０１〜１０ｎのｎチャネルＭＯＳＦＥＴのキャリブレーション時に電源電圧ＶＤＤが供給される。
【００１７】
次に、図７に示したインピーダンス調整回路によるキャリブレーション動作について図７を参照しつつ図８を用いて説明する。
【００１８】
図８は図７に示したインピーダンス調整回路によるキャリブレーション動作時の出力ダミー回路から出力される分圧電圧の様子を示す波形図である。
【００１９】
ドライバ回路１０１〜１０ｎのｐチャネルＭＯＳＦＥＴのキャリブレーションを行う場合、制御回路３４は出力ダミー回路３１へ供給するインピーダンスコードを所定の周期毎に変化させて、出力ダミー回路３１のメインバッファ回路が有するドライバ回路の動作数を徐々に増加させる。このとき、出力ダミー回路３１からは電源電圧ＶＤＤを出力インピーダンスと比較抵抗器３２の抵抗値で分圧した分圧電圧が出力される。この分圧電圧は、図８（ａ）に示すように、ドライバ回路の動作数（駆動Ｔｒ数）の増加に伴って出力インピーダンスが徐々に低下するために増加する。
【００２０】
分圧電圧はコンパレータ３３によって基準電圧（例えば、ＶＤＤ／２）と比較され、分圧電圧が基準電圧を超えたとき、制御回路３４は出力ダミー回路３１へ供給していたインピーダンスコードＲｕｐ［１：ｎ］を出力バッファ回路のプリバッファ部２へ供給する。
【００２１】
同様に、ドライバ回路１０１〜１０ｎのｎチャネルＭＯＳＦＥＴのキャリブレーションを実行する場合、制御回路３４は出力ダミー回路３１へ供給するインピーダンスコードを所定の周期毎に変化させて、出力ダミー回路３１のメインバッファ回路が有するドライバ回路の動作数を徐々に増加させる。このとき、出力ダミー回路３１からは電源電圧ＶＤＤを比較抵抗器３２の抵抗値と出力インピーダンスで分圧した分圧電圧が出力される。この分圧電圧は、図８（ｂ）に示すように、ドライバ回路の動作数（駆動Ｔｒ数）の増加に伴って出力インピーダンスが徐々に低下するために低下する。
【００２２】
分圧電圧はコンパレータ３３によって基準電圧（例えば、ＶＤＤ／２）と比較され、分圧電圧が基準電圧よりも低下したとき、制御回路３４は出力ダミー回路３１へ供給していたインピーダンスコードＲｄｎ［１：ｎ］を出力バッファ回路へ供給する。
【００２３】
【発明が解決しようとする課題】
上述したインピーダンス調整回路は、通常、半導体集積回路装置に電源電圧が供給されている間は常にキャリブレーションを実行し、出力バッファ回路へ供給するインピーダンスコードを更新している。
【００２４】
このとき、データ信号ｄａｔａ及びインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］は出力バッファ回路に対して非同期に供給されるため、出力バッファ回路が信号送信時にインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］を取り込むと、メインバッファ部から“１”または“０”が出力されている途中やスイッチング動作中にドライバ回路の動作数が変動し、出力インピーダンスが変わってしまうことがある。そのため、信号波形に歪みが生じ、データ信号が正しく伝送できない可能性がある。
【００２５】
このような問題を回避するためには、例えば、図９に示す半導体集積回路装置のイニシャライズ時やディスイネーブル状態時にのみキャリブレーションを実施する方法が考えられる。しかしながら、この場合は半導体集積回路装置の通常動作時に最新のインピーダンスコードを取り込むことができないため、出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスとの整合がずれる問題が生じる。なお、図９ではインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］が外部条件に応じて変化することを示すために階段状の波形で記載しているが、実際のインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］は各プリドライバ回路に対して“１”または“０”のディジタルデータで供給される。
【００２６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、データ信号及びインピーダンスコードが非同期に供給されることによる波形歪みの発生を防止しつつ、最新のインピーダンスコードを取り込むことで出力インピーダンスと伝送線路の特性インピーダンスの整合のずれを抑止することが可能な出力バッファ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記目的を達成するため本発明の出力バッファ回路は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備え、出力端が共通に接続された複数のドライバ回路から成るメインバッファ部と、
前記ドライバ回路のｐチャネルＭＯＳＦＥＴを動作させるためのＰｃｈ駆動回路及び前記ドライバ回路のｎチャネルＭＯＳＦＥＴを動作させるためのＮｃｈ駆動回路を備え、各ドライバ回路に対応して設けられた複数のプリドライバ回路から成るプリバッファ部と、
を有し、
前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが前記プリドライバ回路へ供給される出力バッファ回路であって、
データ信号に同期して前記インピーダンスコードを前記Ｐｃｈ駆動回路へ出力する第１のフリップフロップと、
前記データ信号の同期して前記インピーダンスコードを前記Ｎｃｈ駆動回路へ出力する第２のフリップフロップと、
を有する構成である。
【００２８】
このとき、前記第１のフリップフロップは、
前記データ信号の立ち下がりに同期して前記インピーダンスコードを取り込みし、前記データ信号の立ち上がりに同期して取り込んだインピーダンスコードを出力するマスター・スレーブ型のフリップフロップであってもよく、
前記第２のフリップフロップは、
前記データ信号の立ち上がりに同期して前記インピーダンスコードを取り込み、前記データ信号の立ち下がりに同期して取り込んだインピーダンスコードを出力するマスター・スレーブ型のフリップフロップであってもよい。
【００２９】
また、本発明の他の出力バッファ回路は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備え、出力端が共通に接続された複数のドライバ回路から成るメインバッファ部と、
前記ドライバ回路のｐチャネルＭＯＳＦＥＴを動作させるためのＰｃｈ駆動回路及び前記ドライバ回路のｎチャネルＭＯＳＦＥＴを動作させるためのＮｃｈ駆動回路を備え、各ドライバ回路に対応して設けられた複数のプリドライバ回路から成るプリバッファ部と、
を有し、
前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが前記プリドライバ回路へ供給される出力バッファ回路であって、
データ信号が“１”のとき、入力されたインピーダンスコードをそのまま前記Ｐｃｈ駆動回路へ出力し、前記データ信号が“０”のとき、前記データ信号の立ち下がりに同期して入力されたインピーダンスコードを保持して前記Ｐｃｈ駆動回路へ出力する第１のラッチ回路と、
前記データ信号が“１”のとき、前記データ信号の立ち上がりに同期して入力されたインピーダンスコードを保持して前記Ｎｃｈ駆動回路へ出力し、前記データ信号が“０”のとき、入力されたインピーダンスコードをそのまま前記Ｎｃｈ駆動回路へ出力する第２のラッチ回路と、
を有する構成である。
【００３０】
このとき、前記第１のラッチ回路は、
前記データ信号が“１”のときに導通し、前記データ信号が“０”のときに非導通となる、前記インピーダンスコードが入力される第１のトランスファーゲートと、
前記第１のトランスファーゲートの出力信号を保持するために互いの出力が入力に帰還される第１のインバータ及び第２のインバータと、
前記第１のインバータと前記第２のインバータ間に挿入される、前記データ信号が“１”のときに非導通となり、前記データ信号が“０”のときに導通する第２のトランスファーゲートと、
を有する構成であってもよく、
前記第２のラッチ回路は、
前記データ信号が“０”のときに導通し、前記データ信号が“１”のときに非導通となる、前記インピーダンスコードが入力される第３のトランスファーゲートと、
前記第３のトランスファーゲートの出力信号を保持するために互いの出力が入力に帰還される第３のインバータ及び第４のインバータと、
前記第３のインバータと前記第４のインバータ間に挿入される、前記データ信号が“０”のときに非導通となり、前記データ信号が“１”のときに導通する第４のトランスファーゲートと、
を有する構成であってもよい。
【００３１】
上記のように構成された出力バッファ回路では、外部から供給されるデータ信号に同期してインピーダンスコードをＰｃｈ駆動回路へ出力する第１のフリップフロップと、データ信号の同期してインピーダンスコードをＮｃｈ駆動回路へ出力する第２のフリップフロップとを有することで、メインバッファ部から“１”または“０”が出力されている途中やスイッチング動作中にドライバ回路の動作数が変動して出力インピーダンスが変わる問題が防止される。
【００３２】
また、データ信号が“１”のとき、入力されたインピーダンスコードをそのままＰｃｈ駆動回路へ出力し、データ信号が“０”のとき、データ信号の立ち下がりに同期して入力されたインピーダンスコードを保持してＰｃｈ駆動回路へ出力する第１のラッチ回路と、データ信号が“１”のとき、データ信号の立ち上がりに同期して入力されたインピーダンスコードを保持してＮｃｈ駆動回路へ出力し、データ信号が“０”のとき、入力されたインピーダンスコードをそのままＮｃｈ駆動回路へ出力する第２のラッチ回路とを有することで、データ信号が同じ値で連続する場合でもプリラッチ部へ供給されるインピーダンスコードが更新される。
【００３３】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３４】
（第１の実施の形態）
図１は本発明の出力バッファ回路の第１の実施の形態が有するプリバッファ部の構成を示す回路図である。
【００３５】
図１に示すように、本実施形態の出力バッファ回路は、図６（ｂ）に示した従来のプリバッファ部の各プリドライバ回路に、半導体集積回路装置内部から供給されるデータ信号ｄａｔａをクロック（ＣＬＫ）入力とし、インピーダンス調整回路から供給されるインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］をデータ（Ｄ）入力とする第１のフリップフロップ２０１及び第２のフリップフロップ２０２を追加した構成である。
【００３６】
第１のフリップフロップ２０１は、メインバッファ部のドライバ回路が備えるｐチャネルＭＯＳＦＥＴを動作させるためにプリドライバ回路が有するトランスファーゲート２１、２２（以下、Ｐｃｈ駆動回路と称す）に駆動信号を供給するマスター・スレーブ型のフリップフロップであり、データ信号ｄａｔａの立ち下がりに同期してインピーダンスコードＲｕｐ［１：ｎ］を取り込み、データ信号ｄａｔａの立ち上がりに同期して取り込んだインピーダンスコードＲｕｐ［１：ｎ］をインバータ２５へ出力する。
【００３７】
一方、第２のフリップフロップ２０２は、メインバッファ部のドライバ回路が備えるｎチャネルＭＯＳＦＥＴを動作させるためにプリドライバ回路が有するトランスファーゲート２３、２４（以下、Ｎｃｈ駆動回路と称す）に駆動信号を供給するマスター・スレーブ型のフリップフロップであり、データ信号ｄａｔａの立ち上がりに同期してインピーダンスコードＲｄｎ［１：ｎ］を取り込み、データ信号ｄａｔａの立ち下がりに同期して取り込んだインピーダンスコードＲｄｎ［１：ｎ］をインバータ２７へ出力する。
【００３８】
プリバッファ部のその他の構成及びメインバッファ部の構成は、従来と同様であるため、その説明は省略する。なお、図１では、プリバッファ部の各プリドライバ回路が有するトランスファーゲート２１〜２４、及びインバータ２５〜２８に、図６（ｂ）に示した従来のプリバッファ部と同じ符号を付与している。
【００３９】
次に、本実施形態の出力バッファ回路のキャリブレーション動作について、図１を参照しつつ図２を用いて説明する。
【００４０】
図２は図１に示した出力バッファ回路のキャリブレーション動作の様子を示す模式図である。
【００４１】
図２に示すように、本実施形態の出力バッファ回路では、データ信号ｄａｔａの立ち下がりに同期してインピーダンスコードＲｕｐ［１：ｎ］が第１のフリップフロップ２０１へ取り込まれ、データ信号ｄａｔａの立ち上がりに同期して取り込まれたインピーダンスコードＲｕｐ［１：ｎ］がプリドライバ回路のＰｃｈ駆動回路２０３へ供給される。
【００４２】
また、データ信号ｄａｔａの立ち上がりに同期してインピーダンスコードＲｄｎ［１：ｎ］が第２のフリップフロップ２０２へ取り込まれ、データ信号ｄａｔａの立ち下がりに同期して取り込まれたインピーダンスコードＲｄｎ［１：ｎ］がプリドライバ回路のＮｃｈ駆動回路２０４へ供給される。なお、図２の矢印点線はＰｃｈ駆動回路２０３へインピーダンスコードＲｕｐ［１：ｎ］が取り込まれるタイミングを示し、図２の矢印実線はＮｃｈ駆動回路２０４へインピーダンスコードＲｄｎ［１：ｎ］が取り込まれるタイミングを示している。
【００４３】
したがって、本実施形態の出力バッファ回路の構成によれば、第１のフリップフロップ２０１及び第２のフリップフロップ２０２により、インピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］がデータ信号ｄａｔａに同期してプリドライバ回路へ取り込まれるため、メインバッファ部から“１”または“０”が出力されている途中やスイッチング動作中にドライバ回路の動作数が変動して出力インピーダンスが変わる問題が防止される。また、プリバッファ部は、最新のインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］を取り込むことができるため、出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスの整合のずれが低減される。
【００４４】
（第２の実施の形態）
図３は本発明の出力バッファ回路の第２の実施の形態が有するプリバッファ部の構成を示す回路図である。また、図４は図３に示した第１のラッチ回路の一構成例を示す回路図であり、図５は図３に示した第２のラッチ回路の一構成例を示す回路図である。
【００４５】
図３に示すように、本実施形態の出力バッファ回路は、図６（ｂ）に示した従来のプリバッファ部の各プリドライバ回路に、半導体集積回路装置内部から供給されるデータ信号ｄａｔａをクロック（ＣＬＫ）入力とし、インピーダンス調整回路から供給されるインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］をデータ（Ｄ）入力とする第１のラッチ回路２１１及び第２のラッチ回路２１２を追加した構成である。プリバッファ部のその他の構成及びメインバッファ部の構成は、従来と同様であるため、その説明は省略する。
【００４６】
図４に示すように、第１のラッチ回路２１１は、クロック入力端子ＣＬＫから入力された信号を反転させるインバータ３１と、インバータ３１の出力信号を反転させるインバータ３２と、データ入力端子Ｄに入力された信号を反転させるインバータ３３と、インバータ３３の出力信号が入力され、インバータ３１、３２の出力信号で導通／非導通が制御されるトランスファーゲート３４と、トランスファーゲート３４の出力信号を保持するインバータ３５、３６と、インバータ３６の出力信号が入力され、出力端子がインバータ３５の入力端子に接続された、インバータ３１、３２の出力信号で導通／非導通が制御されるトランスファーゲート３７と、インバータ３５の出力信号を外部へ送出するためのバッファゲート３８と、インバータ３６の出力信号を外部へ送出するためのバッファゲート３９とを有する構成である。なお、図４では２つの出力端子Ｑ、ＱＢを備えた構成を示しているが、出力端子はいずれか一方だけでもよい。
【００４７】
このような構成では、データ信号ｄａｔａが“１”のとき、すなわちクロック入力端子ＣＬＫに“Ｈｉｇｈ”が入力されると、トランスファーゲート３４が導通し、トランスファーゲート３７が非導通となるため、データ入力端子Ｄに入力されたインピーダンスコードＲｕｐ［１：ｎ］が第１のラッチ回路２１１の出力端子Ｑからそのまま出力されてプリドライバ回路のＰｃｈ駆動回路へ供給される。
【００４８】
一方、データ信号ｄａｔａが“０”のとき、すなわちクロック入力端子ＣＬＫに“Ｌｏｗ”が入力されると、トランスファーゲート３４が非導通となり、トランスファーゲート３７が導通するため、データ信号ｄａｔａの立ち下がりに同期してデータ入力端子Ｄから入力されたインピーダンスコードＲｕｐ［１：ｎ］が第１のラッチ回路２１１で保持され、その値が出力端子Ｑから出力されてプリドライバ回路のＰｃｈ駆動回路へ供給される。
【００４９】
図５に示すように、第２のラッチ回路２１２は、トランスファーゲート４４及びトランスファーゲート４７と、それらに制御信号を供給するインバータ４１、４２との接続が、図４に示した第１のラッチ回路２１１と異なっている。その他の構成は第１のラッチ回路２１１と同様であるため、その説明は省略する。
【００５０】
このような構成では、データ信号ｄａｔａが“１”のとき、すなわちクロック入力端子ＣＬＫに“Ｈｉｇｈ”が入力されると、トランスファーゲート４４が非導通となり、トランスファーゲート４７が導通するため、データ信号ｄａｔａの立ち上がりに同期して入力されたインピーダンスコードＲｄｎ［１：ｎ］が第２のラッチ回路２１２で保持され、その値が出力端子Ｑから出力されてプリドライバ回路のＮｃｈ駆動回路へ供給される。
【００５１】
一方、データ信号ｄａｔａが“０”のとき、すなわちクロック入力端子ＣＬＫに“Ｌｏｗ”が入力されると、トランスファーゲート４４が導通し、トランスファーゲート４７が非導となるため、データ入力端子Ｄに入力されたインピーダンスコードＲｄｎ［１：ｎ］が第２のラッチ回路２１２の出力端子Ｑからそのまま出力されてプリドライバ回路のＮｃｈ駆動回路へ供給される。
【００５２】
図１に示した第１の実施の形態の出力バッファ回路では、データ信号ｄａｔａが変化しない場合にプリバッファ部で取り込むインピーダンスコードが更新できない問題が生じる。例えば、データ信号ｄａｔａとして“０”が連続して入力された場合、その間にインピーダンスコードＲｕｐ［１：ｎ］、Ｒｄｎ［１：ｎ］が変化しても、次にデータ信号ｄａｔａが“１”になるときには、データ信号ｄａｔａが“０”で連続する直前に取り込んだインピーダンスコードＲｄｎ［１：ｎ］でメインバッファ部が駆動されてしまう。
【００５３】
同様に、データ信号ｄａｔａとして“１”が連続して入力された場合も、次にデータ信号ｄａｔａが“０”になるときには、“１”で連続する直前に取り込んだインピーダンスコードＲｕｐ［１：ｎ］でメインバッファ部が駆動されてしまう。
【００５４】
本実施形態では、第１の実施の形態のフリップフロップの代わりに図４及び図５に示した第１のラッチ回路２１１、第２のラッチ回路２１２を用いることで、データ信号ｄａｔａとインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］とを同期させる。
【００５５】
さらに、図４及び図５に示した第１のラッチ回路２１１及び第２のラッチ回路２１２では、クロック入力端子ＣＬＫに入力されるデータ信号ｄａｔａが“０”で連続する場合は第２のラッチ回路２１２のデータ入力端子Ｄに入力されるインピーダンスコードＲｄｎ［１：ｎ］がＮｃｈ駆動回路２０４へそのまま出力され、次にデータ信号ｄａｔａが“１”になるときには、最新のインピーダンスコードＲｄｎ［１：ｎ］でメインバッファ部が駆動される。また、クロック入力端子ＣＬＫに入力されるデータ信号ｄａｔａが“１”で連続する場合は第１のラッチ回路２１１のデータ入力端子Ｄに入力されるインピーダンスコードＲｕｐ［１：ｎ］がそのままＰｃｈ駆動回路２０３へ出力され、次にデータ信号ｄａｔａが“０”になるときには、最新のインピーダンスコードＲｕｐ［１：ｎ］でメインバッファ部が駆動される。
【００５６】
したがって、本実施形態の出力バッファ回路は、第１の実施の形態の出力バッファ回路に比べて、データ信号ｄａｔａが同じ値で連続する場合でも最新のインピーダンスコードで駆動されるため、出力インピーダンスと伝送線路の特性インピーダンスの整合のずれがより低減される。
【００５７】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００５８】
外部から供給されるデータ信号に同期してインピーダンスコードをＰｃｈ駆動回路へ出力する第１のフリップフロップと、データ信号の同期してインピーダンスコードをＮｃｈ駆動回路へ出力する第２のフリップフロップとを有することで、メインバッファ部から“１”または“０”が出力されている途中やスイッチング動作中にドライバ回路の動作数が変動して出力インピーダンスが変わる問題が防止される。また、プリバッファ部で最新のインピーダンスコードを取り込むことができるため、出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスの整合のずれが低減される。
【００５９】
また、データ信号が“１”のとき、入力されたインピーダンスコードをそのままＰｃｈ駆動回路へ出力し、データ信号が“０”のとき、データ信号の立ち下がりに同期して入力されたインピーダンスコードを保持してＰｃｈ駆動回路へ出力する第１のラッチ回路と、データ信号が“１”のとき、データ信号の立ち上がりに同期して入力されたインピーダンスコードを保持してＮｃｈ駆動回路へ出力し、データ信号が“０”のとき、入力されたインピーダンスコードをそのままＮｃｈ駆動回路へ出力する第２のラッチ回路とを有することで、データ信号が同じ値で連続する場合でもプリラッチ部へ供給されるインピーダンスコードが更新されるため、出力インピーダンスと伝送線路の特性インピーダンスの整合のずれがより低減される。
【図面の簡単な説明】
【図１】本発明の出力バッファ回路の第１の実施の形態が有するプリバッファ部の構成を示す回路図である。
【図２】図１に示した出力バッファ回路のキャリブレーション動作の様子を示す模式図である。
【図３】本発明の出力バッファ回路の第２の実施の形態が有するプリバッファ部の構成を示す回路図である。
【図４】図３に示した第１のラッチ回路の一構成例を示す回路図である。
【図５】図３に示した第２のラッチ回路の一構成例を示す回路図である。
【図６】従来の出力バッファ回路の構成を示す図であり、同図（ａ）はメインバッファ部の構成を示す回路図、同図（ｂ）はプリバッファ部の構成を示す回路図である。
【図７】インピーダンス調整回路の一構成例を示すブロック図である。
【図８】図７に示した出力ダミー回路から出力される分圧電圧のキャリブレーション時の様子を示す波形図である。
【図９】図６に示した出力バッファ回路のキャリブレーション動作の様子を示す模式図である。
【符号の説明】
２１〜２４、３４、３７、４４、４７ トランスファーゲート
２５〜２８、３１〜３３、３５、３６、４１、４２、４５、４６ インバータ
３８、３９ バッファゲート
２０１ 第１のフリップフロップ
２０２ 第２のフリップフロップ
２０３ Ｐｃｈ駆動回路
２０４ Ｎｃｈ駆動回路
２１１ 第１のラッチ回路
２２２ 第２のラッチ回路
【発明の属する技術分野】
本発明は、データ信号を伝送線路へ送出するための出力バッファ回路に関し、特に出力インピーダンスの調整が可能な出力バッファ回路に関する。
【０００２】
【従来の技術】
近年のコンピュータシステム等は、ＣＰＵの高速化に伴って半導体集積回路装置間、あるいは半導体集積回路装置が搭載されるプリント基板間の信号転送速度も高速化され、例えば、数ＧＨｚ程度の高周波信号が送受信されるようになってきた。したがって、これらの高周波信号を伝送するための伝送線路には、プリント基板上やプリント基板間を接続するためのマザーボード上に形成されたマイクロストリップラインあるいは同軸ケーブル等が用いられる。
【０００３】
データ転送速度が比較的遅い低周波信号を伝送する場合、伝送線路長に対して信号波長が十分に長いため、伝送線路のどの部位でみても信号の位相はほぼ同じになる。したがって、伝送線路端でインピーダンスの不整合に起因する反射ノイズが発生しても、それらのノイズも信号とほぼ同位相のため、信号波形を著しく損なうことは無い。
【０００４】
しかしながら、高周波信号を伝送する場合は、伝送線路長に対して信号波長が極端に短くなるため、伝送線路の部位によって信号の位相が変わってくる。したがって、反射ノイズがどの位相に影響するかが不確定であり、信号波形を著しく損なう可能性がある。
【０００５】
このような問題に対処するため、一般に高周波信号を伝送する場合は、伝送線路の特性インピーダンスと信号受信端あるいは信号送信端のインピーダンスを一致（整合）させ、伝送線路端における反射ノイズの発生を抑制する終端処理が実施される。
【０００６】
なお、終端処理には、信号受信端と電源供給線や接地電位間を伝送線路の特性インピーダンスと等しい抵抗器（終端抵抗）で接続する並列終端と、信号を送出する出力バッファ回路の出力インピーダンスを伝送線路の特性インピーダンスに一致させる直列終端とが知られている。
【０００７】
直列終端を行う場合、半導体集積回路装置は、その使用状態によって周囲温度や電源電圧等の外部条件が変動し、さらには半導体集積回路装置自身の特性もばらつくため、これらの外部条件の変動や特性のばらつきにより出力バッファ回路の出力インピーダンスが変動する問題がある。
【０００８】
そこで、半導体集積回路装置内に出力バッファ回路の出力インピーダンスを調整するためのインピーダンス調整回路を備え、出力バッファ回路の出力インピーダンスを外部条件に応じて最適な値に適宜変更することで本問題を解決する手法が採用されている。このような出力インピーダンスの調整機能を備えた従来の出力バッファ回路及びインピーダンス調整回路を図６及び図７に示す。
【０００９】
図６は従来の出力バッファ回路の構成を示す図であり、同図（ａ）はメインバッファ部の構成を示す回路図、同図（ｂ）はプリバッファ部の構成を示す回路図である。また、図７はインピーダンス調整回路の一構成例を示すブロック図である。
【００１０】
従来の出力バッファ回路は、図６（ａ）に示すように所定の出力インピーダンスを備えたｐチャネルＭＯＳＦＥＴ（Ｐｃｈ）及びｎチャネルＭＯＳＦＥＴ（Ｎｃｈ）から成る複数の（ｎ段：ｎは正の整数）ドライバ回路１０１〜１０ｎを備え、該ドライバ回路１０１〜１０ｎの出力端が共通に接続されたメインバッファ部１と、図６（ｂ）に示すようにメインバッファ部１が備える複数のドライバ回路１０１〜１０ｎを動作させるために、各ドライバ回路１０１〜１０ｎに対応して設けられた複数の（ｎ段：ｎは正の整数）プリドライバ回路２０１〜２０ｎから成るプリバッファ部２とを有する構成である。
【００１１】
メインバッファ部１のドライバ回路１０１〜１０ｎは、外部条件の変動で想定される出力インピーダンスの変動範囲をカバーするのに必要な数だけ設けられ、出力インピーダンスが伝送線路の特性インピーダンスと一致するように、対応するプリドライバ回路２０１〜２０ｎにより所定数だけ駆動される。
【００１２】
プリドライバ回路２０１〜２０ｎは、メインバッファ部１のドライバ回路１０１〜１０ｎが備えるｐチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続されたトランスファーゲート２１、２２と、メインバッファ部１のドライバ回路１０１〜１０ｎが備えるｎチャネルＭＯＳＦＥＴに駆動信号を供給する、直列に接続されたトランスファーゲート２３、２４と、トランスファーゲート２１、２２を不図示のインピーダンス調整回路から送信される制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）にしたがって動作させるインバータ２５、２６と、トランスファーゲート２３、２４を不図示のインピーダンス調整回路から送信される制御信号Ｒｄｎ（０）〜Ｒｄｎ（ｎ）にしたがって動作させるインバータ２７、２８とを有する構成である。
【００１３】
プリバッファ部２は、半導体集積回路装置の内部から供給されるデータ信号ｄａｔａにしたがって、メインバッファ部１の対応するドライバ回路１０１〜１０ｎが備えるｐチャネルＭＯＳＦＥＴをＯＦＦまたは電源電圧ＶＤＤにクランプさせ、ｎチャネルＭＯＳＦＥＴをＯＦＦまたは接地電位ＧＮＤにクランプさせる。このとき、各プリドライバ回路２０１〜２０ｎは、上述したインピーダンス調整回路から送信される制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）、Ｒｄｎ（０）〜Ｒｄｎ（ｎ）にしたがってメインバッファ部１の対応するドライバ回路１０１〜１０ｎを動作または停止させる。図２（ｂ）に示す構成では、制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）、Ｒｄｎ（０）〜Ｒｄｎ（ｎ）が“１”のときに、対応するドライバ回路１０１〜１０ｎを動作させ、制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）、Ｒｄｎ（０）〜Ｒｄｎ（ｎ）が“０”のときに、対応するドライバ回路１０１〜１０ｎの動作を停止（ディスイネーブル）させる。
【００１４】
なお、制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）はドライバ回路１０１〜１０ｎが備えるｐチャネルＭＯＳＦＥＴに対応する信号であり、制御信号Ｒｄｎ（０）〜Ｒｄｎ（ｎ）はドライバ回路１０１〜１０ｎが備えるｎチャネルＭＯＳＦＥＴに対応する信号である。以下では、制御信号Ｒｕｐ（０）〜Ｒｕｐ（ｎ）をインピーダンスコードＲｕｐ［１：ｎ］と定義し、制御信号Ｒｄｎ（０）〜Ｒｄｎ（ｎ）をインピーダンスコードＲｄｎ［１：ｎ］と定義する。
【００１５】
図７に示すように、インピーダンス調整回路３は、出力バッファ回路の出力インピーダンスをモニタするために用いられる、図６に示した出力バッファ回路と同一構成の出力ダミー回路３１と、伝送線路の特性インピーダンスと等しい抵抗値に設定された比較抵抗器３２と、出力ダミー回路３１の出力電圧と所定の基準電圧とを比較し、その比較結果を出力するコンパレータ３３と、出力ダミー回路３１にインピーダンスコードを供給して出力インピーダンスを変化させると共に、コンパレータ３３から出力される比較結果にしたがって出力バッファ回路にインピーダンスコードを供給する制御回路３４とを有する構成である。なお、以下ではインピーダンス調整回路３によりインピーダンスコードを生成する処理をキャリブレーションと称する。
【００１６】
比較抵抗器３２の一端は出力ダミー回路の出力端に接続され、比較抵抗器３２の他端は、ドライバ回路１０１〜１０ｎのｐチャネルＭＯＳＦＥＴのキャリブレーション時に接地電位ＧＮＤへ接続され、ドライバ回路１０１〜１０ｎのｎチャネルＭＯＳＦＥＴのキャリブレーション時に電源電圧ＶＤＤが供給される。
【００１７】
次に、図７に示したインピーダンス調整回路によるキャリブレーション動作について図７を参照しつつ図８を用いて説明する。
【００１８】
図８は図７に示したインピーダンス調整回路によるキャリブレーション動作時の出力ダミー回路から出力される分圧電圧の様子を示す波形図である。
【００１９】
ドライバ回路１０１〜１０ｎのｐチャネルＭＯＳＦＥＴのキャリブレーションを行う場合、制御回路３４は出力ダミー回路３１へ供給するインピーダンスコードを所定の周期毎に変化させて、出力ダミー回路３１のメインバッファ回路が有するドライバ回路の動作数を徐々に増加させる。このとき、出力ダミー回路３１からは電源電圧ＶＤＤを出力インピーダンスと比較抵抗器３２の抵抗値で分圧した分圧電圧が出力される。この分圧電圧は、図８（ａ）に示すように、ドライバ回路の動作数（駆動Ｔｒ数）の増加に伴って出力インピーダンスが徐々に低下するために増加する。
【００２０】
分圧電圧はコンパレータ３３によって基準電圧（例えば、ＶＤＤ／２）と比較され、分圧電圧が基準電圧を超えたとき、制御回路３４は出力ダミー回路３１へ供給していたインピーダンスコードＲｕｐ［１：ｎ］を出力バッファ回路のプリバッファ部２へ供給する。
【００２１】
同様に、ドライバ回路１０１〜１０ｎのｎチャネルＭＯＳＦＥＴのキャリブレーションを実行する場合、制御回路３４は出力ダミー回路３１へ供給するインピーダンスコードを所定の周期毎に変化させて、出力ダミー回路３１のメインバッファ回路が有するドライバ回路の動作数を徐々に増加させる。このとき、出力ダミー回路３１からは電源電圧ＶＤＤを比較抵抗器３２の抵抗値と出力インピーダンスで分圧した分圧電圧が出力される。この分圧電圧は、図８（ｂ）に示すように、ドライバ回路の動作数（駆動Ｔｒ数）の増加に伴って出力インピーダンスが徐々に低下するために低下する。
【００２２】
分圧電圧はコンパレータ３３によって基準電圧（例えば、ＶＤＤ／２）と比較され、分圧電圧が基準電圧よりも低下したとき、制御回路３４は出力ダミー回路３１へ供給していたインピーダンスコードＲｄｎ［１：ｎ］を出力バッファ回路へ供給する。
【００２３】
【発明が解決しようとする課題】
上述したインピーダンス調整回路は、通常、半導体集積回路装置に電源電圧が供給されている間は常にキャリブレーションを実行し、出力バッファ回路へ供給するインピーダンスコードを更新している。
【００２４】
このとき、データ信号ｄａｔａ及びインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］は出力バッファ回路に対して非同期に供給されるため、出力バッファ回路が信号送信時にインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］を取り込むと、メインバッファ部から“１”または“０”が出力されている途中やスイッチング動作中にドライバ回路の動作数が変動し、出力インピーダンスが変わってしまうことがある。そのため、信号波形に歪みが生じ、データ信号が正しく伝送できない可能性がある。
【００２５】
このような問題を回避するためには、例えば、図９に示す半導体集積回路装置のイニシャライズ時やディスイネーブル状態時にのみキャリブレーションを実施する方法が考えられる。しかしながら、この場合は半導体集積回路装置の通常動作時に最新のインピーダンスコードを取り込むことができないため、出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスとの整合がずれる問題が生じる。なお、図９ではインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］が外部条件に応じて変化することを示すために階段状の波形で記載しているが、実際のインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］は各プリドライバ回路に対して“１”または“０”のディジタルデータで供給される。
【００２６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、データ信号及びインピーダンスコードが非同期に供給されることによる波形歪みの発生を防止しつつ、最新のインピーダンスコードを取り込むことで出力インピーダンスと伝送線路の特性インピーダンスの整合のずれを抑止することが可能な出力バッファ回路を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記目的を達成するため本発明の出力バッファ回路は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備え、出力端が共通に接続された複数のドライバ回路から成るメインバッファ部と、
前記ドライバ回路のｐチャネルＭＯＳＦＥＴを動作させるためのＰｃｈ駆動回路及び前記ドライバ回路のｎチャネルＭＯＳＦＥＴを動作させるためのＮｃｈ駆動回路を備え、各ドライバ回路に対応して設けられた複数のプリドライバ回路から成るプリバッファ部と、
を有し、
前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが前記プリドライバ回路へ供給される出力バッファ回路であって、
データ信号に同期して前記インピーダンスコードを前記Ｐｃｈ駆動回路へ出力する第１のフリップフロップと、
前記データ信号の同期して前記インピーダンスコードを前記Ｎｃｈ駆動回路へ出力する第２のフリップフロップと、
を有する構成である。
【００２８】
このとき、前記第１のフリップフロップは、
前記データ信号の立ち下がりに同期して前記インピーダンスコードを取り込みし、前記データ信号の立ち上がりに同期して取り込んだインピーダンスコードを出力するマスター・スレーブ型のフリップフロップであってもよく、
前記第２のフリップフロップは、
前記データ信号の立ち上がりに同期して前記インピーダンスコードを取り込み、前記データ信号の立ち下がりに同期して取り込んだインピーダンスコードを出力するマスター・スレーブ型のフリップフロップであってもよい。
【００２９】
また、本発明の他の出力バッファ回路は、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備え、出力端が共通に接続された複数のドライバ回路から成るメインバッファ部と、
前記ドライバ回路のｐチャネルＭＯＳＦＥＴを動作させるためのＰｃｈ駆動回路及び前記ドライバ回路のｎチャネルＭＯＳＦＥＴを動作させるためのＮｃｈ駆動回路を備え、各ドライバ回路に対応して設けられた複数のプリドライバ回路から成るプリバッファ部と、
を有し、
前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが前記プリドライバ回路へ供給される出力バッファ回路であって、
データ信号が“１”のとき、入力されたインピーダンスコードをそのまま前記Ｐｃｈ駆動回路へ出力し、前記データ信号が“０”のとき、前記データ信号の立ち下がりに同期して入力されたインピーダンスコードを保持して前記Ｐｃｈ駆動回路へ出力する第１のラッチ回路と、
前記データ信号が“１”のとき、前記データ信号の立ち上がりに同期して入力されたインピーダンスコードを保持して前記Ｎｃｈ駆動回路へ出力し、前記データ信号が“０”のとき、入力されたインピーダンスコードをそのまま前記Ｎｃｈ駆動回路へ出力する第２のラッチ回路と、
を有する構成である。
【００３０】
このとき、前記第１のラッチ回路は、
前記データ信号が“１”のときに導通し、前記データ信号が“０”のときに非導通となる、前記インピーダンスコードが入力される第１のトランスファーゲートと、
前記第１のトランスファーゲートの出力信号を保持するために互いの出力が入力に帰還される第１のインバータ及び第２のインバータと、
前記第１のインバータと前記第２のインバータ間に挿入される、前記データ信号が“１”のときに非導通となり、前記データ信号が“０”のときに導通する第２のトランスファーゲートと、
を有する構成であってもよく、
前記第２のラッチ回路は、
前記データ信号が“０”のときに導通し、前記データ信号が“１”のときに非導通となる、前記インピーダンスコードが入力される第３のトランスファーゲートと、
前記第３のトランスファーゲートの出力信号を保持するために互いの出力が入力に帰還される第３のインバータ及び第４のインバータと、
前記第３のインバータと前記第４のインバータ間に挿入される、前記データ信号が“０”のときに非導通となり、前記データ信号が“１”のときに導通する第４のトランスファーゲートと、
を有する構成であってもよい。
【００３１】
上記のように構成された出力バッファ回路では、外部から供給されるデータ信号に同期してインピーダンスコードをＰｃｈ駆動回路へ出力する第１のフリップフロップと、データ信号の同期してインピーダンスコードをＮｃｈ駆動回路へ出力する第２のフリップフロップとを有することで、メインバッファ部から“１”または“０”が出力されている途中やスイッチング動作中にドライバ回路の動作数が変動して出力インピーダンスが変わる問題が防止される。
【００３２】
また、データ信号が“１”のとき、入力されたインピーダンスコードをそのままＰｃｈ駆動回路へ出力し、データ信号が“０”のとき、データ信号の立ち下がりに同期して入力されたインピーダンスコードを保持してＰｃｈ駆動回路へ出力する第１のラッチ回路と、データ信号が“１”のとき、データ信号の立ち上がりに同期して入力されたインピーダンスコードを保持してＮｃｈ駆動回路へ出力し、データ信号が“０”のとき、入力されたインピーダンスコードをそのままＮｃｈ駆動回路へ出力する第２のラッチ回路とを有することで、データ信号が同じ値で連続する場合でもプリラッチ部へ供給されるインピーダンスコードが更新される。
【００３３】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３４】
（第１の実施の形態）
図１は本発明の出力バッファ回路の第１の実施の形態が有するプリバッファ部の構成を示す回路図である。
【００３５】
図１に示すように、本実施形態の出力バッファ回路は、図６（ｂ）に示した従来のプリバッファ部の各プリドライバ回路に、半導体集積回路装置内部から供給されるデータ信号ｄａｔａをクロック（ＣＬＫ）入力とし、インピーダンス調整回路から供給されるインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］をデータ（Ｄ）入力とする第１のフリップフロップ２０１及び第２のフリップフロップ２０２を追加した構成である。
【００３６】
第１のフリップフロップ２０１は、メインバッファ部のドライバ回路が備えるｐチャネルＭＯＳＦＥＴを動作させるためにプリドライバ回路が有するトランスファーゲート２１、２２（以下、Ｐｃｈ駆動回路と称す）に駆動信号を供給するマスター・スレーブ型のフリップフロップであり、データ信号ｄａｔａの立ち下がりに同期してインピーダンスコードＲｕｐ［１：ｎ］を取り込み、データ信号ｄａｔａの立ち上がりに同期して取り込んだインピーダンスコードＲｕｐ［１：ｎ］をインバータ２５へ出力する。
【００３７】
一方、第２のフリップフロップ２０２は、メインバッファ部のドライバ回路が備えるｎチャネルＭＯＳＦＥＴを動作させるためにプリドライバ回路が有するトランスファーゲート２３、２４（以下、Ｎｃｈ駆動回路と称す）に駆動信号を供給するマスター・スレーブ型のフリップフロップであり、データ信号ｄａｔａの立ち上がりに同期してインピーダンスコードＲｄｎ［１：ｎ］を取り込み、データ信号ｄａｔａの立ち下がりに同期して取り込んだインピーダンスコードＲｄｎ［１：ｎ］をインバータ２７へ出力する。
【００３８】
プリバッファ部のその他の構成及びメインバッファ部の構成は、従来と同様であるため、その説明は省略する。なお、図１では、プリバッファ部の各プリドライバ回路が有するトランスファーゲート２１〜２４、及びインバータ２５〜２８に、図６（ｂ）に示した従来のプリバッファ部と同じ符号を付与している。
【００３９】
次に、本実施形態の出力バッファ回路のキャリブレーション動作について、図１を参照しつつ図２を用いて説明する。
【００４０】
図２は図１に示した出力バッファ回路のキャリブレーション動作の様子を示す模式図である。
【００４１】
図２に示すように、本実施形態の出力バッファ回路では、データ信号ｄａｔａの立ち下がりに同期してインピーダンスコードＲｕｐ［１：ｎ］が第１のフリップフロップ２０１へ取り込まれ、データ信号ｄａｔａの立ち上がりに同期して取り込まれたインピーダンスコードＲｕｐ［１：ｎ］がプリドライバ回路のＰｃｈ駆動回路２０３へ供給される。
【００４２】
また、データ信号ｄａｔａの立ち上がりに同期してインピーダンスコードＲｄｎ［１：ｎ］が第２のフリップフロップ２０２へ取り込まれ、データ信号ｄａｔａの立ち下がりに同期して取り込まれたインピーダンスコードＲｄｎ［１：ｎ］がプリドライバ回路のＮｃｈ駆動回路２０４へ供給される。なお、図２の矢印点線はＰｃｈ駆動回路２０３へインピーダンスコードＲｕｐ［１：ｎ］が取り込まれるタイミングを示し、図２の矢印実線はＮｃｈ駆動回路２０４へインピーダンスコードＲｄｎ［１：ｎ］が取り込まれるタイミングを示している。
【００４３】
したがって、本実施形態の出力バッファ回路の構成によれば、第１のフリップフロップ２０１及び第２のフリップフロップ２０２により、インピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］がデータ信号ｄａｔａに同期してプリドライバ回路へ取り込まれるため、メインバッファ部から“１”または“０”が出力されている途中やスイッチング動作中にドライバ回路の動作数が変動して出力インピーダンスが変わる問題が防止される。また、プリバッファ部は、最新のインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］を取り込むことができるため、出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスの整合のずれが低減される。
【００４４】
（第２の実施の形態）
図３は本発明の出力バッファ回路の第２の実施の形態が有するプリバッファ部の構成を示す回路図である。また、図４は図３に示した第１のラッチ回路の一構成例を示す回路図であり、図５は図３に示した第２のラッチ回路の一構成例を示す回路図である。
【００４５】
図３に示すように、本実施形態の出力バッファ回路は、図６（ｂ）に示した従来のプリバッファ部の各プリドライバ回路に、半導体集積回路装置内部から供給されるデータ信号ｄａｔａをクロック（ＣＬＫ）入力とし、インピーダンス調整回路から供給されるインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］をデータ（Ｄ）入力とする第１のラッチ回路２１１及び第２のラッチ回路２１２を追加した構成である。プリバッファ部のその他の構成及びメインバッファ部の構成は、従来と同様であるため、その説明は省略する。
【００４６】
図４に示すように、第１のラッチ回路２１１は、クロック入力端子ＣＬＫから入力された信号を反転させるインバータ３１と、インバータ３１の出力信号を反転させるインバータ３２と、データ入力端子Ｄに入力された信号を反転させるインバータ３３と、インバータ３３の出力信号が入力され、インバータ３１、３２の出力信号で導通／非導通が制御されるトランスファーゲート３４と、トランスファーゲート３４の出力信号を保持するインバータ３５、３６と、インバータ３６の出力信号が入力され、出力端子がインバータ３５の入力端子に接続された、インバータ３１、３２の出力信号で導通／非導通が制御されるトランスファーゲート３７と、インバータ３５の出力信号を外部へ送出するためのバッファゲート３８と、インバータ３６の出力信号を外部へ送出するためのバッファゲート３９とを有する構成である。なお、図４では２つの出力端子Ｑ、ＱＢを備えた構成を示しているが、出力端子はいずれか一方だけでもよい。
【００４７】
このような構成では、データ信号ｄａｔａが“１”のとき、すなわちクロック入力端子ＣＬＫに“Ｈｉｇｈ”が入力されると、トランスファーゲート３４が導通し、トランスファーゲート３７が非導通となるため、データ入力端子Ｄに入力されたインピーダンスコードＲｕｐ［１：ｎ］が第１のラッチ回路２１１の出力端子Ｑからそのまま出力されてプリドライバ回路のＰｃｈ駆動回路へ供給される。
【００４８】
一方、データ信号ｄａｔａが“０”のとき、すなわちクロック入力端子ＣＬＫに“Ｌｏｗ”が入力されると、トランスファーゲート３４が非導通となり、トランスファーゲート３７が導通するため、データ信号ｄａｔａの立ち下がりに同期してデータ入力端子Ｄから入力されたインピーダンスコードＲｕｐ［１：ｎ］が第１のラッチ回路２１１で保持され、その値が出力端子Ｑから出力されてプリドライバ回路のＰｃｈ駆動回路へ供給される。
【００４９】
図５に示すように、第２のラッチ回路２１２は、トランスファーゲート４４及びトランスファーゲート４７と、それらに制御信号を供給するインバータ４１、４２との接続が、図４に示した第１のラッチ回路２１１と異なっている。その他の構成は第１のラッチ回路２１１と同様であるため、その説明は省略する。
【００５０】
このような構成では、データ信号ｄａｔａが“１”のとき、すなわちクロック入力端子ＣＬＫに“Ｈｉｇｈ”が入力されると、トランスファーゲート４４が非導通となり、トランスファーゲート４７が導通するため、データ信号ｄａｔａの立ち上がりに同期して入力されたインピーダンスコードＲｄｎ［１：ｎ］が第２のラッチ回路２１２で保持され、その値が出力端子Ｑから出力されてプリドライバ回路のＮｃｈ駆動回路へ供給される。
【００５１】
一方、データ信号ｄａｔａが“０”のとき、すなわちクロック入力端子ＣＬＫに“Ｌｏｗ”が入力されると、トランスファーゲート４４が導通し、トランスファーゲート４７が非導となるため、データ入力端子Ｄに入力されたインピーダンスコードＲｄｎ［１：ｎ］が第２のラッチ回路２１２の出力端子Ｑからそのまま出力されてプリドライバ回路のＮｃｈ駆動回路へ供給される。
【００５２】
図１に示した第１の実施の形態の出力バッファ回路では、データ信号ｄａｔａが変化しない場合にプリバッファ部で取り込むインピーダンスコードが更新できない問題が生じる。例えば、データ信号ｄａｔａとして“０”が連続して入力された場合、その間にインピーダンスコードＲｕｐ［１：ｎ］、Ｒｄｎ［１：ｎ］が変化しても、次にデータ信号ｄａｔａが“１”になるときには、データ信号ｄａｔａが“０”で連続する直前に取り込んだインピーダンスコードＲｄｎ［１：ｎ］でメインバッファ部が駆動されてしまう。
【００５３】
同様に、データ信号ｄａｔａとして“１”が連続して入力された場合も、次にデータ信号ｄａｔａが“０”になるときには、“１”で連続する直前に取り込んだインピーダンスコードＲｕｐ［１：ｎ］でメインバッファ部が駆動されてしまう。
【００５４】
本実施形態では、第１の実施の形態のフリップフロップの代わりに図４及び図５に示した第１のラッチ回路２１１、第２のラッチ回路２１２を用いることで、データ信号ｄａｔａとインピーダンスコードＲｕｐ［１：ｎ］，Ｒｄｎ［１：ｎ］とを同期させる。
【００５５】
さらに、図４及び図５に示した第１のラッチ回路２１１及び第２のラッチ回路２１２では、クロック入力端子ＣＬＫに入力されるデータ信号ｄａｔａが“０”で連続する場合は第２のラッチ回路２１２のデータ入力端子Ｄに入力されるインピーダンスコードＲｄｎ［１：ｎ］がＮｃｈ駆動回路２０４へそのまま出力され、次にデータ信号ｄａｔａが“１”になるときには、最新のインピーダンスコードＲｄｎ［１：ｎ］でメインバッファ部が駆動される。また、クロック入力端子ＣＬＫに入力されるデータ信号ｄａｔａが“１”で連続する場合は第１のラッチ回路２１１のデータ入力端子Ｄに入力されるインピーダンスコードＲｕｐ［１：ｎ］がそのままＰｃｈ駆動回路２０３へ出力され、次にデータ信号ｄａｔａが“０”になるときには、最新のインピーダンスコードＲｕｐ［１：ｎ］でメインバッファ部が駆動される。
【００５６】
したがって、本実施形態の出力バッファ回路は、第１の実施の形態の出力バッファ回路に比べて、データ信号ｄａｔａが同じ値で連続する場合でも最新のインピーダンスコードで駆動されるため、出力インピーダンスと伝送線路の特性インピーダンスの整合のずれがより低減される。
【００５７】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００５８】
外部から供給されるデータ信号に同期してインピーダンスコードをＰｃｈ駆動回路へ出力する第１のフリップフロップと、データ信号の同期してインピーダンスコードをＮｃｈ駆動回路へ出力する第２のフリップフロップとを有することで、メインバッファ部から“１”または“０”が出力されている途中やスイッチング動作中にドライバ回路の動作数が変動して出力インピーダンスが変わる問題が防止される。また、プリバッファ部で最新のインピーダンスコードを取り込むことができるため、出力バッファ回路の出力インピーダンスと伝送線路の特性インピーダンスの整合のずれが低減される。
【００５９】
また、データ信号が“１”のとき、入力されたインピーダンスコードをそのままＰｃｈ駆動回路へ出力し、データ信号が“０”のとき、データ信号の立ち下がりに同期して入力されたインピーダンスコードを保持してＰｃｈ駆動回路へ出力する第１のラッチ回路と、データ信号が“１”のとき、データ信号の立ち上がりに同期して入力されたインピーダンスコードを保持してＮｃｈ駆動回路へ出力し、データ信号が“０”のとき、入力されたインピーダンスコードをそのままＮｃｈ駆動回路へ出力する第２のラッチ回路とを有することで、データ信号が同じ値で連続する場合でもプリラッチ部へ供給されるインピーダンスコードが更新されるため、出力インピーダンスと伝送線路の特性インピーダンスの整合のずれがより低減される。
【図面の簡単な説明】
【図１】本発明の出力バッファ回路の第１の実施の形態が有するプリバッファ部の構成を示す回路図である。
【図２】図１に示した出力バッファ回路のキャリブレーション動作の様子を示す模式図である。
【図３】本発明の出力バッファ回路の第２の実施の形態が有するプリバッファ部の構成を示す回路図である。
【図４】図３に示した第１のラッチ回路の一構成例を示す回路図である。
【図５】図３に示した第２のラッチ回路の一構成例を示す回路図である。
【図６】従来の出力バッファ回路の構成を示す図であり、同図（ａ）はメインバッファ部の構成を示す回路図、同図（ｂ）はプリバッファ部の構成を示す回路図である。
【図７】インピーダンス調整回路の一構成例を示すブロック図である。
【図８】図７に示した出力ダミー回路から出力される分圧電圧のキャリブレーション時の様子を示す波形図である。
【図９】図６に示した出力バッファ回路のキャリブレーション動作の様子を示す模式図である。
【符号の説明】
２１〜２４、３４、３７、４４、４７ トランスファーゲート
２５〜２８、３１〜３３、３５、３６、４１、４２、４５、４６ インバータ
３８、３９ バッファゲート
２０１ 第１のフリップフロップ
２０２ 第２のフリップフロップ
２０３ Ｐｃｈ駆動回路
２０４ Ｎｃｈ駆動回路
２１１ 第１のラッチ回路
２２２ 第２のラッチ回路
Claims (6)
- ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備え、出力端が共通に接続された複数のドライバ回路から成るメインバッファ部と、前記ドライバ回路のｐチャネルＭＯＳＦＥＴを動作させるためのＰｃｈ駆動回路及び前記ドライバ回路のｎチャネルＭＯＳＦＥＴを動作させるためのＮｃｈ駆動回路を備え、各ドライバ回路に対応して設けられた複数のプリドライバ回路から成るプリバッファ部と、
を有し、
前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが前記プリドライバ回路へ供給される出力バッファ回路であって、
データ信号に同期して前記インピーダンスコードを前記Ｐｃｈ駆動回路へ出力する第１のフリップフロップと、
前記データ信号の同期して前記インピーダンスコードを前記Ｎｃｈ駆動回路へ出力する第２のフリップフロップと、
を有する出力バッファ回路。 - 前記第１のフリップフロップは、
前記データ信号の立ち下がりに同期して前記インピーダンスコードを取り込みし、前記データ信号の立ち上がりに同期して取り込んだインピーダンスコードを出力するマスター・スレーブ型のフリップフロップである請求項１記載の出力バッファ回路。 - 前記第２のフリップフロップは、
前記データ信号の立ち上がりに同期して前記インピーダンスコードを取り込み、前記データ信号の立ち下がりに同期して取り込んだインピーダンスコードを出力するマスター・スレーブ型のフリップフロップである請求項１または２記載の出力バッファ回路。 - ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴを備え、出力端が共通に接続された複数のドライバ回路から成るメインバッファ部と、前記ドライバ回路のｐチャネルＭＯＳＦＥＴを動作させるためのＰｃｈ駆動回路及び前記ドライバ回路のｎチャネルＭＯＳＦＥＴを動作させるためのＮｃｈ駆動回路を備え、各ドライバ回路に対応して設けられた複数のプリドライバ回路から成るプリバッファ部と、
を有し、
前記ドライバ回路の動作数により出力インピーダンスを調整するためのインピーダンスコードが前記プリドライバ回路へ供給される出力バッファ回路であって、
データ信号が“１”のとき、入力されたインピーダンスコードをそのまま前記Ｐｃｈ駆動回路へ出力し、前記データ信号が“０”のとき、前記データ信号の立ち下がりに同期して入力されたインピーダンスコードを保持して前記Ｐｃｈ駆動回路へ出力する第１のラッチ回路と、
前記データ信号が“１”のとき、前記データ信号の立ち上がりに同期して入力されたインピーダンスコードを保持して前記Ｎｃｈ駆動回路へ出力し、前記データ信号が“０”のとき、入力されたインピーダンスコードをそのまま前記Ｎｃｈ駆動回路へ出力する第２のラッチ回路と、
を有する出力バッファ回路。 - 前記第１のラッチ回路は、
前記データ信号が“１”のときに導通し、前記データ信号が“０”のときに非導通となる、前記インピーダンスコードが入力される第１のトランスファーゲートと、
前記第１のトランスファーゲートの出力信号を保持するために互いの出力が入力に帰還される第１のインバータ及び第２のインバータと、
前記第１のインバータと前記第２のインバータ間に挿入される、前記データ信号が“１”のときに非導通となり、前記データ信号が“０”のときに導通する第２のトランスファーゲートと、
を有する請求項４記載の出力バッファ回路。 - 前記第２のラッチ回路は、
前記データ信号が“０”のときに導通し、前記データ信号が“１”のときに非導通となる、前記インピーダンスコードが入力される第３のトランスファーゲートと、
前記第３のトランスファーゲートの出力信号を保持するために互いの出力が入力に帰還される第３のインバータ及び第４のインバータと、
前記第３のインバータと前記第４のインバータ間に挿入される、前記データ信号が“０”のときに非導通となり、前記データ信号が“１”のときに導通する第４のトランスファーゲートと、
を有する請求項４または５記載の出力バッファ回路。
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