JP2006127731A - 半導体メモリ装置のデータ入出力ドライバ及びその駆動方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置のデータ入出力ドライバは、半導体メモリ装置の内部と外部の間でデータを伝送し、前記データを出力するタイミングを示すためのデータ駆動信号を生成するデータ伝送部200_1、200_nと、理想的な出力タイミングを有する基準データを生成する基準データ生成部100と、前記データ駆動信号に応答して、前記基準データを出力するスイッチング部Switch_1、Switch_nとを備え、前記データ伝送部から出力される前記データと前記スイッチング部から出力される前記基準データとが合成されて出力されることを特徴とする。
【選択図】図3
Description
20、6_1 出力ドライバ
30 データ入出力ドライバ
30_1、30_n 入出力駆動部
100、100_1、100_m 基準データ生成部
200_1、200_n、200′_1、200′_n データ伝送部
210_1、210_n、210′_1、210′_n 出力駆動制御部
300_1、300_n ODT(On-Die Termination)回路
SWH_1、SWH_n、SWH′_1、SWH′_n 第1スイッチ
SWL_1、SWL_n、SWL′_1、SWL′_n 第2スイッチ
DQ_1、DQ_n データ入出力パッド
Claims (24)
- 半導体メモリ装置の内部と外部の間でデータを伝送し、前記データを出力するタイミングを示すためのデータ駆動信号を生成するデータ伝送部と、
所定の出力タイミングを有する基準データを生成する基準データ生成部と、
前記データ駆動信号に応じて、前記基準データを出力するスイッチング部と、を備え、
前記データ伝送部から出力される前記データと前記スイッチング部から出力される前記基準データとが合成されて出力されることを特徴とする半導体メモリ装置のデータ入出力ドライバ。 - 前記データ伝送部が、
前記半導体メモリ装置の内部から入力されるデータを受信し、該半導体メモリ装置の外部に出力する出力ドライバと、
前記データを出力するタイミングを検出して前記データ駆動信号を生成して前記スイッチング部に出力する出力駆動制御部と、を備えることを特徴とする請求項1に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記データ駆動信号が、
第1ロジックレベルのデータを出力するタイミングに対応して、所定のレベルに設定される第1タイミング制御信号と、
第2ロジックレベルのデータを出力するタイミングに対応して、所定のレベルに設定される第2タイミング制御信号とを含むことを特徴とする請求項2に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記基準データ生成部が、
安定な周期及び安定な電圧レベルの第1基準信号を生成して前記スイッチング部に出力する第1基準データ生成部と、
安定な周期及び安定な電圧レベルの第2基準信号を生成して前記スイッチング部に出力する第2基準データ生成部と、を備えることを特徴とする請求項3に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記スイッチング部が、
前記第1タイミング制御信号に応答して、入力される前記第1基準信号を出力する第1スイッチと、
前記第2タイミング制御信号に応答して、入力される前記第2基準信号を出力する第2スイッチと、を備えることを特徴とする請求項4に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記第1スイッチ及び前記第2スイッチが、MOSトランジスタからなることを特徴とする請求項5に記載の半導体メモリ装置のデータ入出力ドライバ。
- 前記第1スイッチがPMOSトランジスタからなり、前記第2スイッチがNMOSトランジスタからなることを特徴とする請求項6に記載の半導体メモリ装置のデータ入出力ドライバ。
- 前記第1スイッチ及び前記第2スイッチが、NMOSトランジスタからなることを特徴とする請求項6に記載の半導体メモリ装置のデータ入出力ドライバ。
- 前記データ伝送部が、
前記半導体メモリ装置の外部から入力されるデータを受信し、該半導体メモリ装置の内部に伝送する入力バッファをさらに備えることを特徴とする請求項2に記載の半導体メモリ装置のデータ入出力ドライバ。 - 連続的に出力されるデータ間の相互干渉を除去するために、前記データ伝送部の出力端に接続されるODT(On-Die Termination)回路をさらに備えることを特徴とする請求項8に記載の半導体メモリ装置のデータ入出力ドライバ。
- 所定の出力タイミングを有する補助基準データを生成する複数の補助基準データ生成部をさらに備え、
前記補助基準データ及び前記基準データが、同じ周期及び同じ電圧レベルを有することを特徴とする請求項1に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記補助基準データ生成部から出力される補助基準データが、前記データ伝送部から出力される前記データ及び前記スイッチング部から出力される前記基準データと共に合成されて出力されることを特徴とする請求項11に記載の半導体メモリ装置のデータ入出力ドライバ。
- 半導体メモリ装置の内部から入力される第1データを受信し、該半導体メモリ装置の外部に出力する第1出力ドライバと、
前記第1データを出力するタイミングを検出して第1データ駆動信号を生成して出力する第1出力駆動制御部と、
前記半導体メモリ装置の内部から入力される第2データを受信し、該半導体メモリ装置の外部に出力する第2出力ドライバと、
前記第2データを出力するタイミングを検出して第2データ駆動信号を生成して出力する第2出力駆動制御部と、
安定な周期及び安定な電圧レベルの第1基準信号と、安定な周期及び安定な電圧レベルの第2基準信号とを出力する基準データ生成部と、
前記第1データ駆動信号に応じて、前記第1基準信号または第2基準信号を出力する第1スイッチング部と、
前記第2データ駆動信号に応じて、前記第1基準信号または第2基準信号を出力する第2スイッチング部と、を備え、
前記第1及び前記第2データ駆動信号がそれぞれ、
第1ロジックレベルの前記第1又は前記第2データを出力するタイミングに対応して、所定のレベルに設定される第1タイミング制御信号と、
第2ロジックレベルの前記第1又は前記第2データを出力するタイミングに対応して、所定のレベルに設定される第2タイミング制御信号とを含み、
前記第1出力ドライバから出力される前記第1データと、前記第1スイッチング部から出力される前記第1又は前記第2基準信号とが、合成されて出力され、
前記第2出力ドライバから出力される前記第2データと、前記第2スイッチング部から出力される前記第1又は前記第2基準信号とが、合成されて出力されることを特徴とする半導体メモリ装置のデータ入出力ドライバ。 - 前記第1スイッチング部が、
前記第1データ駆動信号の第1タイミング制御信号のロジックローレベルに応答して、入力される前記第1基準信号を出力する第1PMOSトランジスタと、
前記第1データ駆動信号の第2タイミング制御信号のロジックハイレベルに応答して、入力される前記第2基準信号を出力する第1NMOSトランジスタと、を備えることを特徴とする請求項13に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記第2スイッチング部が、
前記第2データ駆動信号の第1タイミング制御信号のロジックローレベルに応答して、入力される前記第1基準信号を出力する第2PMOSトランジスタと、
前記第2データ駆動信号の第2タイミング制御信号のロジックハイレベルに応答して、入力される前記第2基準信号を出力する第2NMOSトランジスタと、を備えることを特徴とする請求項14に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記第1スイッチング部が、
前記第1データ駆動信号の第1タイミング制御信号のロジックハイレベルに応答して、入力される前記第1基準信号を出力する第1NMOSトランジスタと、
前記第1データ駆動信号の第2タイミング制御信号のロジックハイレベルに応答して、入力される前記第2基準信号を出力する第2NMOSトランジスタと、を備えることを特徴とする請求項13に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記第2スイッチング部が、
前記第2データ駆動信号の第1タイミング制御信号のロジックハイレベルに応答して、入力される前記第1基準信号を出力する第3NMOSトランジスタと、
前記第2データ駆動信号の第2タイミング制御信号のロジックハイレベルに応答して、入力される前記第2基準信号を出力する第4NMOSトランジスタと、を備えることを特徴とする請求項16に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記半導体メモリ装置の外部から入力される第1入力データを該半導体メモリ装置の内部に伝送する第1入力バッファと、
前記半導体メモリ装置の外部から入力される第2入力データを該半導体メモリ装置の内部に伝送する第2入力バッファと、をさらに備えることを特徴とする請求項15または請求項17に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記第1出力ドライバの出力端に接続される第1ODT回路と、
前記第2出力ドライバの出力端に接続される第2ODT回路と、をさらに備えることを特徴とする請求項18に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記基準データ生成部から生成される第1基準信号と同じ周期及び同じ電圧レベルを有する第1補助信号と、
前記基準データ生成部から生成される第2基準信号と同じ周期及び同じ電圧レベルを有する第2補助信号と、を出力する補助データ生成部をさらに備え、
前記第1及び前記第2補助信号が、それぞれ前記第1及び前記第2基準信号が出力される出力段に出力されることを特徴とする請求項19に記載の半導体メモリ装置のデータ入出力ドライバ。 - 前記補助データ生成部を複数備え、
複数の前記第1及び前記第2補助信号が、それぞれ前記第1及び前記第2基準信号が出力される出力段に出力されることを特徴とする請求項20に記載の半導体メモリ装置のデータ入出力ドライバ。 - 所定の出力タイミングを有する基準データを生成するステップと、
半導体メモリ装置の内部から入力されるデータをデータ入出力パッドに出力するタイミングを検出してデータ駆動信号を生成するステップと、
前記データ駆動信号に応じて前記基準データを前記データ入出力パッドに伝送するステップと、
前記データ入出力パッドに出力された前記データ、及び前記データ入出力パッドに伝送された前記基準データが合成された出力信号を出力するステップと、を含むことを特徴とする半導体メモリ装置のデータ入出力ドライバの駆動方法。 - 前記基準データを生成するステップが、
第1ロジックレベルのデータに対応する安定な周期及び安定な電圧レベルを有する第1基準信号を生成するステップと、
第2ロジックレベルのデータに対応する安定な周期及び安定な電圧レベルを有する第2基準信号を生成するステップと、を含むことを特徴とする請求項22に記載の半導体メモリ装置のデータ入出力ドライバの駆動方法。 - 前記データ駆動信号を生成するステップが、
前記第1ロジックレベルのデータを出力するタイミングに対応する第1タイミング制御信号を生成するステップと、
前記第2ロジックレベルのデータを出力するタイミングに対応する第2タイミング制御信号を生成するステップと、を含み、
前記データ駆動信号に応答して前記基準データを伝送するステップが、
前記第1タイミング制御信号に応答して第1基準信号を伝送するステップと、
前記第2タイミング制御信号に応答して第2基準信号を伝送するステップと、を含むことを特徴とする請求項23に記載の半導体メモリ装置のデータ入出力ドライバの駆動方法。
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