JPH11259195A - バスノイズ防止回路 - Google Patents
バスノイズ防止回路Info
- Publication number
- JPH11259195A JPH11259195A JP7845198A JP7845198A JPH11259195A JP H11259195 A JPH11259195 A JP H11259195A JP 7845198 A JP7845198 A JP 7845198A JP 7845198 A JP7845198 A JP 7845198A JP H11259195 A JPH11259195 A JP H11259195A
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- JP
- Japan
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- memory
- data
- bus
- cpu
- prevention circuit
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- Pending
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Abstract
(57)【要約】
【課題】ＣＰＵがメモリ（ＲＡＭ）のリードアクセスを
行う際の不定出力データを除くバスノイズ防止回路を提
供する。 【解決手段】ＣＰＵ１６とメモリ１４間に好ましくはゲ
ートアレイ（Ｇ／Ａ）１５により形成されるバスノイズ
防止回路２０を配置する。このバスノイズ防止回路２０
は、メモリ１４のアクセスタイムにより出力データが確
定するまでの間、レベルジェネレータ４の予定レベル
（例えば“Ｈ”）を出力し、不定出力データを除去し、
これに起因するノイズを防止する。
行う際の不定出力データを除くバスノイズ防止回路を提
供する。 【解決手段】ＣＰＵ１６とメモリ１４間に好ましくはゲ
ートアレイ（Ｇ／Ａ）１５により形成されるバスノイズ
防止回路２０を配置する。このバスノイズ防止回路２０
は、メモリ１４のアクセスタイムにより出力データが確
定するまでの間、レベルジェネレータ４の予定レベル
（例えば“Ｈ”）を出力し、不定出力データを除去し、
これに起因するノイズを防止する。
Description
【０００１】
【発明の属する技術分野】本発明はバスノイズ防止回路
に関し、特に、ＣＰＵ（中央演算装置）を含む回路、Ｃ
ＰＵとメモリ間のデータバスのノイズ防止回路に関す
る。
に関し、特に、ＣＰＵ（中央演算装置）を含む回路、Ｃ
ＰＵとメモリ間のデータバスのノイズ防止回路に関す
る。
【０００２】
【従来の技術】最新の電子機器及び電子応用機器にはＣ
ＰＵを内蔵し、このＣＰＵにより種々の演算制御を行う
インテリジェントを有するものが多い。このＣＰＵには
多くのメモリ（記憶回路素子）を内蔵するが、ＣＰＵ内
に内蔵し得るメモリ容量には限界があるので、ＲＡＭ
（ランダムアクセスメモリ）等の大容量のメモリをＣＰ
Ｕ外に配置し、ＣＰＵとの間をデータバスで接続してい
る。このデータバスを介してＣＰＵはメモリからその記
憶内容を読出し（リード）、又は必要に応じてデータを
書込み記憶（ライト）するのが一般的である。
ＰＵを内蔵し、このＣＰＵにより種々の演算制御を行う
インテリジェントを有するものが多い。このＣＰＵには
多くのメモリ（記憶回路素子）を内蔵するが、ＣＰＵ内
に内蔵し得るメモリ容量には限界があるので、ＲＡＭ
（ランダムアクセスメモリ）等の大容量のメモリをＣＰ
Ｕ外に配置し、ＣＰＵとの間をデータバスで接続してい
る。このデータバスを介してＣＰＵはメモリからその記
憶内容を読出し（リード）、又は必要に応じてデータを
書込み記憶（ライト）するのが一般的である。
【０００３】このデータバスを介するＣＰＵからのメモ
リに対するリードアクセスの際に、アクセスに対してデ
ータバスのディレクション（バスのＩ／Ｏ切り替え）制
御のみでメモリからの出力データをそのままＣＰＵに出
力するのが一般的であった。
リに対するリードアクセスの際に、アクセスに対してデ
ータバスのディレクション（バスのＩ／Ｏ切り替え）制
御のみでメモリからの出力データをそのままＣＰＵに出
力するのが一般的であった。
【０００４】
【発明が解決しようとする課題】しかし、メモリからの
出力データをそのままＣＰＵに出力すると、ＣＰＵから
メモリに対するリードアクセス時にデータバス上の不定
データの影響により、不定データがノイズ源となって他
回路に影響を及ぼし、誤動作を生じる原因となることが
あった。その理由は、ＣＰＵがメモリにリードアクセス
した場合、メモリのアクセスタイムの関係により、メモ
リの初期出力データがアクセスタイム中に不定となる。
このとき、出力されている不定データがバス上で一斉に
変化し、それがノイズ源となり、他配線に電磁的又は静
電的にカップリングして、クロストークを生じる為に、
周辺回路に誤動作を生じさせる原因となってしまうから
である。
出力データをそのままＣＰＵに出力すると、ＣＰＵから
メモリに対するリードアクセス時にデータバス上の不定
データの影響により、不定データがノイズ源となって他
回路に影響を及ぼし、誤動作を生じる原因となることが
あった。その理由は、ＣＰＵがメモリにリードアクセス
した場合、メモリのアクセスタイムの関係により、メモ
リの初期出力データがアクセスタイム中に不定となる。
このとき、出力されている不定データがバス上で一斉に
変化し、それがノイズ源となり、他配線に電磁的又は静
電的にカップリングして、クロストークを生じる為に、
周辺回路に誤動作を生じさせる原因となってしまうから
である。
【０００５】従って、本発明の目的は、ＣＰＵとメモリ
間のデータバスの斯るノイズを防止又は低減するバスノ
イズ防止回路を提供し、システムの信頼性を改善するこ
とである。
間のデータバスの斯るノイズを防止又は低減するバスノ
イズ防止回路を提供し、システムの信頼性を改善するこ
とである。
【０００６】
【０００７】前述の課題を解決するため、本発明による
バスノイズ防止回路は、次のような特徴的構成を採用し
ている。
バスノイズ防止回路は、次のような特徴的構成を採用し
ている。
【０００８】（１）バスにより相互接続されたＣＰＵと
メモリとを含み、前記ＣＰＵが前記メモリのリードアク
セスを行う際の前記バスのノイズを防止するバスノイズ
防止回路において、前記メモリのアクセスタイムにより
出力データが確定するまでの間の不定出力データを予め
定めたレベルにマスクしメモリデータとして前記ＣＰＵ
に出力するバスノイズ防止回路。
メモリとを含み、前記ＣＰＵが前記メモリのリードアク
セスを行う際の前記バスのノイズを防止するバスノイズ
防止回路において、前記メモリのアクセスタイムにより
出力データが確定するまでの間の不定出力データを予め
定めたレベルにマスクしメモリデータとして前記ＣＰＵ
に出力するバスノイズ防止回路。
【０００９】（２）前記予め定めたレベルを“Ｈ”レベ
ルとする（１）のバスノイズ防止回路。
ルとする（１）のバスノイズ防止回路。
【００１０】（３）前記マスクは、メモリデータ及びレ
ベルジェネレータが入力され、データ切替信号により前
記メモリデータ又はレベルジェネレータのいずれかを選
択出力するセレクタにより構成する（１）のバスノイズ
防止回路。
ベルジェネレータが入力され、データ切替信号により前
記メモリデータ又はレベルジェネレータのいずれかを選
択出力するセレクタにより構成する（１）のバスノイズ
防止回路。
【００１１】（４）前記セレクタの出力側に接続された
フリップフロップを有する（３）のバスノイズ防止回
路。
フリップフロップを有する（３）のバスノイズ防止回
路。
【００１２】（５）前記ＣＰＵと前記メモリ間に配置さ
れたゲートアレイにより形成される（１）のバスノイズ
防止回路。
れたゲートアレイにより形成される（１）のバスノイズ
防止回路。
【００１３】
【発明の実施の形態】以下、本発明のバスノイズ防止回
路の好適実施例の構成及び作用を添付図を参照して詳細
に説明する。
路の好適実施例の構成及び作用を添付図を参照して詳細
に説明する。
【００１４】先ず、図１は本発明のバスノイズ防止回路
を説明する概略ブロック図である。ランダムアクセスメ
モリ（ＲＡＭ）であるメモリ１４とＣＰＵ１６との間に
ゲートアレイ（Ｇ／Ａ）１５が配置され、このＧ／Ａ１
５に後述する本発明のバスノイズ防止回路２０が形成さ
れる。ＣＰＵ１６とＧ／Ａ１５間にはバスを介してＣＰ
Ｕデータ２が伝送される。また、Ｇ／Ａ１５とメモリ１
４間にはバスを介してメモリデータ１が伝送されると共
にメモリ出力許可信号（ＯＥ＊）３がＧ／Ａ１５からメ
モリ１４に送られるよう構成されている。この構成によ
ってＣＰＵ１６からの要求により、Ｇ／Ａ１５を介して
メモリ１４にアクセスして、その記憶データ、即ちメモ
リデータ１を読込むよう動作する。
を説明する概略ブロック図である。ランダムアクセスメ
モリ（ＲＡＭ）であるメモリ１４とＣＰＵ１６との間に
ゲートアレイ（Ｇ／Ａ）１５が配置され、このＧ／Ａ１
５に後述する本発明のバスノイズ防止回路２０が形成さ
れる。ＣＰＵ１６とＧ／Ａ１５間にはバスを介してＣＰ
Ｕデータ２が伝送される。また、Ｇ／Ａ１５とメモリ１
４間にはバスを介してメモリデータ１が伝送されると共
にメモリ出力許可信号（ＯＥ＊）３がＧ／Ａ１５からメ
モリ１４に送られるよう構成されている。この構成によ
ってＣＰＵ１６からの要求により、Ｇ／Ａ１５を介して
メモリ１４にアクセスして、その記憶データ、即ちメモ
リデータ１を読込むよう動作する。
【００１５】次に、図２は、図１のＧ／Ａ１５内に形成
された本発明によるバスノイズ防止回路２０のブロック
図である。このバスノイズ防止回路２０は、メモリデー
タ１の入力ポートを有する。この入力ポートには、レベ
ルジェネレータ４、セレクタ５、フリップフロップ（Ｆ
／Ｆ）７及びこのＦ／Ｆ７への制御信号を供給するＯＲ
ゲート１７とを有する。セレクタ５は、セレクタ出力信
号６をＦ／Ｆ７のＤ入力に入力し、Ｆ／Ｆ７のＱ出力
は、ラッチ回路出力信号１２であって、双方向バッファ
部１３を介してＣＰＵデータ２が印加されるＣＰＵデー
タ入出力ポートに接続される。双方向バッファ部１３に
はデータバス切替信号１１が入力される。また、ＯＲゲ
ート１７には、メモリデータラッチ信号９と、固定デー
タラッチ信号１０が入力される。
された本発明によるバスノイズ防止回路２０のブロック
図である。このバスノイズ防止回路２０は、メモリデー
タ１の入力ポートを有する。この入力ポートには、レベ
ルジェネレータ４、セレクタ５、フリップフロップ（Ｆ
／Ｆ）７及びこのＦ／Ｆ７への制御信号を供給するＯＲ
ゲート１７とを有する。セレクタ５は、セレクタ出力信
号６をＦ／Ｆ７のＤ入力に入力し、Ｆ／Ｆ７のＱ出力
は、ラッチ回路出力信号１２であって、双方向バッファ
部１３を介してＣＰＵデータ２が印加されるＣＰＵデー
タ入出力ポートに接続される。双方向バッファ部１３に
はデータバス切替信号１１が入力される。また、ＯＲゲ
ート１７には、メモリデータラッチ信号９と、固定デー
タラッチ信号１０が入力される。
【００１６】次に、図２に示した本発明のバスノイズ防
止回路２０の動作を、図３のタイムチャートを参照して
以下に説明する。図３中、（ａ）はクロック信号、
（ｂ）はメモリ出力許可信号３、（ｃ）はメモリデータ
１、（ｄ）はデータ切替信号８、（ｅ）はメモリデータ
ラッチ信号９、（ｆ）は固定データラッチ信号１０、
（ｇ）はラッチ回路出力信号１２、（ｈ）はデータバス
切替信号１１及び（ｉ）はＣＰＵデータ２の各信号波形
を示す。尚、（ｊ）は参考として、従来のＣＰＵデータ
２’の波形を示す。
止回路２０の動作を、図３のタイムチャートを参照して
以下に説明する。図３中、（ａ）はクロック信号、
（ｂ）はメモリ出力許可信号３、（ｃ）はメモリデータ
１、（ｄ）はデータ切替信号８、（ｅ）はメモリデータ
ラッチ信号９、（ｆ）は固定データラッチ信号１０、
（ｇ）はラッチ回路出力信号１２、（ｈ）はデータバス
切替信号１１及び（ｉ）はＣＰＵデータ２の各信号波形
を示す。尚、（ｊ）は参考として、従来のＣＰＵデータ
２’の波形を示す。
【００１７】メモリ１４から出力されるメモリデータ１
は、図３（ｃ）に示す如く、メモリ出力許可信号３（図
３（ｂ）に示す）が“Ｌ”となったとき出力されて、セ
レクタ５に入力される。このセレクタ５は、ＣＰＵ１６
のアクセスがない通常状態ではデータ切替信号８（図３
（ｄ）に示す）が“Ｌ”となっており、セレクタ出力信
号６は“Ｈ”信号を出力している。この“Ｈ”信号は、
次段のＦ／Ｆ７が固定データラッチ信号１０（図３
（ｆ）に示す）により、同図に示すラッチタイミングに
よりＦ／Ｆ７にラッチされる。
は、図３（ｃ）に示す如く、メモリ出力許可信号３（図
３（ｂ）に示す）が“Ｌ”となったとき出力されて、セ
レクタ５に入力される。このセレクタ５は、ＣＰＵ１６
のアクセスがない通常状態ではデータ切替信号８（図３
（ｄ）に示す）が“Ｌ”となっており、セレクタ出力信
号６は“Ｈ”信号を出力している。この“Ｈ”信号は、
次段のＦ／Ｆ７が固定データラッチ信号１０（図３
（ｆ）に示す）により、同図に示すラッチタイミングに
よりＦ／Ｆ７にラッチされる。
【００１８】ＣＰＵ１６からメモリ１４に対してリード
アクセスがあると、データバス切替信号１１（図３
（ｈ）に示す）が“Ｈ”となる。そこでＣＰＵデータ２
は、図３（ｉ）に示す如く“Ｈ”が出力されることとな
る。
アクセスがあると、データバス切替信号１１（図３
（ｈ）に示す）が“Ｈ”となる。そこでＣＰＵデータ２
は、図３（ｉ）に示す如く“Ｈ”が出力されることとな
る。
【００１９】次に、メモリデータ１が確定した段階で、
データ切替信号８が“Ｈ”となり、今までのレベルジェ
ネレータ４からの“Ｈ”入力からメモリデータ１の出力
信号に切替わる。セレクタ５のセレクタ出力信号６が切
替わった後、メモリデータラッチ信号９により、図３
（ｅ）に示す如きタイミングで次段のＦ／Ｆ７にラッチ
される。これにより、ＣＰＵデータ２へは、メモリデー
タ１の確定後の有効データが出力されることとなる（図
３（ｉ）参照）。
データ切替信号８が“Ｈ”となり、今までのレベルジェ
ネレータ４からの“Ｈ”入力からメモリデータ１の出力
信号に切替わる。セレクタ５のセレクタ出力信号６が切
替わった後、メモリデータラッチ信号９により、図３
（ｅ）に示す如きタイミングで次段のＦ／Ｆ７にラッチ
される。これにより、ＣＰＵデータ２へは、メモリデー
タ１の確定後の有効データが出力されることとなる（図
３（ｉ）参照）。
【００２０】その後、セレクタ５は再びデータ切替信号
８が“Ｈ”から“Ｌ”に切替わり、レベルジェネレータ
４の“Ｈ”信号を固定データラッチ信号１０により、次
段のＦ／Ｆ７でラッチする。ラッチ回路出力信号１２の
出力は、図３（ｇ）で示す如く“Ｈ”で待機することと
なる。
８が“Ｈ”から“Ｌ”に切替わり、レベルジェネレータ
４の“Ｈ”信号を固定データラッチ信号１０により、次
段のＦ／Ｆ７でラッチする。ラッチ回路出力信号１２の
出力は、図３（ｇ）で示す如く“Ｈ”で待機することと
なる。
【００２１】図３（ｉ）及び（ｊ）を対比すると明らか
な如く、本発明のバスノイズ防止回路によると、ＣＰＵ
データ２が有効データを出力する初期状態では全て
“Ｈ”レベルとされている。これに対して従来のＣＰＵ
データ２’によると、メモリ１４のアクセスタイムの関
係でアクセス初期時に不定データが出力される（図３
（ｊ）参照）。斯る不定データが防止されるので、本発
明によると、バスノイズが防止可能となる。
な如く、本発明のバスノイズ防止回路によると、ＣＰＵ
データ２が有効データを出力する初期状態では全て
“Ｈ”レベルとされている。これに対して従来のＣＰＵ
データ２’によると、メモリ１４のアクセスタイムの関
係でアクセス初期時に不定データが出力される（図３
（ｊ）参照）。斯る不定データが防止されるので、本発
明によると、バスノイズが防止可能となる。
【００２２】
【発明の効果】上述の説明から理解される如く、本発明
のバスノイズ防止回路によると、ＣＰＵがメモリに対し
てアクセスした際に、ＣＰＵデータ上に出力されるアク
セスデータは、アクセス初期時においてメモリのアクセ
スタイムの関係で不定データが出力される。この際に、
この不定データが、ＣＰＵデータバス周辺に配線されて
いる他の信号線に電磁的又は静電的或いはこれら両方に
よる結合によりノイズを生じ、ノイズ源として悪影響を
生じることとなる。その為に、他の回路に誤動作を生じ
得る。しかし、本発明によると、ＣＰＵデータ上には不
定データを出力しないので、斯るＣＰＵのメモリに対す
るリードアクセスにより起こり得る誤動作を効果的に防
止することができるという実用上の顕著な効果を有す
る。
のバスノイズ防止回路によると、ＣＰＵがメモリに対し
てアクセスした際に、ＣＰＵデータ上に出力されるアク
セスデータは、アクセス初期時においてメモリのアクセ
スタイムの関係で不定データが出力される。この際に、
この不定データが、ＣＰＵデータバス周辺に配線されて
いる他の信号線に電磁的又は静電的或いはこれら両方に
よる結合によりノイズを生じ、ノイズ源として悪影響を
生じることとなる。その為に、他の回路に誤動作を生じ
得る。しかし、本発明によると、ＣＰＵデータ上には不
定データを出力しないので、斯るＣＰＵのメモリに対す
るリードアクセスにより起こり得る誤動作を効果的に防
止することができるという実用上の顕著な効果を有す
る。
【図１】本発明のバスノイズ防止回路を説明するための
関連ＣＰＵ回路の概略ブロック図である。
関連ＣＰＵ回路の概略ブロック図である。
【図２】本発明のバスノイズ防止回路の好適実施例の回
路構成図である。
路構成図である。
【図３】図２に示した本発明のバスノイズ防止回路の各
部の動作を説明するタイムチャートである。
部の動作を説明するタイムチャートである。
４ レベルジェネレータ ５ セレクタ ７ フリップフロップ（Ｆ／Ｆ） １４ メモリ（ＲＡＭ） １５ ゲートアレイ（Ｇ／Ａ） １６ ＣＰＵ ２０ バスノイズ防止回路
Claims (5)
- 【請求項１】バスにより相互接続されたＣＰＵとメモリ
とを含み、前記ＣＰＵが前記メモリのリードアクセスを
行う際の前記バスのノイズを防止するバスノイズ防止回
路において、 前記メモリのアクセスタイムにより出力データが確定す
るまでの間の不定出力データを予め定めたレベルにマス
クしメモリデータとして前記ＣＰＵに出力することを特
徴とするバスノイズ防止回路。 - 【請求項２】前記予め定めたレベルを“Ｈ”レベルとす
る請求項１に記載のバスノイズ防止回路。 - 【請求項３】前記マスクは、メモリデータ及びレベルジ
ェネレータが入力され、データ切替信号により前記メモ
リデータ又はレベルジェネレータのいずれかを選択出力
するセレクタにより構成する請求項１に記載のバスノイ
ズ防止回路。 - 【請求項４】前記セレクタの出力側に接続されたフリッ
プフロップを有する請求項３に記載のバスノイズ防止回
路。 - 【請求項５】前記ＣＰＵと前記メモリ間に配置されたゲ
ートアレイにより形成されることを請求項１に記載のバ
スノイズ防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7845198A JPH11259195A (ja) | 1998-03-11 | 1998-03-11 | バスノイズ防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7845198A JPH11259195A (ja) | 1998-03-11 | 1998-03-11 | バスノイズ防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259195A true JPH11259195A (ja) | 1999-09-24 |
Family
ID=13662412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7845198A Pending JPH11259195A (ja) | 1998-03-11 | 1998-03-11 | バスノイズ防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11259195A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006127731A (ja) * | 2004-10-30 | 2006-05-18 | Hynix Semiconductor Inc | 半導体メモリ装置のデータ入出力ドライバ及びその駆動方法 |
| JP2021137489A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
| JP2021137491A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
| JP2021137492A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
| JP2021137490A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
| JP2021137493A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
-
1998
- 1998-03-11 JP JP7845198A patent/JPH11259195A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006127731A (ja) * | 2004-10-30 | 2006-05-18 | Hynix Semiconductor Inc | 半導体メモリ装置のデータ入出力ドライバ及びその駆動方法 |
| JP2021137489A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
| JP2021137491A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
| JP2021137492A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
| JP2021137490A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
| JP2021137493A (ja) * | 2020-03-09 | 2021-09-16 | 京楽産業．株式会社 | 遊技機 |
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