JPH06342419A - ペトリネットに基づく並列制御システム - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ペトリネットグラフの発火論理回路を含むＬ
ＳＩチップで、必要なトランジション数に対応する構成
にし、複数の同じＬＳＩチップをカスケード接続して、
いかなるトランジション数のグラフにも対応できるよう
にする。 【構成】 発火可能かをチェックする発火論理回路で、
そのトランジションに接続する入力プレースの情報を記
憶する入力プレース判別手段(101) と、トランジション
に接続する出力プレースの情報を記憶する出力プレース
判別手段(102) と、プレースのトークン状態を記憶／更
新するトークン状態記憶／更新手段(103) と、チップが
セレクトされたかを判別するチップセレクト手段(105)
の出力とを論理演算し、発火可能かをチェックし、他の
実行順序制御装置とトークンの状態を共有するために、
共有バスにデータを出力するかどうかを制御するトーク
ン更新バス制御手段(104) で、他の同じＬＳＩチップ内
のトークン状態を一致させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプログラムモジ
ュール（タスク、サブルーチン、ステートメント、関数
などのデータ処理の単位）を、複数のプロセッサによっ
て同時に処理をする並列処理の並列実行順序制御方式に
関する。

【０００２】

【従来の技術】従来のペトリネットによる並列制御方式
を図２、図５によって説明する。図２は、並列制御シス
テムを示しており、複数のプロセッサＰＥ(201) 、状態
チェック装置ＣＣＭ(202) 、実行順序制御装置ＮＣＥ(2
03) から構成されている。各ＰＥは、それぞれローカル
にアクセスできるメモリを持っており、そのメモリに処
理すべき複数のプログラムモジュールが記憶されてい
る。

【０００３】ペトリネットグラフは、形式的に以下のよ
うに定義される。

【０００４】

【数１】

【０００５】図５(a) は、ペトリネットグラフの一例で
ある。図５(a) を例にとって前述の定義を当てはめてみ
ると、以下のようになる。

【０００６】

【数２】

【０００７】各プレースｐ１〜ｐ４には、プロセッサが
処理すべきプログラムモジュールが割り当ててあり、プ
レースがトークンを得たときに、プロセッサはそのプロ
グラムモジュールの処理を開始する。

【０００８】プログラムモジュールの状態遷移を記述し
たペトリネットグラフは表形式に変換され、ＦＣＴ（Fi
re Condition Table) 、ＴＴＴ (Token Transfer Tabl
e) としてＮＣＥ内のレジスタに格納されている。

【０００９】ＦＣＴはプレースに接続している出力トラ
ンジションの状態を表し、図５(a)のグラフを表現する
と図５(b) のような表になる。ＴＴＴはトランジション
に接続している出力プレースの状態を表し、図５(a) の
グラフを表現すると図５(c) のような表になる。

【００１０】又、ペトリネットの状態を表すトークン
は、各プレース毎にトークンの有り無しをＴＳＴ (Toke
n Status Table) (103) に格納している。ＴＳＴはＮＣ
Ｅ内のレジスタであり、プレース毎に１ビットが割りつ
けられていて、トークン有りで‘１’、トークン無しで
‘０’が格納される。

【００１１】ＮＣＥはＦＣＴ、ＴＴＴ及びＴＳＴを参照
して、発火可能なトランジションを発火させる。発火と
は、トランジションの入力プレースの全てにトークンが
入っているときに、入力プレースからトークンを抜き去
り、出力プレースへトークンを分配（ここでは、出力プ
レースのプログラムモジュールに起動をかけること）す
ることを意味する。

【００１２】トークンを分配すべきプレースはＴＴＴか
ら求まる。トークンが分配されると、分配されたプレー
スはプログラムモジュールの処理を開始する。ＮＣＥは
トランジションの発火により処理すべきプレースの番号
を、ＣＣＭ内のＥＸＱ (Excution Queue) (204) に書き
込む。複数のＰＥは、ＥＸＱ内のプレースの番号を競合
しながら読み出し、これに対応するプログラムモジュー
ルを処理する。処理を終了したならば、そのプレースの
番号をＣＣＭ内のＥＤＱ (EnDQueue)(205) に書き込
む。

【００１３】ＮＣＥはＥＤＱ内のプレースの番号を取り
出し、それに対応するＴＳＴのビットを‘１’にする。
ＮＣＥと各ＰＥは、ＣＣＭをインタフェースとして独立
に動作している。ＮＣＥはペトリネットグラフの記述に
従い、処理可能なプログラムモジュールに対応するプレ
ースの番号をＥＸＱに書き込む。

【００１４】一方、ＰＥはＥＸＱからプレースの番号を
読み出して、それに対応するプログラムモジュールを処
理するので、ＰＥの数だけプログラムモジュールが並列
に動作することが可能である。

【００１５】ＮＣＥが発火チェックを行うのは、トーク
ンの状態が変化したときでよく、それはつまりＴＳＴに
ビットが書き込まれたときであり、発火チェックをする
トランジションは、トークンが分配されたプレースから
アークの伸びているトランジションである。

【００１６】このようにして、ペトリネットで記述され
た並列処理が実行制御される。以下、発火可能かをチェ
ックする発火論理回路について説明する。発火論理回路
はＮＣＥ内に用意されており、入力プレース判断部（Ｉ
Ｔ）、出力プレース判断部（ＯＴ）及びＴＳＴの３つの
レジスタと論理演算部から構成されている。

【００１７】ＩＴはトランジション毎の入力プレースの
接続情報を表したレジスタで、ＦＣＴを参照して作成可
能であり、トランジションに接続している入力プレース
は‘１’で表され、接続していないものは‘０’で表さ
れる。

【００１８】図５(a) のペトリネットグラフのＩＴは、
図５(d) のように表される。ＯＴはトランジション毎の
出力プレースの接続情報を表したレジスタで、ＴＴＴを
参照して作成可能であり、トランジションに接続してい
る出力プレースは‘１’で表され、接続していないもの
は‘０’で表される。

【００１９】図５(a) のペトリネットグラフのＯＴは、
図５(e) のように表される。発火論理回路はＮＣＥ内
で、新たにトークンが入ったプレースを入力プレースと
するトランジションの番号を受け取ると、ＮＣＥ内に保
存している情報（ＴＳＴ、ＩＴ、ＯＴ）を用いてそのト
ランジションが発火可能かどうかのチェックを行う。全
ての入力プレースにトークンが存在するか否かである。
この際に、ネットの安全性のチェックも行う。

【００２０】ネットの安全性とは、プレースに１つを越
えるトークンが入らないことを意味する。具体的に言え
ば、出力プレースにトークンが入っているうちは、トラ
ンジションが発火できなくすることである。そのため
に、トランジションの入力プレースのトークンのチェッ
クのみではなく、出力プレースのトークンのチェックも
行う。

【００２１】以上のチェックで発火可能となるとそのト
ランジションは発火し、入力側の全てのプレースのトー
クンが消え、出力側の全てのプレースにトークンが入
る。その結果、ＴＳＴが更新される。 発火・更新論理 プレースの有限集合 Ｐ＝｛ p1,p2,---,pi,----,pm
｝（１≦ｉ≦ｍ） トランジションの有限集合Ｔ＝｛ t1,t2,---,tj,----,t
n ｝（１≦ｊ≦ｎ） ＴＳＴレジスタ ＴＳＴ＝ ( tst(p1),tst(p2),-
---,tst(pm) ) トランジションtjのＩＴレジスタ＝ ( it(tj,1),it(tj,
2),----,it(tj,m) ) トランジションtjのＯＴレジスタ＝ ( ot(tj,1),ot(tj,
2),----,ot(tj,m) ) とすると、トランジションtjが発火可能であるための条
件は、

【００２２】

【数３】

【００２３】図６にプレース数＝トランジション数＝４
のときの発火論理回路を、図７にＴＳＴ更新回路を示
す。図６において、図５(a) のペトリネットグラフを当
てはめて説明する。

【００２４】トランジション番号がＩＴに入力される
と、そのトランジションに接続される入力プレースの接
続情報が出力される。仮にトランジション番号としてｔ
１が入力されると、it(t1,1)のみが‘１’となりインバ
ータＩＮＶ１のみが‘０’となり、他のインバータは全
て‘１’となる。又、プレースｐ１のみにトークンが存
在するとすれば、ＴＳＴ出力の内tst(p1) のみが‘１’
となり他の出力は‘０’となる。その結果ＯＲゲートの
出力は全て‘１’となり、入力条件であるＡＮＤ１の出
力が‘１’となり、入力条件は発火可能となる。

【００２５】同様に、トランジション番号がＯＴに入力
されると、そのトランジションに接続される出力プレー
スの接続情報が出力される。トランジション番号として
ｔ１が入力されると、ot(t1,2)とot(t1,3)のみが‘１’
となる。又、トークンはｐ１のみに存在するのであるか
ら、tst(p2) とtst(p3) は‘０’となりＮＡＮＤゲート
の出力は全て‘１’となってＡＮＤ２の出力が‘１’と
なり、出力条件も発火可能となる。その結果、ＡＮＤ３
の出力は‘１’となって、トランジションｔ１は発火可
能となる。

【００２６】図７は、ＩＴの出力を反転したものと、Ｔ
ＳＴの出力の論理積をとったものをＴＳＴに格納してい
る。トークンはｐ１のみに存在するのであるから、ＴＳ
Ｔの出力の内、tst(p1) のみが‘１’となり、他は全て
‘０’となる。又、ＩＴの内it(t1,1)のみが‘１’とな
り他は全て‘０’となる。そして、インバータの内ＩＮ
Ｖ２の出力のみが‘０’となり、その他のインバータは
‘１’となる。その結果、ＡＮＤゲートの出力は全て
‘０’となり、ｐ１のトークンが消去されたことにな
る。

【００２７】なお、ＴＳＴの状態に変化があるにもかか
わらず、トランジションが発火出来ない場合が２種類あ
る。まず、入力プレースのいくつかにトークンが入って
いないときである。この場合、残りの入力プレースにト
ークンが分配されてきたときの発火チェックで発火の判
定が可能であるので、問題はない。

【００２８】もう１つは入力側プレースのトークンは全
てあるが、出力側プレースにもトークンがあるときであ
る。これは、出力側プレースのトークンがなくなるまで
待たなければならない。また、なくなり次第、発火でき
なければならない。しかし、ペトリネット記述をしたテ
ーブルＦＣＴが入力プレースから発火チェックをするト
ランジションを引く形なので、出力プレースの変化から
そのプレースの番号をもとに発火チェックをすべきトラ
ンジションを引くことは難しい。

【００２９】従って、出力プレースが空くまで入力プレ
ースの１つを用いてそのトランジションの発火チェック
を繰り返せばよい。但し、一旦入れたトークンが他のト
ランジションの発火に影響を与える場合もあるので、強
制的にこのトークンを消去して、そのプレース番号をＥ
ＤＱに戻してやる。こうすると、ＮＣＥはそのプレース
のプログラムモジュールの処理が終了したものとみな
し、ＴＳＴのそのプレースのビットを‘１’にする。

【００３０】その結果、出力プレースが空くまでそのプ
レース番号はＮＣＥとＥＤＱを往復して発火チェックを
繰り返す。発火論理回路は高速化のためにＬＳＩで実現
することが望ましい。しかし、集積回路技術により、Ｌ
ＳＩの１チップに集積できるセル数の大きさは限られて
いる。

【００３１】特にテーブル類（ＩＴ、ＯＴ）は大きな部
分を占める。そのため、必要なプレース数をチップ毎に
収まる程度に分割してテーブルを分割縮小し、カスケー
ド接続でチップを複数個組み合わせることにより、必要
なプレース数を実現することができる。

【００３２】以下にその原理を述べる。発火の条件式
は、ビットごと（プレースごと）の論理が全て‘１’か
‘０’かを見ている。つまり、あるプレースを示すビッ
トが他のプレースを示すビットに影響を及ぼさない。従
って、ＴＳＴ、ＩＴ、ＯＴをプレースの途中で分けても
よい。その場合は、分けたプレース毎の論理の論理積、
論理和をとり、チップ毎に中間結果（チップ内のプレー
スの入出力条件成立）を出力し、最後にチップ外部で論
理積をとればよい。同様に、ＴＳＴの更新論理もプレー
スを途中で分けることができる。図８、図９にプレース
数＝トランジション数＝４をプレース数＝２、トランジ
ション数＝４に分割する時、発火回路内の発火・更新論
理の分け方を示す。

【００３３】この図は図６、図７の発火論理回路、ＴＳ
Ｔ更新回路を２つのチップ（チップ１、チップ２）に分
ける時の、レジスタ、テーブル、論理の分割の仕方を表
している。

【００３４】

【発明が解決しようとする課題】従来装置においては、
プレース数を分割して、カスケード接続で複数チップを
組み合わせることにより、必要な数のプレース数を実現
することができる。

【００３５】しかし、一般にプレース数が増えるとトラ
ンジション数も増える傾向にある。トランジション数の
最大限の数を実現できるようにテーブル（ＩＴ、ＯＴ）
を作ると、１チップに入れられるプレース数が少なくな
り、カスケード接続するチップの数が多くなる。

【００３６】また、トランジション数の小さなモデルで
は使われないトランジションの数が多く無駄が多い。そ
のため、様々なモデルのグラフ表現に対応させようとす
ると、トランジション数に応じたチップを数種類用意し
なければならない、という問題があった。

【００３７】この発明の目的は、トランジション数の分
割を可能にして、カスケード接続でトランジション数の
必要な数を実現できる発火チェックの機構を提供するこ
とにある。

【００３８】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。入力プレース判断手段(101) は、トランジ
ションに接続する入力プレースの状態であるＩＴの内容
が記憶され、メモリ、ラッチ回路、Ｆ／Ｆ回路等で構成
される。

【００３９】出力プレース判別手段(102) は、トランジ
ションに接続する出力プレースの状態であるＯＴの内容
が記憶され、メモリ、ラッチ回路、Ｆ／Ｆ回路等で構成
される。

【００４０】トークン状態記憶／更新手段(103) は、そ
れぞれのプレースのトークン状態が記憶され、発火が行
われると、その発火に関連するプレースのトークン状態
が更新され、論理ゲートとメモリ、ラッチ回路、Ｆ／Ｆ
回路等で構成される。

【００４１】トークン更新バス制御手段(104) は、ＴＳ
Ｔを更新する際にバスにデータを出力するか、ハイイン
ピーダンスにするかを制御するもので、３ステート・バ
ッファ等で構成される。

【００４２】チップセレクト手段(105) は、発火チェッ
クをするトランジションがチップ内にあるか否かを判別
する手段であり、デコーダ等で構成される。論理演算手
段(106) は、上記(101) 〜(103) 及び(105) の出力から
発火可能か否かをチェックする手段であり、論理ゲート
等で構成される。

【００４３】

【作用】発火論理に必要なのは、ＴＳＴ、ＩＴ、ＯＴの
うち発火チェックをするトランジションにかかわる部分
である。従って、ＴＳＴが全てのチップに含まれており
同じ値であれば、チップセレクト手段でセレクトされた
有効なチップの入出力条件の出力の値だけで、発火可能
かが判断できる。それは、以下の機能によって実現され
る。

【００４４】チップセレクト手段でセレクトされたチッ
プ以外の出力は、デフォルト値‘１’になり発火の判断
（最終段の論理積）に影響を与えなくし、外部で論理積
をとって発火チェックを行う。

【００４５】各チップのＴＳＴの値は常に同じ値にする
必要があるため、ＴＳＴの更新は全てのチップで同時に
行われる。チップセレクト手段で有効となったチップ
は、内部のＩＴの値を用い（かつ、外部に出力し）、無
効となったチップはチップ外部からの入力をＩＴの値と
してＴＳＴ更新論理を行うことにより、トークンの消去
を実現する。

【００４６】このことにより、トークン書き込み時の全
てのチップのＴＳＴの値は同じになる。ＴＳＴ更新バス
制御手段により、各チップで行うＴＳＴ更新の時に用い
る値を同じ（有効となるチップのＩＴ）にすることがで
きる。

【００４７】

【実施例】トランジションを分割して、カスケード接続
で組み合わせる場合、２つの問題がある。１つは、各々
のチップに全てのトランジション分のテーブルが含まれ
ていない。又１つは、各々のチップ内のＴＳＴを同じ値
にする必要がある。

【００４８】１つ目の問題は、チップセレクト手段でセ
レクトされた有効となるチップの出力のみで発火可能か
を判断することが可能である。従来技術で示したよう
に、発火論理に必要なのは、ＴＳＴ、ＩＴ、ＯＴのうち
発火チェックをするトランジションを含んだ部分であ
る。

【００４９】従って、ＴＳＴが全てのチップに含まれて
おり同じ値であれば、有効となるチップの入出力条件の
結果だけで、発火可能かどうかが判断できる。又、各チ
ップの出力は外部で論理積をとるため、無効となるチッ
プに対しては‘１’を出力するようにすればよい。もし
くは、無効となるチップの出力をハイインピーダンスに
なるようにすれば、論理積をとる必要がなくなる。

【００５０】図３にプレース数＝トランジション数＝４
をプレース数＝４、トランジション数＝２に分割すると
きの発火論理回路の構成を示す。従来の発火論理回路に
比べて、最終段でチップセレクト手段の出力の反転した
ものと論理和をとっている。これはチップがセレクトさ
れた時に出力を有効にし、セレクトされない時は、出力
を強制的に‘１’にするものである。

【００５１】２つ目の問題は、セレクトされたチップに
対しては、内部のＴＳＴを使ってＴＳＴの更新を行い、
セレクトされていないチップに対しては、セレクトされ
て有効となったチップ内のＴＳＴの値を使用して、ＴＳ
Ｔの更新を行えばよい。

【００５２】なぜならＴＳＴの更新には、発火したトラ
ンジションのＩＴの値が必要であり、それ以外のトラン
ジションのＩＴの値は必要がないためである。各チップ
が共有するバス（ＴＳＴ更新バス）を用意し、セレクト
されたチップは内部のＴＳＴの値を使用してＴＳＴの更
新を行う。と同時に、ＩＴの値をＴＳＴ更新バスに出力
し、セレクトされていないチップは出力をハイインピー
ダンスにし、セレクトされたチップからの値を使用して
ＴＳＴの更新を行えばよい。

【００５３】図４にプレース数＝トランジション数＝４
をプレース数＝４、トランジション数＝２に分割する時
のＴＳＴ更新回路の構成を示す。従来のＴＳＴ更新回路
に比べて、チップセレクト手段の出力の反転したもの
で、ＴＳＴ更新バスにＩＴの内容を出力するか否かを制
御している。セレクトされたチップは、自身のＩＴの出
力でＴＳＴの更新を行い、セレクトされていないチップ
に対してはセレクトされたチップのＩＴの内容を使用し
て、ＴＳＴの更新を行うことになる。

【００５４】この図において、チップ１、チップ２は同
じ構造のチップであり、カスケードに接続されている
が、チップセレクトの機能により両方はセレクトされな
いものとする。

【００５５】なお、チップセレクトの機能は、以上の実
施例ではチップ内部に設けられているが、チップ外部に
おき、チップセレクト信号のみをチップに入力しても良
いことは勿論である。

【００５６】

【発明の効果】本発明を用いれば、トランジション数の
分割を可能にして、カスケード接続でトランジション数
の必要な数を実現できる発火チェックの機構を提供する
ことができ、従来技術で挙げたプレース数の分割と組み
合わせれば、１種類のチップをカスケードに接続するこ
とにより様々なモデルのグラフ表現に適用することがで
きる。

【図面の簡単な説明】

【図１】本発明の並列制御方式の論理ブロック図であ
る。

【図２】並列制御システムの構成図である。

【図３】本発明の発火論理回路である。

【図４】本発明のＴＳＴ更新回路である。

【図５】(a) はペトリネットグラフの一例であり、(b)
はペトリネットグラフのＦＣＴであり、(c) はペトリネ
ットグラフのＴＴＴであり、(d) はペトリネットグラフ
のＩＴであり、(e) はペトリネットグラフのＯＴであ
る。

【図６】従来の発火論理回路である。

【図７】従来のＴＳＴ更新回路である。

【図８】従来の発火論理回路のプレース数分割時の構成
図である。

【図９】従来のＴＳＴ更新回路のプレース数分割時の構
成図である。

【符号の説明】

１０１ 入力プレース判別手段 １０２ 出力プレース判別手段 １０３ トークン状態記憶／更新手段 １０４ トークン更新バス制御手段 １０５ チップセレクト手段 １０６ 論理演算手段 ２０１ プロセッサ ２０２ 状態チェック装置 ２０３ 実行順序制御装置 ２０４ Excution Queue ２０５ End Queue

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各々が、独自に異なる処理をすることが
   可能で、内部又は外部にローカルにアクセスすることが
   できるメモリを持つ複数のプロセッサ(201)と、 前記プロセッサ(201) の実行状態を監視する状態チェッ
   ク装置(202) と、 前記プロセッサ(201) 及び前記状態チェック装置(202)
   を制御する実行順序制御装置 (203)とを有するマルチプ
   ロセッサの並列制御システムにおいて、 前記実行順序制御装置(203) 内に、 トランジションに接続する入力プレースの情報を記憶す
   る入力プレース判別手段(101) と、 トランジションに接続する出力プレースの情報を記憶す
   る出力プレース判別手段(102) と、 プレースのトークンの状態を記憶／更新するトークン状
   態記憶／更新手段(103) と、 トークンを更新する際に、他の実行順序制御装置とトー
   クンの状態を共有するために、共有バスにデータを出力
   するかどうかの制御をするトークン更新バス制御手段(1
   04) と、 前記実行順序制御装置(203) をセレクトする、チップセ
   レクト手段(105) と、 発火可能か否かを判別する論理演算手段(106) を具備す
   ることを特徴とするペトリネットに基づく並列制御シス
   テム。