KR0129820B1 - 인터럽트처리장치 및 그 방법 - Google Patents

인터럽트처리장치 및 그 방법 Download PDF

Info

Publication number
KR0129820B1
KR0129820B1 KR1019940015648A KR19940015648A KR0129820B1 KR 0129820 B1 KR0129820 B1 KR 0129820B1 KR 1019940015648 A KR1019940015648 A KR 1019940015648A KR 19940015648 A KR19940015648 A KR 19940015648A KR 0129820 B1 KR0129820 B1 KR 0129820B1
Authority
KR
South Korea
Prior art keywords
interrupt
signal
output
input
cpu
Prior art date
Application number
KR1019940015648A
Other languages
English (en)
Other versions
KR960002021A (ko
Inventor
최성연
김준만
이승환
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019940015648A priority Critical patent/KR0129820B1/ko
Priority to CN95107732A priority patent/CN1100296C/zh
Publication of KR960002021A publication Critical patent/KR960002021A/ko
Priority to US08/958,734 priority patent/US5901321A/en
Application granted granted Critical
Publication of KR0129820B1 publication Critical patent/KR0129820B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Bus Control (AREA)

Abstract

본 발명은 코드분할다중엑세스 교환기의 인터럽트를 처리하기 위해 인터럽트를 동기식으로 래치하고 인터럽트의 우선순위를 임의로 지정함으로써 우선순위에 관계없이 순차적으로 처리하도록 한 인터럽트 처리장치 및 그 방법에 관한 것으로, 종래의 인터럽트 처리장치는 우선순위가 없는 인터럽트가 적용되는 코드다중분할접속 교환기의 제어계에서 사용할 수 없는 문제점이 있어, 본 발명은 이러한 점을 감안하여, 동시에 입력된 수개의 인터럽트를 동기식으로 래치하고 인터럽트의 우선순위를 임의로 지정하여 우선순위가 높은 인터럽트를 처리한 후 우선순위가 낮은 인터럽트를 수행토록하여 인터럽트의 우선순위에 관계없이 순차적으로 수행하도록 하여 우선순위가 없는 인터럽트가 적용되는 코드다중분할접속 교환기의 제어계에서 사용할 수 있다.

Description

인터럽트처리장치 및 그 방법
제1도는 종래의 인터럽트 처리장치의 구성도.
제2도는 본 발명의 인터럽트 처리장치의 구성도.
제3도는 제2도의 동기식 인터럽트 래치 및 자동제거부의 구체적인 일실시예의 회로도.
제4도는 제3도의 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 인터럽트입력부 2 : 인터럽트선택부
3 : 인터럽트처리부 4 : 인터럽트입력부
5 : 인터럽트 래치 및 자동제거부 6 : 인터럽트제어부
7 : 인터럽트처리부
본 발명은 인터럽트 처리장치 및 그 방법에 관한 것으로, 코드분할다중접속 교환기의 인터럽트를 처리하기 위해 인터럽트를 동기식으로 래치하고 인터럽트의 우선순위를 임의로 미리 지정하므로써 우선순위에 관계없이 미리 정해진 순서에 따라 순차적으로 처리하도록 한 장치 및 그 방법에 관한 것이다.
종래의 인터럽트 처리장치는 제1도에 도시된 바와 같이, 수개의 인터럽트를 입력하는 인터럽트입력부(1)와 ; 이 인터럽트입력부(1)에서 동시에 입력된 인터럽트 중 우선순위가 높은 인터럽트를 선택출력하는 인터럽트제어부(2) 및 ; 이 인터럽트제어부(2)에서 선택된 인터럽트를 처리하는 인터럽트처리부(3)로 구성된다.
상기와 같이 구성된 종래의 인터럽트 처리장치는 새로운 인터럽트가 요구되면 수행중인 인터럽트의 우선순위보다 낮은가를 판단하여 수행중인 인터럽트의 우선순위보다 낮을 경우 수행중인 인터럽트를 계속 수행하고, 수행중인 인터럽트의 우선순위가 높을 경우 수행중인 인터럽트를 중단하고, 우선순위가 높은 인터럽트를 수행하도록 동작한다.
상기와 같이 구성된 종래의 인터럽트 처리장치는 우선순위가 없는 인터럽트가 적용되는 코드분할다중접속 교환기의 제어계에서는 사용할 수 없는 문제점이 있었다.
본 발명은 이러한 점을 감안하여, 동시에 입력된 수개의 인터럽트를 동기식으로 래치하고, 인터럽트의 우선순위를 사용자가 미리 임의로 지정하므로써 입력되는 인터럽트가 순차적 또는 동시에 다수개가 입력되더라도 우선순위에 관계없이 사용자가 미리 정해준 순서에 따라 순차적으로 수행하도록함을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 인터럽트처리장치는, 다수의 인터럽트를 입력하는 인터럽트입력부와, 인터럽트를 수행하는 인터럽트처리부를 포함하여 이루어진 인터럽트처리장치에 있어서, 라이트신호(WRB)와 신호(TXIRQCEB)를 오아 게이트(M18)에서 논리 합한 후 출력되는 신호가 먹스(M2,M7,M11,M15)의 단자(SEL)에 인가되고, 리드신호(RDB)와 신호(TXIRQCEB)를 오아게이트(M19)에서 논리 합한 후 출력되는 신호가 디-플립플롭(X12), 디-플립플롭(X17), 인버터(M26) 및 낸드 게이트(M28)에 인가되어 앤드 게이트(M3,M8,M12,M16)에 각각 입력되며, 다수의 인터럽트(TXIRQ1 내지 4)를 디-플립플롭(X1,X4,X6,X8)과 디-플립플롭(X2,X5,X7,X9)에 인가하여 래치된 후 인버터(M5,M9,M13,M17)를 통하여 하이 신호로 반전되고, 오아게이트(M1,M6,M10,M14)에서 상기 신호와 앤드 게이트(M3,M8,M12,M16)의 출력신호를 각각 논리 합한 후 먹스(M2,M7,M11,M15)를 통하여 디-플립플롭(X13,X14,X15,X16)에서 래치된 후 오아게이트(M25)에 입력되어 상기 신호를 논리 합한 후 출력신호(TXIRQ)를 CPU에 인가하도록 구성되어 있는 동기식 인터럽트 래치 및 자동제거부와, 상기 동기식 인터럽트 래치 및 자동제거부에서 출력된 인터럽트를 입력받아 인터럽트 데이타를 읽은 다음 사용자가 임의로 정한 우선순위와 수행능력에 따라 인터럽트 요구 채널을 데이타버스에 실어 인터럽트 데이타베이스를 구축하고 인터럽트를 출력하도록 제어하는 인터럽트제어부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 인터럽트처리방법은 동시에 다수개의 인터럽트신호가 입력되어 하이 상태로 래치되고 이와 같이 래치된 하이 신호가 CPU에 인가되어 인터럽트가 수신되면, 이에 따라서 CPU에서는 사용자에 의해 미리 정해진 순서에 따라 인터럽트를 처리하여 입력되는 인터럽트의 우선순위에 관계없이 사용자에 의해 미리 정해진 순서에 따라 순차적으로 처리하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 인터럽트 처리장치는 제2도에 도시된 바와 같이, 수개의 인터럽트를 입력하는 인터럽트입력부(4)와 ; 상기 인터럽트입력부(4)에서 동시에 입력된 수개의 인터럽트를 래치하고 출력하며, 소거신호에 의해 래치를 자동적으로 소거하는 동기식 인터럽트 래치 및 자동제거부(5)와 ; 상기 동기식 인터럽트 래치 및 자동제거부(5)에서 출력된 인터럽트를 입력받아 인터럽트 데이타를 읽은다음 사용자에 의해 미리 정해진 우선순위와 수행능력에 따라 인터럽트 요구 채널을 데이타버스에 실어 인터럽트 데이타베이스를 구축하고 이 인터럽트 데이타버스에 따라 인터럽트를 출력하며, 소거신호를 출력하는 인터럽트제어부(6) 및 ; 상기 인터럽트제어부(6)에서 출력된 인터럽트를 입력받아 인터럽트를 수행하는 인터럽트처리부(7)로 구성된다.
그리고, 상기 인터럽트처리장치의 동기식 인터럽트 래치 및 자동제거부(5)의 구체적인 일실시예의 회로도는 제3도와 같으며, 라이트신호(WRB)와 신호(TXIRQCEB)를 입력받은 오아게이트(M18)는 논리 합한 후 출력되는 신호를 먹스(M2,M7,M11,M15)의 단자(SEL)로 출력하고, 리드신호(RDB)와 신호(TXIRQCEB)를 입력받은 오아 게이트(M19)는 이들의 신호를 논리 합한 후 출력되는 신호를 디-플립플롭(X-12)과 디-플립플롭(X17)과 인버터(M26)와 낸드 게이트(M28)를 통해서 앤드 게이트(M3,M8,M12,M16)에 각각 입력되고 버퍼(M24)의 단자(G1,G2)에 입력된다. 그리고 리셋신호(RESET)는 인버터(M4)를 통해 디-플립플롭(X1,X4,X6,X8)의 단자(SD) 및 디-플립플롭(X13,X14,X15,X16)의 단자(RD)에 각각 입력되고, 다수의 인터럽트(TXIRQ1 내지 4)를 입력받은 디-플립플롭(X1,X4,X6,X8)은 출력단자(Q)를 통해서 로우 신호를 디-플립플롭(X2,X5,X7,X9)의 데이터단자(D)에 인가하면 로우 신호는 인버터(M5,M9,M13,M17)를 통하여 반전되어 하이 신호를 출력한다.
그리고, 상기 인버터(M5,M9,M13,M17)를 통하여 출력되는 하이 신호를 입력받은 오아 게이트(M1,M6,M10,M14)는 앤드 게이트(M3,M8,M12,M16)의 출력신호와 각각 논리 합하여 먹스(M2,M7,M11,M15)의 입력단자(B1)에 각각 입력된 후 출력단자(Y1)을 통해서 디-플립플롭(X13,X14,X15,X16)의 데이터단자(D)에 입력된다.그러면 상기 디-플립플롭(X13,X14,X15,X16)의 출력신호는 오아 게이트(M25)에 각각 입력되어 논리합 된 후 출력신호(TXIRQ)를 도시되지 않은 CPU에 출력한다.
그리고, 버퍼(M20 내지는 M23)는 CPU에 인터럽트가 정상적으로 동작하는지를 체크할 때 사용하는 것으로, CPU가 장치의 정상상태를 체크하기 위해서 데이터를 데이터버스(D24 내지 D27)를 통해서 출력하면, 이 데이터는 상기 버퍼(M20 내지 M23)를 통해서 먹스(M2,M7,M11,M15)의 입력단자(A1)에 각각 입력된다. 이때 오아 게이트(M18)를 통해서 먹스(M2,M7,M11,M15)의 단자(SEL)에 입력되어 입력단자(A1)를 선택하므로써 상기 먹스(M2,M7,M11,M15)의 출력단자(Y1)에는 하이 신호가 출력되고, 디-플립플롭(X13,X14,X15,X16)에 입력되어 래치된 후 오아 게이트(M25)에서 논리 합된 후 CPU에 인가된다.
상기와 같이 구성한 동기식 래치 및 자동제거부(5)의 동작을 제3도의 구성도와 제4도의 타이밍도를 참조하여 상세히 설명하면 다음과 같다.
제3도에 도시된 바와 같이, 2개의 인터럽트(본 발명에서는 TXIRQ1, TXIRQ3의 2개의 예를 들었음)가 약간의 시간차를 가지고 발생한 인터럽트가 디-플립플롭(X1,X6)을 통해서 제4도의 (2),(4)에 도시된 각각의 신호가 입력되면 상기 디-플립플롭(X1,X6)의 출력단자(Q)를 통해서 각각 로우 신호가 제4도의 (14),(17)에 도시된 바와 같이 약간의 시간차를 가지고 출력된다.
그리고, 이와같이 출력된 로우 신호는 디-플립플롭(X2,X7)에 각각 입력되어 제4도의 (15),(18)에 도시된 바와 같이, 래치된 후 인버터(M5,M13)에 입력되고, 상기 인버터(M5,M13)에서 반전되어 하이 신호가 출력된다.
이러한 하이 신호는 상기 오아 게이트(M1,M10)를 통해서 논리 합된 후 먹스(M2,M11)의 입력단자(B1)에 각각 입력되고 상기 먹스(M2,M11)의 출력단자(Y1)를 통해서 하이 신호가 디-풀립플롭(X13,X15)의 입력단자(D)에 각각 입력된다.
따라서, 2개의 인터럽트(TXIRQ1, TXIRQ3)는 상기 디-플립플롭(X13,X15)의 출력단자(Q)를 통해서 출력되는 신호는 제4도의 (16),(19)에 도시된 바와 같이 출력되고, 이러한 신호는 오아 게이트(M25)에서 논리 합된 후 하이 신호(TXIRQ)를 도시되지 않은 CPU에 인가된다.
그러면 CPU에서는 사용자가 미리 정해준 순서(예를 들면, 본 발명에서는 TXIRQ 1,3,2,4이라고 가정함.)에 따라 처리되기 때문에, 비록 동시에 인터럽트가 입력되었다고 하더라도 먼저 인터럽트(TXIRQ1)가 처리되고, 이어서 인터럽트(TXIRQ3)가 처리된다.
한편, CPU에서는 어느 입력단자를 통해서 인터럽트가 입력되었는지 알 수 없기 때문에, 이를 확인하기 위해서는 다음의 동작을 수행하게 된다.
먼저, CPU에서 제4도(9)에 도시한 리드신호(RDB)를 오아 게이트(M19)에 입력하면, 상기 오아 게이트(M19)에서 논리 합되어 로우 신호가 출력되며, 상기 신호는 단방향 버퍼(M24)의 단자(G1,G2)에 입력되고 상기 버퍼(M24)의 단자(A1,A3)에서는 상기 앤드 게이트(M3,M12), 오아 게이트(M1,M10), 먹스(M2,M11) 및 디-플립플롭(X13,X15)에 의해서 각각 하이 신호로 래치되어 있던 신호를 입력받아 버퍼(M24)의 출력단자(Y1,Y3)를 통해서 하이 신호가 출력된다.
그러면, 상기 버퍼(M24)의 출력단자(Y1,Y3)에 각각 연결되어 있는 데이터버스(D24,D26)를 통해서 CPU에 제4도 (10)에 도시된 하이 신호가 입력되어 CPU에서는 어느 인터럽트단자에서 인터럽트가 걸려왔는지 확인할 수 있다.
그리고, CPU로부터 출력되는 리드신호(RDB)는 오아 게이트(M19)와 디-플립플롭(X12,X17)를 통해서 제4도 (11),(12)에 도시된 바와 같은 신호가 출력되고, 이어서 인버터(X26)와 낸드 게이트(M28)를 통해서 제4도의 (13)과 같은 신호를 출력한다.
그러면, 상기 신호는 앤드 게이트(M3,M12)에 입력됨으로써 그동안 하이 신호로 래치되고 있던 신호를 로우 신호로 클리어 시킴으로써 오아 게이트(M1,M10)의 출력도 각각 로우 신호로 반전된다. 따라서 상기 오아 게이트(M1,M10)에 각각 연결되어 있는 먹스(M2,M11)와 디-플립플롭(X13,X15)의 출력도 로우 신호로 되고, 이러한 로우 신호는 오아 게이트(M25)를 통해서 출력됨으로써 인터럽트신호에 의해 하이 신호로 래치되어 있던 신호는 CPU가 리드(RDB)를 함에 따라서 자동으로 로우 신호로 클리어 된다.
그리고, 본 발명의 인터럽트 래치 및 자동제거부(5)가 정상적으로 동작하는지 수시로 체크할 필요가 있으며, 이때에는 CPU에서 1개의 데이터버스(예를 들면, D24)를 통해서 데이터를 라이트(WRB)하면, 버퍼(M23)를 통해서 먹스(M2)의 입력단자(A1)에 하이 신호가 입력된다. 이때, 상기 라이트 신호(WRB)가 오아 게이트(M18)을 통해서 먹스(M2).의 단자(SEL)에 입력됨으로써 상기 먹스(M2)는 입력단자(A1)을 선택하고 이어서 하이 신호를 출력한다.
그러면, 상기 디-플립플롭(X13)의 출력단자(Q)를 통해서 출력되는 하이 신호가 오아 게이트(M25)에 입력되어 논리 합된 후 CPU에 입력된다. 따라서, CPU는 이와 같이, 임의의 인터럽트 래치 및 자동제거부(5)에 데이터를 라이트하고 이와 같이 라이트한 데이터를 수신함으로써 본 원 발명이 정상적으로 인터럽트를 처리할 수 있는지 수시로 체크할 수 있는 것이다.
이상에서 살펴본 바와 같이, 본 발명은 동시 또는 순차적으로 입력되는 인터럽트 신호가 하이 상태로 출력됨과 동시에 래치되다가, CPU.에서 어느 인터럽트단자를 통해서 인터럽트가 입력되었는지 확인하기 위해서 리드 신호를 출력하면 래치되고 있던 하이 신호가 로우로 클리어 됨으로써 다시 새로운 다른 인터럽트가 입력될 수 있도록 유지되며, 또한 사용자가 어느 인터럽트단자가 정상인지 확인할 경우에도 별도의 장치를 사용하지 않고 간단히 데이터를 라이트하므로써 확인할 수 있으며, 특히 우선순위가 없는 인터럽트가 적용되는 코드분할다중접속 교환기의 제어계에서 사용할 수 있는 우수한 발명이다.

Claims (3)

  1. 다수의 인터럽트를 입력하는 인터럽트입력부(4)와, 인터럽트를 수행하는 인터럽트처리부(7)를 포함하여 이루어진 인터럽트처리장치에 있어서, 라이트 신호(WRB)와 신호(TXIRQCEB)를 오아게이트(M18)에서 논리 합한 후 출력되는 신호가 먹스(M2,M7,M11,M15)의 단자(SEL)에 인가되고, 리드 신호(RDB)와 신호(TXIRQCEB)를 오아게이트(M19)에서 논리 합한 후 출력되는 신호가 디-플립플롭(X12), 디-플립플롭(X17), 인버터(M26), 낸드 게이트(M28) 및 앤드 게이트(M3,M8,M12,M16)에 각각 입력되며, 다수의 인터럽트(TXIRQ1 내지 4)를 디-플립플롭(X1,X4,X6,X8)과 디-플립플롭(X2,X5,X7,X9)에 인가하여 래치된 후 인버터(M5,M9,M13,M17)를 통하여 하이 신호로 반전되고, 오아 게이트(M1,M6,M10,M14)에서 상기 신호와 앤드 게이트(M3,M8,M12,M16)의 출력 신호를 각각 논리 합한 후 먹스(M2,M7,M11,M15)를 통하여 디-플립플롭(X13,X14,X15,X16)에서 래치된 후 오아게이트(M25)에서 입력되어 상기 신호를 논리 합한 후 출력신호(TXIRQ)를 CPU에 인가하도록 구성되어 있는 동기식 인터럽트 래치 및 자동제거부(5)와, 상기 동기식 인터럽트 래치 및 자동제거부(5)에서 출력된 인터럽트를 입력 받아 인터럽트 데이타를 읽은 다음 사용자가 임의로 정한 우선순위와 수행능력에 따라 인터럽트 요구 채널을 데이타버스에 실어 인터럽트 데이터베이스를 구축하고, 인터럽트를 출력하도록 제어하는 인터럽트제어부(6)를 포함하여 구성됨을 특징으로 하는 인터럽트처리장치.
  2. 인터럽트처리방법에 있어서, 동시에 다수개의 인터럽트 신호가 입력되어 하이 상태로 래치되고 이와 같이 래치된 하이 신호가 CPU에 인가되어 인터럽트가 수신되면, 이에 따라서 CPU에서는 사용자에 의해 미리 정해진 순서에 따라 인터럽트를 처리하여 입력되는 인터럽트의 우선순위에 관계없이 사용자에 의해 미리 정해진 순서에 따라 순차적으로 처리하는 것을 특징으로 하는 인터럽트 처리방법.
  3. 제2항에 있어서, 어느 인터럽트 단자를 통해서 인터럽트가 입력되었는지 확인하기 위해서 CPU에서 리드 신호를 출력하면 래치되어 있던 하이 신호가 로우로 자동으로 클리어 됨으로써 다시 새로운 다른 인터럽트가 입력될 수 있도록 유지되며, 또한 사용자가 어느 인터럽트 단자가 정상인지 확인할 경우에도 데이터를 라이트함으로써 확인할 수 있는 것을 특징으로 하는 인터럽트 처리방법.
KR1019940015648A 1994-06-30 1994-06-30 인터럽트처리장치 및 그 방법 KR0129820B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019940015648A KR0129820B1 (ko) 1994-06-30 1994-06-30 인터럽트처리장치 및 그 방법
CN95107732A CN1100296C (zh) 1994-06-30 1995-06-30 中断处理装置与方法
US08/958,734 US5901321A (en) 1994-06-30 1997-10-27 Apparatus and method for interrupt processing in a code division multiple access switching apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940015648A KR0129820B1 (ko) 1994-06-30 1994-06-30 인터럽트처리장치 및 그 방법

Publications (2)

Publication Number Publication Date
KR960002021A KR960002021A (ko) 1996-01-26
KR0129820B1 true KR0129820B1 (ko) 1998-04-15

Family

ID=19387011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940015648A KR0129820B1 (ko) 1994-06-30 1994-06-30 인터럽트처리장치 및 그 방법

Country Status (3)

Country Link
US (1) US5901321A (ko)
KR (1) KR0129820B1 (ko)
CN (1) CN1100296C (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6778102B1 (en) 1999-06-11 2004-08-17 Intel Corporation Communication system and apparatus with synchronous orthogonal coding
EP1190517A4 (en) * 1999-06-11 2006-10-04 Templex Technology Inc SYSTEM AND APPARATUS FOR COMMUNICATION WITH SYNCHRONOUS ORTHOGONAL CODE
KR100767551B1 (ko) * 2001-05-03 2007-10-16 엘지노텔 주식회사 인터럽트 처리 장치
CN100557586C (zh) * 2005-06-01 2009-11-04 索尼株式会社 信息处理装置和信息处理方法
CN1852064B (zh) * 2005-07-08 2010-04-21 华为技术有限公司 一种中断处理装置及方法
US7716387B2 (en) * 2005-07-14 2010-05-11 Canon Kabushiki Kaisha Memory control apparatus and method
US8375155B2 (en) * 2010-06-23 2013-02-12 International Business Machines Corporation Managing concurrent serialized interrupt broadcast commands in a multi-node, symmetric multiprocessing computer
US8738830B2 (en) * 2011-03-03 2014-05-27 Hewlett-Packard Development Company, L.P. Hardware interrupt processing circuit
US9645823B2 (en) 2011-03-03 2017-05-09 Hewlett-Packard Development Company, L.P. Hardware controller to choose selected hardware entity and to execute instructions in relation to selected hardware entity
US9189283B2 (en) 2011-03-03 2015-11-17 Hewlett-Packard Development Company, L.P. Task launching on hardware resource for client
GB2521121A (en) * 2013-11-07 2015-06-17 St Microelectronics Res & Dev A method and apparatus use with interrupts
CN112241556B (zh) * 2020-12-18 2021-04-09 鹏城实验室 控制电路的中断管理方法、装置、设备及存储介质

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4761732A (en) * 1985-11-29 1988-08-02 American Telephone And Telegraph Company, At&T Bell Laboratories Interrupt controller arrangement for mutually exclusive interrupt signals in data processing systems
US5101497A (en) * 1988-09-09 1992-03-31 Compaq Computer Corporation Programmable interrupt controller
IT1237301B (it) * 1989-11-30 1993-05-27 Marco Gandini Interfaccia di protocollo multimedia per flusso dati a 64 kbit/s.
JPH0713772A (ja) * 1993-06-29 1995-01-17 Mitsubishi Electric Corp データ処理装置

Also Published As

Publication number Publication date
CN1118476A (zh) 1996-03-13
CN1100296C (zh) 2003-01-29
US5901321A (en) 1999-05-04
KR960002021A (ko) 1996-01-26

Similar Documents

Publication Publication Date Title
KR0129820B1 (ko) 인터럽트처리장치 및 그 방법
US4271466A (en) Direct memory access control system with byte/word control of data bus
US4237534A (en) Bus arbiter
EP0024288A2 (en) Computer system having at least two processors with shared storage
US4870562A (en) Microcomputer capable of accessing internal memory at a desired variable access time
KR19990044957A (ko) 데이터 처리기에서의 후속 명령 처리에 영향을 미치는 방법 및장치
JPH0155499B2 (ko)
US4270184A (en) Microprocessor-based programmable logic controller
US6874049B1 (en) Semaphores with interrupt mechanism
KR920008282B1 (ko) 마이크로 컴퓨터의 할입(interrupt)회로 및 할입처리 방법
US4807178A (en) Programmable sequence controller having indirect and direct input/output apparatus
KR920002830B1 (ko) 다이렉트 메모리 액세스 제어장치
US6105082A (en) Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle
JPH0612107A (ja) シーケンス演算プロセッサおよびシーケンス演算処理装置
JP2797760B2 (ja) 並列処理コンピュータシステム
KR940005789B1 (ko) 인터럽트제어장치
US7076641B2 (en) Programmable controller
CN110462603B (zh) 微型计算机
JP2990800B2 (ja) 割込み処理装置
JP5087884B2 (ja) データ処理ユニット、およびこれを使用したデータ処理装置
JPS59177628A (ja) バス制御回路
JPH044630B2 (ko)
JPH09167117A (ja) マイクロコンピュータおよびこれを用いたリアルタイムシステム
KR960011278B1 (ko) 확장 롬 영역내의 플렉서블 어드레스 제어기
KR920009437B1 (ko) 프로세서간 듀얼포트 통신회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061102

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee