JPH0612107A

JPH0612107A - シーケンス演算プロセッサおよびシーケンス演算処理装置

Info

Publication number: JPH0612107A
Application number: JP4141677A
Authority: JP
Inventors: Teruo Nakagawa; 照夫中川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-06-02
Filing date: 1992-06-02
Publication date: 1994-01-21
Also published as: US5978897A; DE4318317A1

Abstract

(57)【要約】【目的】コイル出力演算等のメモリへの書き込み時間
を見かけ上小さくし、演算実行サイクルを高速化したシ
ーケンス演算プロセッサおよびシーケンス演算処理装置
を得る。【構成】マルチ・ポートＲＡＭ２のリードポートアド
レスとライトポートアドレスを比較するアドレス比較器
１２からのアドレス一致信号１３とデータレジスタ有効
信号１５の状態により、演算に使用するデータをマルチ
・ポートＲＡＭ２から読み出したデータ、あるいはプロ
セッサ内部のデータレジスタ６のデータのどちらかから
選択するようにしたものである。【効果】マルチ・ポートＲＡＭ２の個数が増えても、
リードアドレスとライトアドレスが一致する場合におい
ても、演算に使用するデータのリードと演算結果のライ
トが同時に可能となり、高速に演算できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シーケンス演算を実行
するシーケンス演算用のプロセッサおよびシーケンス演
算処理装置に関し、特に演算データ格納にマルチ・ポー
トＲＡＭを使用することにより、演算実行サイクルを高
速化したシーケンス演算プロセッサおよびシーケンス演
算処理装置に関するものである。

【０００２】

【従来の技術】シーケンス演算処理装置はＰＬＣ（プロ
グラマブル・ロジック・コントローラ）とも呼ばれ、工
作機械、産業機械等に広く使用されている。シーケンス
演算処理装置においては図１０のようなラダープログラ
ムと呼ばれるプログラム形式が一般に使用されている。
図において、Ｘ５、Ｘ１２、Ｍ１５はリレーの接点を表
し、Ｍ６、Ｙ３４、Ｙ３５はリレーのコイルを表してお
り、各々１ビットのデータである。

【０００３】図１０のようなラダープログラムの処理は
以下のような演算処理を行う。命令デバイス処理時間ＬＤＸ５（接点入力）ｔ１ＯＵＴＭ１３（コイル出力）ｔ１＋ｔ２ＬＤＩＸ１２（接点入力）ｔ１ＯＵＴＭ６（コイル出力）ｔ１＋ｔ２ＬＤＩＭ１５（接点入力）ｔ１ＯＵＴＹ３４（コイル出力）ｔ１＋ｔ２ＯＵＴＭ３５（コイル出力）ｔ１＋ｔ２

【０００４】図８は特開平１−３０４５７０号公報記載
の従来のシーケンス演算処理装置を示すシステム構成図
である。図において、３１はマイクロプロセッサ、３２
はアドレスデコーダ、３３はメモリ、３４はシーケンス
演算プロセッサであるコ・プロセッサ、３５はマイクロ
プロセッサ３１とアドレスデコーダ３２等を接続する第
１のバス、３６はメモリ３３とコ・プロセッサ３４を接
続する第２のバス、３７はアドレスデコーダ３２から出
力されるコ・プロセッサ３４に対するチップセレクト信
号である。

【０００５】次に従来のシーケンス演算処理装置の動作
について説明する。図９は従来のシーケンス演算処理装
置のコ・プロセッサのタイミングチャートである。図に
おいて接点入力の演算時にはまず、マイクロプロセッサ
３１からビット演算に対応するアドレスが第１のバス３
５に出力される。アドレスデコーダ３２は第１のバス３
５のアドレスがシーケンス命令空間に対応している時、
コ・プロセッサ３４にチップセレクト信号３７を出力し
てビット位置および命令コードをラッチさせる。また、
メモリ３３から読み出されたデータをコ・プロセッサ３
４は内部に読み込みビット演算を実行している。同様に
コイル出力の演算時にはメモリ３３から読みだしたデー
タをコ・プロセッサ３４に取り込み演算した後、続くサ
イクルで演算結果を再びメモリ３３に書き込んでいる。

【０００６】従って、メモリ３３のデータの読みだし時
間をｔ１、データの書き込み時間をｔ２とすると図１０
のラダープログラムを処理する時間は合計７ｔ１＋４ｔ
２の時間を必要とする。このために処理を高速化するた
めには、データの読みだし時間ｔ１、書き込み時間ｔ２
をより小さくすることで対応していた。

【０００７】データの読みだし時間ｔ１を小さくできる
ＲＡＭとして、図１１の特開平２−１１３４９２号公報
に示されたものがある。図において、２１０は外部アド
レスバス２２２と書き込みアドレスレジスタ２１２から
の内部アドレスバス２２４をマルチプレクスしてバス２
２０を介して書き込みアドレスレジスタ２１２への信号
を発生させるマルチプレクサ、２１４は書き込みイネー
ブル信号２３０によってＲＡＭアレー２５４に対するア
ドレスバス２３４を外部アドレスバス２２２と内部アド
レスバス２２４のどちらかを選択するマルチプレクサ、
２１６は外部アドレスバス２２２と内部アドレスバス２
２４の状態を比較してアドレス一致信号２３８を出力す
る比較器、２５０はチップイネーブル信号２２６により
外部データバス２６２あるいは内部データバス２６４を
選択してバス２６０に出力するマルチプレクサ、２５２
は書き込みデータレジスタ、２６８はＲＡＭアレー２５
４からのデータバス、２５６は出力イネーブル信号２７
２とアドレス一致信号２３８の状態からデータバス２６
８と内部データバス２６４のどちらかを選択するととも
に外部データバス２６２に出力するマルチプレクサであ
る。

【０００８】図１１のＲＡＭを図８のシーケンス演算処
理装置に使用した場合について説明すると、今回のシー
ケンス演算に指定されたデータのアドレスが最後に実行
されたコイル出力演算で指定されたデータのアドレスに
等しい時、ＲＡＭ３３内部の書き込みアドレスレジスタ
２１２の内容（すなわち内部アドレスバス２２４の内
容）と外部データバス２２２の内容が同じなため、比較
器２１６はアドレス一致信号２３８を出力することによ
りＲＡＭ３３は書き込みデータレジスタ２５２の内容を
外部データバスに出力する。これにより通常読み出すよ
り短い時間ｔ３でデータを出力することが可能となる。

【０００９】この時コ・プロセッサ３４にもＲＡＭ３３
と同様の書き込みアドレスレジスタ２１２およびアドレ
ス比較器２１６、およびアドレス入力（従来例ではＡ１
５−０）が必要であり、アドレス比較器２１６でアドレ
スが一致したと判定された場合には一致しなかったと判
断される場合に比べて短い時間ｔ３でデータを取り込み
シーケンス演算を開始することができ、コイル出力演算
の場合はｔ３＋ｔ２で実行可能となる。

【００１０】

【発明が解決しようとする課題】従来のシーケンス演算
処理装置においては、上記のように構成されているの
で、コイル出力の演算時にはメモリ３３からデータを読
みだし演算を実行後、演算結果をメモリ３３に書き込む
ため、コイル出力演算の実行時間はｔ１＋ｔ２、あるい
はｔ３＋ｔ２より短くすることはできないという問題点
があった。

【００１１】本発明の目的は上記のような問題点を解決
するためのもので、シーケンス演算実行用のデータメモ
リとしてマルチ・ポートＲＡＭを使用することにより、
コイル出力演算等のメモリへの書き込み時間を見かけ上
小さくし、演算実行サイクルを高速化したシーケンス演
算プロセッサおよびシーケンス演算処理装置を得ること
である。

【００１２】

【課題を解決するための手段】この発明に係わるシーケ
ンス演算プロセッサは、少なくとも２組のアドレスポー
トを持つマルチ・ポートＲＡＭの、１つのポートに対す
るアドレスと他のポートに対するアドレスを比較しアド
レスが等しい時アドレス一致信号を出力するアドレス比
較器と、マルチ・ポートＲＡＭに書き込んだデータを保
持するデータ・レジスタと、アドレス一致信号と命令デ
コーダからのデコード信号からシーケンス演算の動作に
応じてデータレジスタ有効信号とマルチ・ポートＲＡＭ
に対するリード信号とライト信号を出力する内部シーケ
ンス制御回路とを有し、アドレス比較器からの一致信号
とデータレジスタ有効信号の状態により、シーケンス演
算実行時には演算回路にマルチ・ポートＲＡＭから読み
だしたデータあるいはデータ・レジスタのデータのいず
れかを選択し演算するようにしたものである。

【００１３】この発明に係わるシーケンス演算処理装置
は、少なくとも前記シーケンス演算プロセッサを含む２
個以上のプロセッサを有し、他のプロセッサが前記シー
ケンス演算プロセッサをバイパスしてマルチ・ポートＲ
ＡＭにデータを書き込む時に前記シーケンス演算プロセ
ッサ内部のアドレスレジスタにはデータの書き込みアド
レスを、データレジスタにはマルチ・ポートＲＡＭに書
き込むデータを設定することによりマルチ・ポートＲＡ
Ｍにデータを設定した後、前記シーケンス演算プロセッ
サがシーケンス演算処理を行い、他の処理を他のプロセ
ッサが行うように構成したものである。

【００１４】

【作用】この発明のシーケンス演算プロセッサはシーケ
ンス演算結果を書き込むアドレスと次のシーケンス演算
に使用するデータの読みだしアドレスが異なる場合には
演算結果をマルチ・ポートＲＡＭの１つのポートに書き
込むと同時に、次のシーケンス演算に使用するデータを
他のポートから読みだし演算回路に入力するようにし、
シーケンス演算結果を書き込むアドレスと次のシーケン
ス演算に使用するデータの読みだしアドレスが同じ場合
には、演算結果をマルチ・ポートＲＡＭとデータレジス
タに書き込み、次のシーケンス演算に使用するデータは
データレジスタから読み出すようにしたので、コイル出
力演算等の実行においても高速に処理ができる。

【００１５】この発明のシーケンス演算処理装置におい
ては、他のプロセッサが前記シーケンス演算プロセッサ
をバイパスしてマルチ・ポートＲＡＭにデータを書き込
む時に前記シーケンス演算プロセッサ内部のアドレスレ
ジスタにはデータの書き込みアドレスを、データレジス
タにはマルチ・ポートＲＡＭに書き込むデータを設定す
ることによりマルチ・ポートＲＡＭにデータを設定した
後、前記のシーケンス演算プロセッサを使用して、この
プロセッサをシーケンス演算処理専用に使用し、他の処
理を他のプロセッサによって処理させることにより、シ
ーケンス演算処理装置全体の処理速度の向上を図るとと
もにマルチ・ポートＲＡＭへのアクセスはシーケンス演
算プロセッサをバイパスすることによりマルチ・ポート
ＲＡＭへアクセスする時のバッファが必要ないので実装
密度を向上することができる。

【００１６】

【実施例】以下、本発明の一実施例を図１について説明
する。１はシーケンス演算プロセッサであり、２ａ，２
ｂはシーケンス演算に使用するデータが格納されたマル
チ・ポートＲＡＭである。３は演算回路、４は命令デコ
ーダ、５は演算結果を格納するアキュムレータ、６はマ
ルチ・ポートＲＡＭ２に書き込んだデータを保持するデ
ータレジスタ、７はマルチ・ポートＲＡＭ２に対する第
１のデータバス、８はマルチ・ポートＲＡＭ２にデータ
を書き込んだ時のアドレスを保持する第１のアドレスレ
ジスタ、９は第１のアドレスレジスタから出力されるマ
ルチ・ポートＲＡＭ２に対する第１のアドレスバス、１
０はシーケンス演算のために読み出すデータのアドレス
を保持する第２のアドレスレジスタ、１１は第２のアド
レスレジスタから出力されるマルチ・ポートＲＡＭ２に
対する第２のアドレスバス、１２は第１のアドレスバス
９と第２のアドレスバスを比較し同じアドレスの場合ア
ドレス一致信号１３を出力するアドレス比較器、１４は
アドレス一致信号１３と命令デコーダ４からのデコード
信号とからシーケンス演算の動作に応じてデータレジス
タ有効信号１５とマルチ・ポートＲＡＭ２に対するリー
ド信号１６とライト信号１７を出力する内部シーケンス
制御回路、１８はアドレス一致信号１３とデータレジス
タ有効信号１５がともに有効な場合、マルチ・ポートＲ
ＡＭ２から読みだしたデータ１９とデータレジスタ６の
内容の内、データレジスタ６の内容を選択するようにセ
レクタ２０を制御するデータセレクタ信号、２１はマル
チ・ポートＲＡＭ２ａ，２ｂに対するチップセレクト信
号２２ａ，２２ｂ，２２ｃ，２２ｄを出力するアドレス
デコーダである。尚、この発明に直接関係のない部分は
省略して示してある。

【００１７】次に動作について、図１０のラダープログ
ラムと図１と図２の命令コードをもとにマルチ・ポート
ＲＡＭ２ａ，２ｂとのデータのやり取りを中心に説明す
る。

【００１８】図２の命令コードにおいて、上位７ビット
はシーケンス演算命令であることを示すビットである。
次の５ビットはシーケンス演算の種類を示すビットであ
り、ＬＤ命令、ＯＵＴ命令等の命令を指定する。次の４
ビットは処理すべきデータのビット位置を示す。下位の
１６ビットはシーケンス演算に使用するデータの格納ア
ドレスに対応している。シーケンス演算実行時には上位
１６ビットの情報は命令デコーダ４に格納され、下位１
６ビットは第２のアドレスレジスタ１０に格納される。

【００１９】図１０のラダープログラムの実行について
説明する。まずＬＤＸ５命令に対応するシーケンス演
算命令が命令デコーダ４と第２のアドレスレジスタ１０
に各々格納される。命令デコーダ４からのデコード信号
は内部シーケンス制御回路１４に送られ、内部シーケン
ス制御回路１４は決められたタイミングでマルチ・ポー
トＲＡＭ２にリード信号１７を出力し、第２のアドレス
レジスタ１０で指定されるアドレスをアドレスデコーダ
２１とマルチ・ポートＲＡＭ２ａ，２ｂに出力する。ア
ドレスデコーダ２１は入力されたアドレスによりマルチ
・ポートＲＡＭ２ａに対するチップセレクト信号２２ａ
を出力しマルチ・ポートＲＡＭ２ａからデータを読み出
す。この時、第２のアドレスレジスタ１０に格納された
アドレスが第１のアドレスレジスタ８に保持されている
アドレスと異なる場合にはアドレス比較器１２からアド
レス一致信号１３が出力されないので、内部シーケンス
制御回路１４からのデータレジスタ有効信号１５が無効
となり、データセレクタ信号１８は演算回路３にマルチ
・ポートＲＡＭ２から読みだしたデータを選択するよう
になっており、演算回路３はマルチ・ポートＲＡＭ２か
らのデータを使用して演算を実行する。

【００２０】次のシーケンス演算サイクルで第２のアド
レスレジスタ１０の内容を第１のアドレスレジスタ８に
複写した後、ＯＵＴＭ１３命令が命令デコーダ４と第
２のアドレスレジスタ１０に格納される。この時はＬＤ
Ｘ５命令と同様の動作の後、マルチ・ポートＲＡＭ２
ｂからのデータを選択し、シーケンス演算を実行する。

【００２１】同様にして、次のシーケンス演算サイクル
でＬＤＩＸ１２命令が命令デコーダ４と第２のアドレ
スレジスタ１０に格納される。この時、前回のＯＵＴ
Ｍ１３命令で得られた演算結果を第１のアドレスレジス
タ８で指定されたマルチ・ポートＲＡＭ２ｂに対応した
アドレスに書き込むと同時にデータレジスタ６にも書き
込む。そして第２のアドレスレジスタ１０で指定された
アドレスからデータを読み出す。この時、第１のアドレ
スレジスタ８の内容と第２のアドレスレジスタ１０の内
容が異なり図３に示すようにアドレス比較器１２からの
アドレス一致信号１３は無効なのでデータセレクト信号
１８も無効となり、演算回路３に入力されるデータはマ
ルチ・ポートＲＡＭ２ａから読み出されたデータとな
る。

【００２２】次にＯＵＴＭ６命令の次にＬＤＩＭ１
５命令を実行する場合について説明する。ＬＤＩＭ１
５命令の演算サイクルでは、前回のＯＵＴＭ６命令で
得られた演算結果を第１のアドレスレジスタ８で指定さ
れたマルチ・ポートＲＡＭ２ｂに対応したアドレスに書
き込むと同時にデータレジスタ６にも書き込む。第１の
アドレスレジスタ８の内容は、第２のアドレスレジスタ
１０の内容と等しいため、図４に示すようにアドレス比
較器１２からのアドレス一致信号１３が有効となり、Ｏ
ＵＴＭ６命令実行に伴いデータレジスタ有効信号１５
が有効となっているため、データセレクト信号１８はデ
ータレジスタ６の内容を演算回路３に入力するように出
力されシーケンス演算が実行される。

【００２３】次のＯＵＴＹ３４，ＯＵＴＹ３５の命
令においても同様である。このようにしてコイル出力演
算実行時にもリード時間ｔ１あるいはライト時間ｔ２の
大きい方の時間で実行可能であり、高速に処理できる。

【００２４】ここで、マルチ・ポートＲＡＭ２ａ，２ｂ
に特開平２−１１３４９２号公報記載の機能を適用した
場合と本実施例との差異について述べる。アドレス比較
器１２、データレジスタ６等がマルチ・ポートＲＡＭ２
ａ，２ｂだけにあり、シーケンス演算プロセッサ１にな
い場合についてＯＵＴＭ６命令の次にＬＤＩＭ１５
命令を実行する場合には、シーケンス演算プロセッサ１
内部にアドレス比較器１２、データレジスタ６等を設け
て実行する場合に比べて、シーケンス演算プロセッサ１
の出力バッファ、シーケンス演算プロセッサ１とマルチ
・ポートＲＡＭ２ａ，２ｂとの配線容量、マルチ・ポー
トＲＡＭ２ａ，２ｂの入力バッファ、マルチ・ポートＲ
ＡＭ２ａ，２ｂの出力バッファ、シーケンス演算プロセ
ッサ１の入力バッファによる各信号遅延が生じ、特にマ
ルチ・ポートＲＡＭの個数が増加した場合には配線容量
による信号遅延が増加するため、より高速のマルチ・ポ
ートＲＡＭ２ａ，２ｂを使用する必要がある。また、シ
ーケンス演算処理装置全体で考えるとアドレス比較器１
２、データレジスタ６、書き込みアドレスレジスタおよ
び各マルチプレクサがマルチ・ポートＲＡＭ２の個数分
ありコストを上昇させる要因となる。

【００２５】本実施例のようにシーケンス演算プロセッ
サ１内部にアドレス比較器１２、データレジスタ６等を
設けた場合には、上記の信号遅延の影響がないので、よ
り低速のマルチ・ポートＲＡＭを使用できる。また、図
１のマルチ・ポートＲＡＭ２ａ，２ｂがリードとライト
のアドレス競合が禁止されている場合には、図５に示す
ようにライト信号１６を有効にし、リード信号１７を無
効にすることによりアドレスが一致した場合は強制的に
リード動作を無効にしマルチ・ポートＲＡＭ２ａ，２ｂ
からデータを読み出す代わりにデータレジスタ６の内容
を演算に使用するようにし、また、リードアドレスとラ
イトアドレスが同じ場合、先着側ポートに優先権を与え
て無条件にアクセスを受け付けるとともに、後着側のポ
ートが書き込みモードの場合には先着側ポートのアクセ
スが終わるまで受付けないポート・アービトレーション
機能を持っている場合には、リード信号１７を無効とす
ることによりポート・アービトレーション機能が働かな
いようにすることにより色々なマルチ・ポートＲＡＭを
使用することができる。

【００２６】図６は上記に述べたシーケンス演算プロセ
ッサを使用した本発明の一実施例のシーケンス演算処理
装置のシステム構成図である。図において、４１は汎用
のプロセッサであり、シーケンス演算処理装置全体の制
御およびシーケンス演算以外の論理演算および数値演
算、シーケンス演算プロセッサ１が対応できない機能命
令処理などを実行する。４２はシーケンス演算処理全体
を制御するプログラムが記憶されている第１のＲＯＭ、
４３はシーケンス演算処理装置全体を制御するためのデ
ータやパラメータ等が記憶されている第１のＲＡＭ、４
４は表示制御回路であり、データ等を表示するための表
示装置４５およびプログラム、データ等を入力するため
の入力装置４６を制御するためのものである。４７は入
出力インターフェースであり、工作機械等を制御するた
めの信号や他のシステムとの通信等に使用される。

【００２７】４８はバスアービターであり、汎用プロセ
ッサ４１がシーケンス演算プロセッサ１のバスにアクセ
スする場合の制御に使用される。汎用プロセッサ４１が
シーケンス演算プロセッサ１のバスにアクセスする場合
に、汎用プロセッサ４１からバスアービター４８に対し
てアクセス要求を送るとバスアービター４８はシーケン
ス演算プロセッサ１に対してバスリクエスト信号４９を
出力する。シーケンス演算プロセッサ１はバスリクエス
ト信号４９を受けると現在実行中のサイクルが終わりバ
スを解放できる状態になるとバスアービター４８にバス
・アクノリッジ信号５０を出力し汎用プロセッサ４１は
シーケンス演算プロセッサ１のバスにアクセスできるよ
うになる。また、シーケンス演算プロセッサ１が処理で
きない機能命令や何等かのエラーが発生した場合には、
シーケンス演算プロセッサ１は汎用プロセッサ４１に対
して割込信号５１を発生し、汎用プロセッサ４１が処理
を実行することができるように構成されているので、シ
ーケンス演算プロセッサ１はもっぱらシーケンス演算を
高速に処理することができる。

【００２８】５２はシーケンス演算プロセッサ１が処理
するシーケンス演算プログラム（図１０のラダープログ
ラム）が格納されている第２のＲＯＭである。これはま
た、バッテリバックアップされたＲＡＭやＥＥＰＲＯＭ
等の不揮発性メモリでも良い。５３は第２のＲＡＭであ
りシーケンス演算プロセッサ１がシーケンス演算に使用
するデータの一部やサブルーチン処理などでスタックさ
れる情報が格納されている。

【００２９】シーケンス演算プロセッサ１は起動が掛か
ると第２のＲＯＭ５２から命令を読みだし、解読した命
令がマルチ・ポートＲＡＭ２ａ，２ｂのデータを使用す
る命令である場合にはただちにシーケンス演算を実行す
る、読み込んだ命令が機能命令等の場合は割込信号５１
を発生して汎用プロセッサ４１に割り込みを掛ける。汎
用プロセッサ４１は割り込みを受け付けるとバスアービ
ター４８に対してバスの使用を要求する。バスアービタ
ー４８はシーケンス演算プロセッサ１に対してバスリク
エスト信号４９を出力する。シーケンス演算プロセッサ
１はバスリクエスト信号４９を受けると現在実行中のサ
イクルが終わりバスを解放できる状態になるとバスアー
ビター４８にバス・アクノリッジ信号５０を出力し汎用
プロセッサ４１はシーケンス演算プロセッサ１のバスに
アクセスできるようになり、シーケンス演算プロセッサ
１や第２のＲＯＭ５２、マルチ・ポートＲＡＭ２ａ，２
ｂ、第２のＲＡＭ５３から命令、データを読みだし機能
命令、割り込み処理等を実行する。汎用プロセッサ４１
での処理が終わるとシーケンス演算プロセッサ１に起動
を掛けることにより、再びシーケンス演算処理を続行す
ることができる。

【００３０】シーケンス演算処理装置の動作としては図
７のように実行される。まず、汎用プロセッサ４１が入
出力インタフェース４７から入力信号を読み込み、その
データの内、特に高速処理が要求されるものについては
マルチ・ポートＲＡＭ２ａ，２ｂに書き込み、あまり高
速性が要求されないデータは第２のＲＡＭ５３に書き込
む。汎用プロセッサ４１がマルチ・ポートＲＡＭ２ａ，
２ｂにデータを書き込む時、シーケンス演算プロセッサ
１内部の第１のアドレスレジスタ８にアドレスをセット
するとともにデータレジスタ６にマルチ・ポートＲＡＭ
２ａ，２ｂに書き込むデータをセットし内部シーケンス
制御回路１４から出力されるデータレジスタ有効信号１
５を有効にするような構成となっている。

【００３１】次にシーケンス演算プロセッサ１が第２の
ＲＯＭ５２から読みだした命令に従いマルチ・ポートＲ
ＡＭ２ａ，２ｂあるいは第２のＲＡＭ５３に書き込まれ
たデータをもとにシーケンス演算処理を実行し、演算結
果をマルチ・ポートＲＡＭ２ａ，２ｂあるいは第２のＲ
ＡＭ５２に書き込む。全ての命令が終了すると、汎用プ
ロセッサ４１がマルチ・ポートＲＡＭ２ａ，２ｂと第２
のＲＡＭ５３から演算結果を読みだし、これを入出力イ
ンタフェース４７から出力する。以上のことを繰り返す
ことによりシーケンス演算処理を実行していく。

【００３２】以上述べたようにシーケンス演算プロセッ
サ１はマルチ・ポートＲＡＭ２ａ，２ｂに対してデータ
の入力と演算結果の出力を同時に行い、特に入力アドレ
スと出力アドレスが同じ場合にはマルチ・ポートＲＡＭ
２ａ，２ｂに対し結果の書き込みを行い、データの読み
だしは内部のデータレジスタのデータを使用して演算を
行うので高速に処理ができる。また、シーケンス演算を
シーケンス演算プロセッサ１が実行し他の処理を他のプ
ロセッサが行うことによりシーケンス演算処理装置全体
の処理を高速に実行できる。

【００３３】

【発明の効果】以上のように、この発明におけるシーケ
ンス演算プロセッサはシーケンス演算結果を書き込むア
ドレスと次のシーケンス演算に使用するデータの読みだ
しアドレスが異なる場合には演算結果をマルチ・ポート
ＲＡＭの１つのポートに書き込むと同時に、次のシーケ
ンス演算に使用するデータを他のポートから読みだし演
算結果に入力するようにし、シーケンス演算結果を書き
込むアドレスと次のシーケンス演算に使用するデータの
読みだしアドレスが同じ場合には、演算結果をマルチ・
ポートＲＡＭとデータレジスタに書き込み、次のシーケ
ンス演算に使用するデータはデータレジスタから読み出
すようにし演算を実行するようにしたので、コイル出力
演算等の実行においても高速に処理ができる効果があ
る。また、アドレスの比較はシーケンス演算プロセッサ
内部で実行するので外部に接続されるＲＡＭ等が増加し
ても信号の伝搬時間の増加の影響を低減することがで
き、より低速のマルチ・ポートＲＡＭを使用することが
できる。

【００３４】また、アドレス比較器および書き込みアド
レスレジスタ、データレジスタはシーケンス演算プロセ
ッサ内に１組あればよいためシステム全体のコストを低
減できる。また、リード・ポートとライト・ポートのア
ドレス競合が禁止されたマルチ・ポートＲＡＭやポート
・アービトレーション機能を持ったマルチ・ポートＲＡ
Ｍを使用することができ、システム構成上の柔軟性を持
つことができる。

【００３５】また、この発明におけるシーケンス演算処
理装置においては、前記のシーケンス演算プロセッサを
使用して、このプロセッサをシーケンス演算処理専用に
使用し、他の処理を他のプロセッサによって処理させる
ことにより、シーケンス演算処理装置全体の処理速度の
向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるシーケンス演算プロセ
ッサを示す図である。

【図２】本発明のシーケンス演算プロセッサの命令コー
ドを示す図である。

【図３】本発明のシーケンス演算プロセッサにおいてリ
ードアドレスとライトアドレスが異なる場合の動作を説
明するための図である。

【図４】本発明のシーケンス演算プロセッサにおいてリ
ードアドレスとライトアドレスが同じ場合の動作を説明
するための図である。

【図５】本発明の他の実施例のシーケンス演算プロセッ
サにおいてリードアドレスとライトアドレスが同じ場合
の動作を説明するための図である。

【図６】本発明の一実施例によるシーケンス演算処理装
置を示す図である。

【図７】本発明シーケンス演算処理装置の流れを示す図
である。

【図８】従来のシーケンス演算処理装置を示す図であ
る。

【図９】従来のシーケンス演算処理装置の動作を説明す
る図である。

【図１０】ラダープログラムを示す図である。

【図１１】従来のＲＡＭの構成を示す図である。

【符号の説明】

１シーケンス演算プロセッサ２ａ，２ｂマルチ・ポートＲＡＭ３演算回路４命令デコーダ５アキュムレータ６データレジスタ７第１のデータバス８第１のアドレスレジスタ９第１のアドレスバス１０第２のアドレスレジスタ１１第２のアドレスバス１２アドレス比較器１３アドレス一致信号１４内部シーケンス制御回路１５データレジスタ有効信号１６ライト信号１７リード信号１８データセレクタ信号１９第２のデータバス２０セレクタ２１アドレスデコーダ２１ａ，２１ｂ，２１ｃ，２１ｄチップセレクト３１マイクロプロセッサ３２アドレスデコーダ３３メモリ３４コ・プロセッサ３５マイクロプロセッサ１とアドレスデコーダ２等を
接続する第１のバス３６メモリ３３とコ・プロセッサ３４を接続する第２
のバス３７コ・プロセッサ３４に対するチップセレクト信号４１汎用のプロセッサ４２第１のＲＯＭ４３第１のＲＡＭ４４表示制御回路４５表示装置４６入力装置４７入出力インタフェース４８バスアービター４９バスリクエスト信号５０バス・アクノリッジ信号５１割込信号５２第２のＲＯＭ５３第２のＲＡＭ２１０，２１４，２５０，２５６マルチプレクサ２１２書き込みアドレスレジスタ２１６比較器２２０，２６０バス２２２外部アドレスバス２２４内部アドレスバス２２６チップイネーブル信号２３０書き込みイネーブル信号２３４アドレスバス２３８アドレス一致信号２５４ＲＡＭアレー２６２外部データバス２６４内部データバス２６８データバス２７２出力イネーブル信号

Claims

【特許請求の範囲】

【請求項１】シーケンス演算を実行するシーケンス演
算プロセッサにおいて、少なくとも２組のアドレスポー
トを持つマルチ・ポートＲＡＭの、１つのポートに対す
るアドレスを保持する第１のアドレスレジスタと他のポ
ートに対するアドレスを保持する第２のアドレスレジス
タと、第１のアドレスレジスタと第２のアドレスレジス
タの内容を比較しアドレスが等しい時アドレス一致信号
を出力するアドレス比較器と、マルチ・ポートＲＡＭに
書き込んだデータを保持するデータ・レジスタと、アド
レス一致信号と命令デコーダからのデコード信号からシ
ーケンス演算の動作に応じてデータレジスタ有効信号と
マルチ・ポートＲＡＭに対するリード信号とライト信号
とを制御する内部シーケンス制御回路とを有し、アドレ
ス比較器からの一致信号とデータレジスタ有効信号の状
態により、シーケンス演算実行時には演算回路にマルチ
・ポートＲＡＭから読み出したデータあるいはデータ・
レジスタのデータのいずれかを選択して入力したことを
特徴とするシーケンス演算プロセッサ。
【請求項２】２個以上のプロセッサを持ち処理を実行
するシーケンス演算処理装置において、少なくとも請求
項１記載のシーケンス演算プロセッサを含み、他のプロ
セッサがシーケンス演算プロセッサをバイパスしてマル
チ・ポートＲＡＭにデータを書き込む時にシーケンス演
算プロセッサ内部のアドレスレジスタにはデータの書き
込みアドレスを、データレジスタにはマルチ・ポートＲ
ＡＭに書き込むデータを設定することによりマルチ・ポ
ートＲＡＭにデータを設定した後、シーケンス演算プロ
セッサがシーケンス演算処理を実行し、他の処理を他の
プロセッサが行うように構成したことを特徴とするシー
ケンス演算処理装置。