JPH0241770B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プログラマブルコントローラに関し
特に、高速、高機能を必要とする制限に使用する
に好適なプログラマブルコントローラに関する。

〔発明の背景〕

従来のプログラマブルコントローラの１例を第
１図に示す。従来のプログラマブルコントローラ
はレジスタ修飾アドレツシングモードの演算を命
令実行時点で行うため、命令の実行演算とアドレ
ス演算を同一の演算回路７で計算できるという長
所はあるものの、実際にはSW６，８を２側に切
替えて演算回路７を用いて計算し、その結果を
Ｉ／Ｏアドレスレジスタ（IOAR）９に書き込
み、Ｉ／Ｏ１３の番地を出力する。なお、インス
トラクシヨンレジスタのアドレス部１６のみでオ
ペランドアドレスを指定したい場合、つまり、ダ
イレクトアドレツシングモードに相当する場合の
処理は、あらかじめ“０”が書き込まれているレ
ジスタをインデツクスレジスタ５の中に用意して
おき、命令のインデツクスレジスタ番号部１５を
その番号にし、アドレス演算を行う方式を採つて
いる。

従来のプログラマブルコントローラにおいて
は、以上に説明したように、演算回路７は命令本
来の演算とオペランドのアドレス演算の二通りの
演算を行い、このことがCPUの処理性向上の障
害となつていた。

特開昭49−18542号公報には、デイスプレース
メントパートの内容をアドレス計算手段に入力す
る第１の命令レジスタに後続する１つまたは複数
の命令レジスタを有する命令の先取りブロツクを
備えるとともに命令実行ブロツクをそなえかつ次
の命令のアドレスを指示する命令カウンタをそな
えたデータ処理装置が開示されている。また、特
開昭52−93243号公報には、命令実行に必要なオ
ペランドデータ群のうち、先行制御部内のデータ
バツフアに先取りを行わないデータのアドレスを
その先行制御部内において発生する回路と、その
アドレスに対応するデータをキヤツシユメモリ上
に準備するための要求の先行制御時に該キヤツシ
ユメモリに出す回路とを有する情報処理装置が開
示されている。さらに、特開昭57−168349号公報
は、先取り処理をつかさどる先取り処理装置に、
アドレス計算に必要なアドレス修飾レジスタ群と
演算器を設け、実行中の命令を保持する命令レジ
スタとアドレス修飾レジスタ群の内容を選択する
先取り処理装置にて上記演算器で計算を行つてそ
の結果を先取り処理装置内のアドレス修飾レジス
タ群に格納し、以後このアドレス修飾レジスタを
アドレス修飾として使用する命令に対して上記演
算器でアドレス計算を行つて上記先取り処理装置
で先取り処理を続行するパイプライン計算機を開
示している。しかし、これら公報記載のものは、
いずれもキヤツシユメモリあるいはそれと同等の
メモリを備え、バス構成をプログラムとオペラン
ドに分離することにより、命令の先行フエツチ、
命令の実行、オペランドの先行フエツチの同時動
作を可能としており、回路的に大きくなるので本
願が対象とするプログラマブルコントローラには
適しなかつた。

〔発明の目的〕

本発明の目的は、オペランドのアドレス演算回
路を命令の実行演算回路と分離するとともに、命
令の大部分を占めるオペランド読出し系の命令に
対しては、命令実行に先立つてオペランド読出し
を行うことにより、処理速度の向上を図つたプロ
グラマブルコントローラを提供することにある。

〔発明の概要〕

本発明は、上記目的を達成するために、プログ
ラムメモリから命令を逐次読み出し、その命令に
従つて実行処理を行うプログラマブルコントロー
ラに、該プログラムメモリと独立に動作するデー
タメモリ及び入出力装置と、プログラムメモリか
ら読みだされた命令を一時記憶する第１の命令レ
ジスタと、該第１の命令レジスタに接続された第
２の命令レジスタと、前記第１の命令レジスタに
接続され該第１の命令レジスタ内の命令がオペラ
ンドデータの入力を必要とするか否かを判定する
第１のデコード手段と、前記第２の命令レジスタ
に接続され該第２の命令レジスタ内の命令がオペ
ランドデータを出力するか否かを判定する第２の
デコード手段と、前記第１のデコード手段により
前記第１の命令レジスタ内の命令についてオペラ
ンドの読み出しが必要であると判定され、かつ前
記第２のデコード手段により前記第２の命令レジ
スタ内の命令がオペランドデータを出力しないと
判定された場合に前記第１の命令レジスタ内の命
令のうちオペランドアドレス演算に必要なデータ
を第１の命令レジスタより受けオペランドアドレ
ス演算を行う演算部と、該演算部により演算され
たオペランドアドレスにより指定された入出力装
置またはデータメモリからのオペランドを一時記
憶するレジスタとを備え、オペランドが読みださ
れた後に第１の命令レジスタの内容が第２の命令
レジスタに転送され、第２の命令レジスタに記憶
された命令を実行中の次の命令である第１の命令
レジスタに記憶された内容のオペランドの読み出
しを行うように構成したことを特徴とする。

〔発明の実施例〕

本発明に係るプログラマブルコントローラの一
実施例を第２図に示す。プログラマブルコントロ
ーラは、プログラムを読み出し処理するCPU１
とプログラムを記憶しているプログラムメモリ１
２とオペランドである入出力情報を扱うＩ／Ｏ１
３から構成されている。CPU１の内部は、更に、
発振回路２、制御回路３、プログラムカウンタ
（PC）４、インデツクスレジスタ（IX）５、切
換スイツチ（SW）３４，３５、演算回路
（ALU）７、Ｉ／Ｏアドレスレジスタ（IOAR）
９、累算レジスタ（アキユムレータ）１０、命令
レジスタ（IR）１１，１８、アドレス演算用加
算器２９、アンドゲート３１、オアゲート３０，
３２、Ｉ／Ｏ読出データレジスタ（RDR）２６、
Ｉ／Ｏ書き込みデータレジスタ（WDR）２７か
ら成つており、更にIR１１，１８は命令コード
（OP）部１４，１９、該命令がオペランドリード
を必要とするか否かを示す部分（POF）１７，
２２及び該命令を実行後でないと次の命令のオペ
ランドリードをできないことを示す部分（OFD）
５０，５１、IX５の内部レジスタの中から１つ
のレジスタを選択する為のインデツクスレジスタ
番号（IXN₀）部１５，２０、アドレス
（ADDR）部１６，２１からなつている。

まず動作を説明する。PC４でプログラムメモ
リ１２からプログラム単位である命令を順次読み
出す。読み出された命令は命令レジスタ（IR）
１１に一時記憶され、次に命令レジスタ１１の
IXN₀部１５とADDR部１６の内容が加算器２９
で加算されその値をアドレスとするＩ／Ｏ１３の
データ、すなわちオペランドが読み出されRDR
２６に一時記憶される。

次に命令はIR１８に転送され、IR１８のOP部
１９が制御回路３で解読され、演算が開始され
る。演算はALU７でアキユムレータ１０の内容
とRDR２６の内容について行われ、その結果が
アキユムレータ１０に書き込まれる。

以上のようにして１命令は実行されるが、命令
を読み出すPC４、プログラムメモリ１２及びオ
ペランドを読み出すIR１１、加算器２９及び
Ｉ／Ｏ１３、演算を行うALU７、RDR２６及び
アキユムレータ１０の以上の３つのブロツクはそ
れぞれ並行して動作し、ある第１の命令の演算中
に対し第２の命令のオペランドを読み出し、同時
に第３の命令を読み出すように動作する。このよ
うに、各ブロツクが遊ぶことのないようにしてい
る。

本発明に係るプログラマブルコントローラの動
作を第３図のタイムチヤートを用いて更に詳細に
説明する。全ては、基本クロツク１００に同期し
て動いている。PC４がｋ番地の命令を読み出す
と、次の演算終了信号１０４でIR１１にI_kとして
一時的に記憶される。I_kがオペランド読み出し系
の命令である場合、POF１７はハイレベル信号
となり、もし、このときにIR１８に記憶されて
いる現在実行中の命令のOFD５１がローレベル
であればADDR部１６とIXNo１５の和がオペラ
ンドアドレス（Ｉ／Ｏアドレス）１０１として、
オペランド読み出しを行う。読み出されたオペラ
ンドは次の演算終了信号１０４でRDR２６は一
時記憶されるとともにIR１１の命令はIR１８に
移される。

制御回路３は、IR１８のOP部１９とPOF部２
２とOFD部５１を解読し、ALU７に対してALU
動作信号１０３を与える。ALU７はこれに従つ
て、RDR２６の内容とアキユムレータ１０の内
容について演算を行い、次の演算終了信号１０４
で演算結果をアキユムレータ１０に記録する。以
上がオペランドリード系命令の処理動作であり、
このような命令が連続する場合には演算終了信号
１０４を区切りに、次から次へと命令を流れ作業
的に処理していく。

一方、途中にオペランドに対してライト動作を
するような命令があると次のように処理される。
ｋ＋１の命令がライト系であるとすると、第３図
に示すように、PC４、IR１１は以上説明した通
りに動作するが、POF１７が直接オペランドを
読み出せないことを示しローレベルとなる。この
信号がローレベルとなるとオペランドの読み出し
動作は起動されない。次にｋの命令に対する演算
終了信号１０４により、IR１８に入つたｋ＋１
の命令を制御回路３が解読して、アドレス演算切
替信号１０５を出力し、SW３４，３５を２側に
倒しIXNo２０によつて指定されたIX５のレジス
タの内容とADDR部２１の和が加算器２９によ
り演算されIOAR９にセツトされる。これと同時
にオペランドに書き込むべきデータはアキユムレ
ータ１０から、WDR２７にセツトされる。次の
クロツクでＩ／Ｏ１３にデータが書き込まれる。
以上の動作中は、次の命令ｋ＋２のオペランド先
読みはできないが、これは、ｋ＋１の命令の
OFD信号がハイレベルであることによりゲート
３０を介してゲート３１を禁止するようにして実
現している。オペランド書き込みが終了すると制
御回路３からプリオペランドフエツチ可能信号１
０６を発し、仮に次の命令のPOF１７がハイレ
ベルならばオペランド先読を行う。

以上のように本発明の実施例によると、オペラ
ンド読出し命令を実行する場合に命令読み出しと
オペランド読出しが並行して処理されるので、処
理速度を３倍に向上させることができる効果があ
る。

以上の実施例において、命令コードの中に
POF１７，２２、DFD５０，５１を設けずに、
第４図に示すようにOP部１４，１９とIXNo部
１５，２０をデコーダ２８，３３用いて解読して
行うことにより上記実施例と同様の効果を得るこ
とができ、また本実施例ではプログラムの中に
POF、OFDコードを持たなくて良いという利点
がある。

〔発明の効果〕

本発明によれば、プログラムコントローラに、
回路的に大きくなるキヤツシユメモリを設けるこ
となく、第１の命令の実行と、第２の命令のオペ
ランドの読み出しと、第３の命令の読み出しとを
並行して行わせることが可能となり、プログラマ
ブルコントローラの処理速度を飛躍的に向上させ
ることができる。

【図面の簡単な説明】

第１図は従来のプログラマブルコントローラの
構成を示すブロツク図、第２図は本発明に係るプ
ログラマブルコントローラの一実施例の構成を示
すブロツク図、第３図は第２図に示したプログラ
マブルコントローラの動作説明をするためのタイ
ミングチヤート、第４図は本発明の他の実施例の
要部を示すブロツク図である。 １……CPU、３……制御回路、４……プログ
ラムカウンタ、５……インデツクスレジスタ、７
……ALU、９……Ｉ／Ｏアドレスレジスタ、１
０……アキユムレータ、１１，１８……命令レジ
スタ、１２……プログラムメモリ、１３……入出
力装置、２６……Ｉ／Ｏリードデータレジスタ、
２７……Ｉ／Ｏライトデータレジスタ、２８，３
３……デコーダ、２９……加算器。

Claims (1)

1. 【特許請求の範囲】 １ プログラムメモリから命令を逐次読み出し、
   その命令に従つて実行処理を行うプログラマブル
   コントローラにおいて、 該プログラムメモリと独立に動作するデータメ
   モリ及び入出力装置と、プログラムメモリから読
   みだされた命令を一時記憶する第１の命令レジス
   タと、該第１の命令レジスタに接続された第２の
   命令レジスタと、前記第１の命令レジスタに接続
   され該第１の命令レジスタ内の命令がオペランド
   データの入力を必要とするか否かを判定する第１
   のデコード手段と、前記第２の命令レジスタに接
   続され該第２の命令レジスタ内の命令がオペラン
   ドデータを出力するか否かを判定する第２のデコ
   ード手段と、前記第１のデコード手段により前記
   第１の命令レジスタ内の命令についてオペランド
   の読み出しが必要であると判定され、かつ前記第
   ２のデコード手段により前記第２の命令レジスタ
   内の命令がオペランドデータを出力しないと判定
   された場合に前記第１の命令レジスタ内の命令の
   うちオペランドアドレス演算に必要なデータを第
   １の命令レジスタより受けオペランドアドレス演
   算を行う演算部と、該演算部により演算されたオ
   ペランドアドレスにより指定された入出力装置ま
   たはデータメモリからのオペランドを一時記憶す
   るレジスタとを有し、オペランドが読みだされた
   後に第１の命令レジスタの内容が第２の命令レジ
   スタに転送され、第２の命令レジスタに記憶され
   た命令を実行中に次の命令である第１の命令レジ
   スタに記憶された内容のオペランドの読み出しを
   行うことを特徴とするプログラマブルコントロー
   ラ。 ２ 特許請求の範囲第１項において、第１のデコ
   ード手段と第２のデコード手段に代えて、命令コ
   ード内に該命令がオペランドリードを必要とする
   か否かを示す第１のビツトと、該命令実行後でな
   いと次の命令のオペランドを読み出すことができ
   ないことを示す第２のビツトが設けられているこ
   とを特徴とするプログラマブルコントローラ。