JPS60186936A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS60186936A JPS60186936A JP4259284A JP4259284A JPS60186936A JP S60186936 A JPS60186936 A JP S60186936A JP 4259284 A JP4259284 A JP 4259284A JP 4259284 A JP4259284 A JP 4259284A JP S60186936 A JPS60186936 A JP S60186936A
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- JP
- Japan
- Prior art keywords
- instruction
- register
- operand
- programmable controller
- read
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プログラマブルコントローラに関り特に、高
速、高機能を必要とする制御に使用するに好適なプログ
２マプルコントローラに関する。
速、高機能を必要とする制御に使用するに好適なプログ
２マプルコントローラに関する。
従来のプログラマブルコントローラの１例を第１図に示
す。従来のプログラマブルコントローラはレジスタ修飾
アドレッシングモードの演算を命令実行時点で行うため
、命令の実行演算と、アドレス演算を同一の演算回路７
で計算できるという長所はあるものの、実際にはＳＷ６
．８を２側に切替えて演算回路７を用いて計算し、その
結果を工１０アドレスレジスタ（ｌ０ＡＲ）９に書き込
み、Ｉｌｏ １ ａの番地を出力する。なお、インスト
ラクションレジスタのアドレス部１６のみでオペランド
アドレスを指定したい場合、つまシ、ダイレクトアドレ
ッシングモードに相当する場合の処理は、あらかじめＮ
Ｏ”が書き込まれているレジスタをインデックスレジス
タ５の中に用意しておき、命令のインデックスレジスタ
番号部１５をその番号にし、アドレス演算を行う方式を
採っている。
す。従来のプログラマブルコントローラはレジスタ修飾
アドレッシングモードの演算を命令実行時点で行うため
、命令の実行演算と、アドレス演算を同一の演算回路７
で計算できるという長所はあるものの、実際にはＳＷ６
．８を２側に切替えて演算回路７を用いて計算し、その
結果を工１０アドレスレジスタ（ｌ０ＡＲ）９に書き込
み、Ｉｌｏ １ ａの番地を出力する。なお、インスト
ラクションレジスタのアドレス部１６のみでオペランド
アドレスを指定したい場合、つまシ、ダイレクトアドレ
ッシングモードに相当する場合の処理は、あらかじめＮ
Ｏ”が書き込まれているレジスタをインデックスレジス
タ５の中に用意しておき、命令のインデックスレジスタ
番号部１５をその番号にし、アドレス演算を行う方式を
採っている。
従来のプログラマブルコントローラにおいては、以上に
説明したように、演算回路７は命令本来の演算とオペラ
ンドのアドレス演算の二進シの演算を行い、このことが
ＣＰＵの処理性向上の障害となっていた。
説明したように、演算回路７は命令本来の演算とオペラ
ンドのアドレス演算の二進シの演算を行い、このことが
ＣＰＵの処理性向上の障害となっていた。
本発明の目的は、オペランドのアドレス演算回路を命令
の実行演算回路と分離するとともに、命令の大部分を占
めるオペランド読出し系の命令に対しては、命令実行に
先立ってオペランド読出しを行うことによシ、処理速度
の向上を図ったプログラマブルコントーー２を提供する
ことにある。
の実行演算回路と分離するとともに、命令の大部分を占
めるオペランド読出し系の命令に対しては、命令実行に
先立ってオペランド読出しを行うことによシ、処理速度
の向上を図ったプログラマブルコントーー２を提供する
ことにある。
〔発明の概要〕
本発明は命令コードからオペランド読出しの要否を判別
し、仮にオペランド読出しが必要である場合にはオペラ
ンドの先読みを行うことによシ、処理速度を向上させる
ようにしたものである。
し、仮にオペランド読出しが必要である場合にはオペラ
ンドの先読みを行うことによシ、処理速度を向上させる
ようにしたものである。
さらに、本発明は修飾レジスタ書き替命令の様にその命
令が実行されてからでないと、オペランド読出しを行え
ないような場合にはオペランド先読タイミングをずらす
ように制御し、無駄なオペランド読出しを避けるように
し処理速度の一層の向上を図るものである。
令が実行されてからでないと、オペランド読出しを行え
ないような場合にはオペランド先読タイミングをずらす
ように制御し、無駄なオペランド読出しを避けるように
し処理速度の一層の向上を図るものである。
本発明に係るプログラマブルコントローラの一実施例を
第２図に示す。プログラマブルコントローラは、プログ
ラムを読み出し処理するＣＰＵＩとプログラムを記憶し
ているプログ２ムメモリ１２とオペランドである入出力
情報を扱うｌ１０１３から構成されている。ＣＰＵＩの
内部は、更に、発振回路２、制御回路３、プログラムカ
ウンタ（ＰＣ）４、インデックスレジスタ（ＩＸ）５、
切換スイッチ（ＳＷ）３３，３４、演算回路（ＡＬＵ）
７、Ｉ１０アドレスレジスタ（ＩＯＡＲ，）９、累算レ
ジスタ（アキュムレータ）１０、命令レジスタ（Ｉｌａ
）１１．１８、アドレス演算用加算器２９、アンドゲー
ト３１、オアゲート３０，３２．１旬続出データレジス
タ（ＲＤＲ）２６、Ｉ１０書き込みデータレジスタ（Ｗ
ＤＲ）２７から成っておシ、更にＩＲＩＩ、１８は命令
コード（ＯＰ）部１４゜１９、該命令がオペランドリー
ドを必要とするか否かを示す部分（ＰＯＦ）１７．２２
及び該命令を実行後で女いと次の命令のオペランドリー
ドをできないことを示す部分（ＯＦＤ）５０，５１、Ｉ
Ｘ５の内部レジスタの中から１つのレジスタを選択する
為のインデックスレジスタ番号（ＩＸＮｏ）部１５．２
０、アドレス（ＡＤＤＲ）部１６，２１からなっている
。
第２図に示す。プログラマブルコントローラは、プログ
ラムを読み出し処理するＣＰＵＩとプログラムを記憶し
ているプログ２ムメモリ１２とオペランドである入出力
情報を扱うｌ１０１３から構成されている。ＣＰＵＩの
内部は、更に、発振回路２、制御回路３、プログラムカ
ウンタ（ＰＣ）４、インデックスレジスタ（ＩＸ）５、
切換スイッチ（ＳＷ）３３，３４、演算回路（ＡＬＵ）
７、Ｉ１０アドレスレジスタ（ＩＯＡＲ，）９、累算レ
ジスタ（アキュムレータ）１０、命令レジスタ（Ｉｌａ
）１１．１８、アドレス演算用加算器２９、アンドゲー
ト３１、オアゲート３０，３２．１旬続出データレジス
タ（ＲＤＲ）２６、Ｉ１０書き込みデータレジスタ（Ｗ
ＤＲ）２７から成っておシ、更にＩＲＩＩ、１８は命令
コード（ＯＰ）部１４゜１９、該命令がオペランドリー
ドを必要とするか否かを示す部分（ＰＯＦ）１７．２２
及び該命令を実行後で女いと次の命令のオペランドリー
ドをできないことを示す部分（ＯＦＤ）５０，５１、Ｉ
Ｘ５の内部レジスタの中から１つのレジスタを選択する
為のインデックスレジスタ番号（ＩＸＮｏ）部１５．２
０、アドレス（ＡＤＤＲ）部１６，２１からなっている
。
まず動作を説明する。ＰＣ４でプログラムメモリ１２か
らプログラム単位である命令を順次読み出す。読み出さ
れた命令は命令レジスタ（ＩＲ）１１に一時記憶され、
次に命令レジスタ１１のｌＸＮｏ部１５とＡＤＤＲ部１
６部内６が加算器２９で加算されその値をアドレスとす
るｌ１０１３のデータ、す女わちオペランドが読み出さ
れＲＤＲ２６に一時記憶される。
らプログラム単位である命令を順次読み出す。読み出さ
れた命令は命令レジスタ（ＩＲ）１１に一時記憶され、
次に命令レジスタ１１のｌＸＮｏ部１５とＡＤＤＲ部１
６部内６が加算器２９で加算されその値をアドレスとす
るｌ１０１３のデータ、す女わちオペランドが読み出さ
れＲＤＲ２６に一時記憶される。
０２部１９が制御回路３４で解読され、演算が開始され
る。演算はＡＬＵ７でアキュムレータ１０の内容とＲＤ
Ｒ２６の内容について行われ、その結果がアキュムレー
タ１０に書き込まれる。
る。演算はＡＬＵ７でアキュムレータ１０の内容とＲＤ
Ｒ２６の内容について行われ、その結果がアキュムレー
タ１０に書き込まれる。
以上のようにして１命令は実行されるが、命令を読み出
すＰＣ４、プログラムメモリ１２及びオペランドを読み
出すＩＲＩＩ、加算器２９及び工／ ０１３ 、演算を
行うＡＬＵ７、ＲＤＲ２６及びアキュムレータ１０の以
上の３つのブロックはそれぞれ並行して動作し、ある第
１の命令の演算中に対し第２の命令のオペランドを読み
出し、同時に第３の命令を読み出すように動作する。こ
のように、各ブロックが遊ぶことのないようにしている
。
すＰＣ４、プログラムメモリ１２及びオペランドを読み
出すＩＲＩＩ、加算器２９及び工／ ０１３ 、演算を
行うＡＬＵ７、ＲＤＲ２６及びアキュムレータ１０の以
上の３つのブロックはそれぞれ並行して動作し、ある第
１の命令の演算中に対し第２の命令のオペランドを読み
出し、同時に第３の命令を読み出すように動作する。こ
のように、各ブロックが遊ぶことのないようにしている
。
本発明に係るプログラマブルコントローラの動作を第３
図のタイムチャートを用いて更に詳細に説明する。全て
は、基本クロック１００に同期して動いている。ＰＣ４
かに番地の命令を読み出すと、次の演算終了信号１０４
でＩＲＩＩにＩｈと１−イー胱Ｉ！ｌｅ＋に貢己憧六れ
Ｒ−Ｔ、力；オペランド鱒み出し系の命令である場合、
ＰＯＦＩ７はノ・イレペル信号となシ、もし、このとき
にＩＲ，１８に記憶されている現在実行中の命令の０Ｆ
Ｄ５１がローレベルであればＡＤＤＲ部１６とｌＸＮｏ
１５の和がオペランドアドレス（工１０アドレス）１０
１として、オペランド読み出しを行う。読み出されたオ
ペランドは次の演算終了信号１０４でＲＤＲ２６に一時
記憶されるとともにＩＲＩ １の命令はｌＲ１８に移さ
れる。
図のタイムチャートを用いて更に詳細に説明する。全て
は、基本クロック１００に同期して動いている。ＰＣ４
かに番地の命令を読み出すと、次の演算終了信号１０４
でＩＲＩＩにＩｈと１−イー胱Ｉ！ｌｅ＋に貢己憧六れ
Ｒ−Ｔ、力；オペランド鱒み出し系の命令である場合、
ＰＯＦＩ７はノ・イレペル信号となシ、もし、このとき
にＩＲ，１８に記憶されている現在実行中の命令の０Ｆ
Ｄ５１がローレベルであればＡＤＤＲ部１６とｌＸＮｏ
１５の和がオペランドアドレス（工１０アドレス）１０
１として、オペランド読み出しを行う。読み出されたオ
ペランドは次の演算終了信号１０４でＲＤＲ２６に一時
記憶されるとともにＩＲＩ １の命令はｌＲ１８に移さ
れる。
制御回路３は、１几１８のｏｐ部１９とＰＯＦ部２２と
ＯＦＤ部５１を解読し、ＡＬＵ７に対してＡＬＵ動作信
号１０３を与える。ＡＬＵ７はこれに従って、ＲＤＲ２
６の内容とアキュムレータ１０の内容について演算を行
い、次の演算終了信号１０４で演算結果をアキュムレー
タ１０に記録する。以上がオペランドリード系命令の処
理動作であり、このような命令が連続する場合には演算
終了信号１０４を区切りに、次から次へと命令を流れ作
業的に処理していく。
ＯＦＤ部５１を解読し、ＡＬＵ７に対してＡＬＵ動作信
号１０３を与える。ＡＬＵ７はこれに従って、ＲＤＲ２
６の内容とアキュムレータ１０の内容について演算を行
い、次の演算終了信号１０４で演算結果をアキュムレー
タ１０に記録する。以上がオペランドリード系命令の処
理動作であり、このような命令が連続する場合には演算
終了信号１０４を区切りに、次から次へと命令を流れ作
業的に処理していく。
一方、途中にオペランドに対してライト動作をするよう
な命令があると次のように処理される。
な命令があると次のように処理される。
ｋ＋１の命令がライト系であるとすると、第３図に示す
ように、ＰＯ２、ＩＲＩ１は以上説明した通シに動作す
るが、ＰＯＦＩ７が直接オペランドを読み出せないこと
を示しローレベルとなる。この信号がローレベルになる
とオペランドの読み出し動作は起動されない。次にｋの
命令に対する演算終了信号１０４によシ、ＩＲ，１８に
入ったに＋１の命令を制御回路３が解読して、アドレス
演算切替信号１０５を出力し、５Ｗ３３．３４を２側に
倒しｌＸＮｏ２０によって指定されたＩＸ５のレジスタ
の内容とＡＤＤＲ，部２１の和が加算器２９により演算
されｌ０ＡＲ９にセットされる。
ように、ＰＯ２、ＩＲＩ１は以上説明した通シに動作す
るが、ＰＯＦＩ７が直接オペランドを読み出せないこと
を示しローレベルとなる。この信号がローレベルになる
とオペランドの読み出し動作は起動されない。次にｋの
命令に対する演算終了信号１０４によシ、ＩＲ，１８に
入ったに＋１の命令を制御回路３が解読して、アドレス
演算切替信号１０５を出力し、５Ｗ３３．３４を２側に
倒しｌＸＮｏ２０によって指定されたＩＸ５のレジスタ
の内容とＡＤＤＲ，部２１の和が加算器２９により演算
されｌ０ＡＲ９にセットされる。
これと同時にオペランドに書き込むべきデータはアキュ
ムレータ１ｏから、ｗＤＲ２７にセットされる。次のク
ロックでｌ１０１３にデータが書き込まれる。以上の動
作中は、次の命令に＋２のオペランド先読みはできない
が、これは、ｋ＋１の命令のＯＦＤ信号がハイレベルで
あることにょシゲート３０を介してゲート３１を禁止す
るようにして実現している。オペランド書き込みが終了
すると制御回路３からプリオペランドフェッチ可能信号
１０６を発し、仮に次の命令のＰＯＦＩ ７がハイレベ
ルならばオペランドの先読を行う。
ムレータ１ｏから、ｗＤＲ２７にセットされる。次のク
ロックでｌ１０１３にデータが書き込まれる。以上の動
作中は、次の命令に＋２のオペランド先読みはできない
が、これは、ｋ＋１の命令のＯＦＤ信号がハイレベルで
あることにょシゲート３０を介してゲート３１を禁止す
るようにして実現している。オペランド書き込みが終了
すると制御回路３からプリオペランドフェッチ可能信号
１０６を発し、仮に次の命令のＰＯＦＩ ７がハイレベ
ルならばオペランドの先読を行う。
以上のように本発明の実施例によると、オペランド読出
し命令を実行する場合に命令読み出しとオペランド読出
しが並行して処理されるので、処理速度を３倍に向上さ
せることができる効果がある。
し命令を実行する場合に命令読み出しとオペランド読出
しが並行して処理されるので、処理速度を３倍に向上さ
せることができる効果がある。
以上の実施例において、命令コードの中にＰＯＦＩ７．
２２、ＤＦＤ５０，５１を設けずに、第４図に示すよう
に０２部１４．１９とＩ Ｘ Ｎ ｏ部１５．２０をデ
コーダ２８．３３を用いて解読して行うことによシ上記
実施例と同様の効果を得ることができ、また本実施例で
はプログラムの中にＰＯＦ、ＯＦＤコードを持たなくて
良いという利点がある。
２２、ＤＦＤ５０，５１を設けずに、第４図に示すよう
に０２部１４．１９とＩ Ｘ Ｎ ｏ部１５．２０をデ
コーダ２８．３３を用いて解読して行うことによシ上記
実施例と同様の効果を得ることができ、また本実施例で
はプログラムの中にＰＯＦ、ＯＦＤコードを持たなくて
良いという利点がある。
本発明によれば、処理速度を飛躍的に向上させることが
できる。
できる。
第１図は従来のプログラマブルコントローラの構成を示
すブロック図、第２図は本発明に係るプログラマブルコ
ントローラの一実施例の構成を示すブロック図、第３図
は第２図に示したプログラマフルコントローラの動作説
明をするためのタイミングチャート、第４図は本発明の
他の実施例の要部を示すブロック図である。 １・・・ＣＰＵ、３・・・制御回路、４・・・プログラ
ムカウンタ、５・・・インデックスレジスタ、７・・・
ＡＬＵ。 ９・・・Ｉ１０アドレスレジスタ、１０・・・アキュム
レータ、１１．１８・・・命令レジスタ、１２・・・プ
ログラムメモリ、１３・・・入出力装置、２６・・・Ｉ
１０リードデータレジスタ、２７・・・Ｉ１０ライトデ
ータレジスタ、２８．３３・・・デコーダ、２９・・・
加算器。 代理人 弁理士 鵜沼辰之 第１頁の続き ＠発明者栗栖 与文 ＠発明者 岩佐 勇三部 日立重大みか町５丁目２番１号 株式会社日立製作所大
みか工場内 日立重大みか町５丁目２番１号 株式会社日立製作所大
みか工場内
すブロック図、第２図は本発明に係るプログラマブルコ
ントローラの一実施例の構成を示すブロック図、第３図
は第２図に示したプログラマフルコントローラの動作説
明をするためのタイミングチャート、第４図は本発明の
他の実施例の要部を示すブロック図である。 １・・・ＣＰＵ、３・・・制御回路、４・・・プログラ
ムカウンタ、５・・・インデックスレジスタ、７・・・
ＡＬＵ。 ９・・・Ｉ１０アドレスレジスタ、１０・・・アキュム
レータ、１１．１８・・・命令レジスタ、１２・・・プ
ログラムメモリ、１３・・・入出力装置、２６・・・Ｉ
１０リードデータレジスタ、２７・・・Ｉ１０ライトデ
ータレジスタ、２８．３３・・・デコーダ、２９・・・
加算器。 代理人 弁理士 鵜沼辰之 第１頁の続き ＠発明者栗栖 与文 ＠発明者 岩佐 勇三部 日立重大みか町５丁目２番１号 株式会社日立製作所大
みか工場内 日立重大みか町５丁目２番１号 株式会社日立製作所大
みか工場内
Claims (1)
- １、プログラムメモリから命令を逐次読み出し、その命
令に従って実行処理を行うプログラマブルコントローラ
において、プログラムメモリから読み出された命令を一
時記憶する第１の命令レジスタと、該第１の命令レジス
タにより前記命令についてオペランドの読み出しが必要
であると判定された場合に該命令のうちオペランドアド
レス演算に必要なデータを第１の命令レジスタより受け
オペランドアドレス演算を行う演算部と、該演算部によ
シ演算されたオペランドアドレスによυ指定された入出
力装置からのオペランドを一時記憶するレジスタと、オ
ペランドを読み出した後に第１の命令レジスタの内容が
転送される第２の命令レジスタとを有し、第２の命令レ
ジスタに記憶された命令を実行中に次の命令である第１
の命令レジスタに記憶された内容のオペランドの読み出
しを行うことを特徴とするプログラマブルコントローラ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259284A JPS60186936A (ja) | 1984-03-05 | 1984-03-05 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259284A JPS60186936A (ja) | 1984-03-05 | 1984-03-05 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60186936A true JPS60186936A (ja) | 1985-09-24 |
| JPH0241770B2 JPH0241770B2 (ja) | 1990-09-19 |
Family
ID=12640331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259284A Granted JPS60186936A (ja) | 1984-03-05 | 1984-03-05 | プログラマブルコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60186936A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167935A (ja) * | 1986-12-29 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 可変パイプラインプロセツサ |
| JPH03257627A (ja) * | 1990-03-08 | 1991-11-18 | Koufu Nippon Denki Kk | 情報処理装置 |
| JP2011513858A (ja) * | 2008-03-04 | 2011-04-28 | クゥアルコム・インコーポレイテッド | ハードウェア・プリフェッチ・アドレス及び算術演算値を計算するための二重機能加算器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918542A (ja) * | 1972-06-14 | 1974-02-19 | ||
| JPS5293243A (en) * | 1976-01-31 | 1977-08-05 | Nec Corp | Data processing unit performing preceding control |
| JPS57168349A (en) * | 1981-04-09 | 1982-10-16 | Mitsubishi Electric Corp | Pipeline computer |
-
1984
- 1984-03-05 JP JP4259284A patent/JPS60186936A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918542A (ja) * | 1972-06-14 | 1974-02-19 | ||
| JPS5293243A (en) * | 1976-01-31 | 1977-08-05 | Nec Corp | Data processing unit performing preceding control |
| JPS57168349A (en) * | 1981-04-09 | 1982-10-16 | Mitsubishi Electric Corp | Pipeline computer |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167935A (ja) * | 1986-12-29 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 可変パイプラインプロセツサ |
| JPH03257627A (ja) * | 1990-03-08 | 1991-11-18 | Koufu Nippon Denki Kk | 情報処理装置 |
| JP2011513858A (ja) * | 2008-03-04 | 2011-04-28 | クゥアルコム・インコーポレイテッド | ハードウェア・プリフェッチ・アドレス及び算術演算値を計算するための二重機能加算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241770B2 (ja) | 1990-09-19 |
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