JPS6125166B2 - - Google Patents
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- JPS6125166B2 JPS6125166B2 JP56053495A JP5349581A JPS6125166B2 JP S6125166 B2 JPS6125166 B2 JP S6125166B2 JP 56053495 A JP56053495 A JP 56053495A JP 5349581 A JP5349581 A JP 5349581A JP S6125166 B2 JPS6125166 B2 JP S6125166B2
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- Japan
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- instruction
- address
- address modification
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- 230000004048 modification Effects 0.000 claims description 39
- 238000012986 modification Methods 0.000 claims description 39
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 206010016531 fetishism Diseases 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
この発明は命令、データの先取りを行うパイプ
ライン方式の電子計算機における命令の先取り処
理、特にオペランドアドレス計算を高速に行うパ
イプライン計算機に関する。
ライン方式の電子計算機における命令の先取り処
理、特にオペランドアドレス計算を高速に行うパ
イプライン計算機に関する。
一般に命令、データの先取りを行うパイプライ
ン方式の電子計算機は第１図のような構成になつ
ている。この第１図における１は命令やデータが
格納されている主記憶装置、２は主記憶装置１の
内容の一部分を保持する高速バツハア記憶からな
る記憶制御装置、３は記憶制御装置２から命令、
データを受け取り、命令の実行に先立つて命令の
解読、アドレス計算、オペランド準備などを行う
先取り処理装置、４は先取り処理装置３で準備さ
れた命令とオペランドデータを使用して命令を実
行する実行処理装置である。
ン方式の電子計算機は第１図のような構成になつ
ている。この第１図における１は命令やデータが
格納されている主記憶装置、２は主記憶装置１の
内容の一部分を保持する高速バツハア記憶からな
る記憶制御装置、３は記憶制御装置２から命令、
データを受け取り、命令の実行に先立つて命令の
解読、アドレス計算、オペランド準備などを行う
先取り処理装置、４は先取り処理装置３で準備さ
れた命令とオペランドデータを使用して命令を実
行する実行処理装置である。
一方、第２図は一般に採用されている先取り処
理装置での命令の処理の流れを示している。この
第２図の５は第１図の記憶制御装置２から供給さ
れる命令群であり、現在実行中の連続した命令が
格納される命令バツフアである。
理装置での命令の処理の流れを示している。この
第２図の５は第１図の記憶制御装置２から供給さ
れる命令群であり、現在実行中の連続した命令が
格納される命令バツフアである。
命令バツフア５の中から順に命令解読などのた
めに命令レジスタ６により命令が取り出され保持
される。
めに命令レジスタ６により命令が取り出され保持
される。
７は第１図の記憶制御装置２から供給されるオ
ペランドを一時保持するオペランドバツフアであ
り、８はオペランドアドレスを計算する際に使用
されるアドレス修飾レジスタで第２図では、８
ａ，８ｂ，８ｃの３個有している。
ペランドを一時保持するオペランドバツフアであ
り、８はオペランドアドレスを計算する際に使用
されるアドレス修飾レジスタで第２図では、８
ａ，８ｂ，８ｃの３個有している。
９はオペランド計算用加算器、１０は先取り処
理装置３と実行処理装置４との実行時間のばらつ
きを吸収するために準備済みの命令を格納する命
令キユー、１１は命令キユーに対応して実行処理
装置に渡されるオペランドデータなどを格納する
オペランドキユーである。
理装置３と実行処理装置４との実行時間のばらつ
きを吸収するために準備済みの命令を格納する命
令キユー、１１は命令キユーに対応して実行処理
装置に渡されるオペランドデータなどを格納する
オペランドキユーである。
次に動作について説明する。第１図の先取り処
理装置３は命令バツフア５から命令を順次処理
し、命令キユー１０、オペランドキユー１１を準
備してゆくが、アドレス修飾レジスタ８ａを変更
する命令が先取り処理装置３で処理され、次にア
ドレス修飾レジスタ８ａをアドレス修飾用に使用
する命令が続く場合、前の命令が実行処理装置で
処理終了し、アドレスレジスタ８ａの内容が確定
するのを待つてこの命令のアドレス計算が始めら
れる。
理装置３は命令バツフア５から命令を順次処理
し、命令キユー１０、オペランドキユー１１を準
備してゆくが、アドレス修飾レジスタ８ａを変更
する命令が先取り処理装置３で処理され、次にア
ドレス修飾レジスタ８ａをアドレス修飾用に使用
する命令が続く場合、前の命令が実行処理装置で
処理終了し、アドレスレジスタ８ａの内容が確定
するのを待つてこの命令のアドレス計算が始めら
れる。
従来のパイプライン計算機は以上のように構成
されているので、アドレス計算を先取り処理装置
で行う場合、その前にアドレス計算で使用される
アドレス修飾レジスタの内容を変更する命令が存
在する場合、その命令の実行終了によつてアドレ
ス修飾の内容が確定するまでアドレス計算を行え
ず、したがつてそれ以降の命令の解読も行えなく
なり、先取り処理の効率を大幅に低下させるとい
う欠点があつた。
されているので、アドレス計算を先取り処理装置
で行う場合、その前にアドレス計算で使用される
アドレス修飾レジスタの内容を変更する命令が存
在する場合、その命令の実行終了によつてアドレ
ス修飾の内容が確定するまでアドレス計算を行え
ず、したがつてそれ以降の命令の解読も行えなく
なり、先取り処理の効率を大幅に低下させるとい
う欠点があつた。
この発明は、上記のような従来の欠点を除去す
るためになされたもので、アドレス修飾レジスタ
の内容を変更する命令のうち比較的簡単なハード
ウエアを追加してアドレス加算器を演算器とする
ことによつて先取り処理装置で用意されるオペラ
ンドを選択的に先取り処理装置内のアドレス修飾
レジスタに格納し、以後このアドレス修飾レジス
タをアドレス修飾として使用する命令に対してア
ドレス計算を行ない、先取り処理を続行すること
により、先取り処理の効率を大幅に低下させるこ
となく実行できる先取り処理装置を有するパイプ
ライン計算機を提供することを目的とする。
るためになされたもので、アドレス修飾レジスタ
の内容を変更する命令のうち比較的簡単なハード
ウエアを追加してアドレス加算器を演算器とする
ことによつて先取り処理装置で用意されるオペラ
ンドを選択的に先取り処理装置内のアドレス修飾
レジスタに格納し、以後このアドレス修飾レジス
タをアドレス修飾として使用する命令に対してア
ドレス計算を行ない、先取り処理を続行すること
により、先取り処理の効率を大幅に低下させるこ
となく実行できる先取り処理装置を有するパイプ
ライン計算機を提供することを目的とする。
以下、この発明のパイプライン計算機の一実施
例を図について説明する。第３図はこの発明のパ
イプライン計算機における先取り処理装置のブロ
ツク図である。この第３図において第２図と同一
部分に同一符号が付されており、命令バツフア
５、命令レジスタ６、オペランドバツフア７、ア
ドレス修飾レジスタ８ａ〜８ｃ、命令キユー１
０、オペランドキユー１１は第２図と同一であ
る。
例を図について説明する。第３図はこの発明のパ
イプライン計算機における先取り処理装置のブロ
ツク図である。この第３図において第２図と同一
部分に同一符号が付されており、命令バツフア
５、命令レジスタ６、オペランドバツフア７、ア
ドレス修飾レジスタ８ａ〜８ｃ、命令キユー１
０、オペランドキユー１１は第２図と同一であ
る。
２０は命令デコーダで命令ごとの先取り制御装
置の動作を指示する。また、２１は演算器でセレ
クタ２３，２４の両入力の加算のみでなく算術演
算、論理演算を行うことができる。２２はアドレ
ス修飾レジスタ８ａ〜８ｃの内容のいずれか一つ
を選択するセレクタであり、セレクタ２２の出力
はセレクタ２３，２４に送られるようになつてい
る。
置の動作を指示する。また、２１は演算器でセレ
クタ２３，２４の両入力の加算のみでなく算術演
算、論理演算を行うことができる。２２はアドレ
ス修飾レジスタ８ａ〜８ｃの内容のいずれか一つ
を選択するセレクタであり、セレクタ２２の出力
はセレクタ２３，２４に送られるようになつてい
る。
セレクタ２３はアドレス／データフイールドと
セレクタ２２の出力のいずれかを選択するもので
あり、セレクタ２４はオペランドバツフア７とセ
レクタ２２の出力のいずれかを選択するセレクタ
である。
セレクタ２２の出力のいずれかを選択するもので
あり、セレクタ２４はオペランドバツフア７とセ
レクタ２２の出力のいずれかを選択するセレクタ
である。
また、セレクタ２５はオペランドキユー１１に
格納するデータを選択するセレクタであり、２６
は実行処理装置がアドレス修飾レジスタ８ａ〜８
ｃの内容を変更するためのデータバス２７と演算
器２１の出力のいずれかを選択するセレクタであ
る。
格納するデータを選択するセレクタであり、２６
は実行処理装置がアドレス修飾レジスタ８ａ〜８
ｃの内容を変更するためのデータバス２７と演算
器２１の出力のいずれかを選択するセレクタであ
る。
第４図は命令の例を示すものであつて３０は命
令フイールドとアドレス修飾レジスタの内容を演
算してアドレス修飾レジスタに格納する命令、３
１は命令フイールドとアドレス修飾レジスタの内
容を加算しその結果をオペランドアドレスとして
その主記憶装置１の内容とアドレス修飾レジスタ
の内容を演算してその結果をそのアドレス修飾レ
ジスタに格納する命令である。
令フイールドとアドレス修飾レジスタの内容を演
算してアドレス修飾レジスタに格納する命令、３
１は命令フイールドとアドレス修飾レジスタの内
容を加算しその結果をオペランドアドレスとして
その主記憶装置１の内容とアドレス修飾レジスタ
の内容を演算してその結果をそのアドレス修飾レ
ジスタに格納する命令である。
次に以上のように構成されたこの発明のパイプ
ライン計算機の動作について説明する。まず、第
４図において命令３０が命令レジスタ６にセツト
されると、アドレス計算サイクルにおいてセレク
タ２３で命令レジスタ６中のI2フイールドが選択
され、セレクタ２４でアドレス修飾レジスタ８ａ
〜８ｃのうちの一つの内容が選択され、演算器２
１で第４図のOPフイールドで示される演算が施
されR2フイールドで示されるアドレス修飾レジ
スタにその内容を格納する。
ライン計算機の動作について説明する。まず、第
４図において命令３０が命令レジスタ６にセツト
されると、アドレス計算サイクルにおいてセレク
タ２３で命令レジスタ６中のI2フイールドが選択
され、セレクタ２４でアドレス修飾レジスタ８ａ
〜８ｃのうちの一つの内容が選択され、演算器２
１で第４図のOPフイールドで示される演算が施
されR2フイールドで示されるアドレス修飾レジ
スタにその内容を格納する。
このため、セレクタ２６は演算器２１の出力を
選択し、演算結果がアドレス修飾レジスタとオペ
ランドキユー１１に格納される。この命令を実行
処理装置４が受け取るとオペランドキユー１１の
内容を実行処理装置４内のアドレス修飾レジスタ
にだけ格納する。
選択し、演算結果がアドレス修飾レジスタとオペ
ランドキユー１１に格納される。この命令を実行
処理装置４が受け取るとオペランドキユー１１の
内容を実行処理装置４内のアドレス修飾レジスタ
にだけ格納する。
次に、命令３１が命令レジスタ６にセツトされ
ると、アドレス計算サイクルにおいてセレクタ２
３で命令レジスタ６中の第４図の命令３１のD2
フイールドが選択され、セレクタ２４でアドレス
修飾レジスタの内容が選択され、演算器２１で加
算されその内容がメモリアドレスとしてメモリに
対して要求が出され、オペランドがオペランドバ
ツフア７にセツトされる。
ると、アドレス計算サイクルにおいてセレクタ２
３で命令レジスタ６中の第４図の命令３１のD2
フイールドが選択され、セレクタ２４でアドレス
修飾レジスタの内容が選択され、演算器２１で加
算されその内容がメモリアドレスとしてメモリに
対して要求が出され、オペランドがオペランドバ
ツフア７にセツトされる。
そのオペランドフエツチサイクルの最後にR1
フイールドで選択されるアドレス修飾レジスタの
内容がセレクタ２２、セレクタ２３で選択され、
セレクタ２４はオペランドバツフア７を選択し、
演算器２１でOPフイールドで示される演算が施
され、結果が前例と同じくオペランドキユー１１
とアドレス修飾レジスタに格納される。
フイールドで選択されるアドレス修飾レジスタの
内容がセレクタ２２、セレクタ２３で選択され、
セレクタ２４はオペランドバツフア７を選択し、
演算器２１でOPフイールドで示される演算が施
され、結果が前例と同じくオペランドキユー１１
とアドレス修飾レジスタに格納される。
この実施例のように、第１図の先取り処理装置
３内でアドレス修飾レジスタの内容を計算し、格
納することによつて以後の命令の処理でこのアド
レス修飾レジスタがアドレス修飾に用いられた場
合、従来の方式では実行処理装置４で実行される
まで処理が待たされるという欠点を少量のＨ／Ｗ
（ハードウエア）の追加で除去することができ
る。
３内でアドレス修飾レジスタの内容を計算し、格
納することによつて以後の命令の処理でこのアド
レス修飾レジスタがアドレス修飾に用いられた場
合、従来の方式では実行処理装置４で実行される
まで処理が待たされるという欠点を少量のＨ／Ｗ
（ハードウエア）の追加で除去することができ
る。
また、上記演算器２１によつて加減算、論理
和、論理積、排他的論理和など多くのオペレーシ
ヨンをカバーできる。
和、論理積、排他的論理和など多くのオペレーシ
ヨンをカバーできる。
実行処理装置４で複雑な処理を行う場合はこの
先取り処理装置３での演算処理は行わず、少量の
Ｈ／Ｗの追加を効果的に使用できるメリツトがあ
る。
先取り処理装置３での演算処理は行わず、少量の
Ｈ／Ｗの追加を効果的に使用できるメリツトがあ
る。
また、途中例外条件が発生した場合、実行処理
装置４内のアドレス修飾レジスタは変更されてい
ないので実行処理装置４のアドレス修飾レジスタ
の内容を先取り処理装置３内のレジスタに移すこ
とによつてバツクアツプレジスタは不要となる。
装置４内のアドレス修飾レジスタは変更されてい
ないので実行処理装置４のアドレス修飾レジスタ
の内容を先取り処理装置３内のレジスタに移すこ
とによつてバツクアツプレジスタは不要となる。
なお、上記実施例では従来のアドレス加算器を
演算器に変更することによつて種々のオペレーシ
ヨンを可能としているが選択的に実行する命令数
を増加させるために、演算器の出力にシフタをつ
けてもよい。
演算器に変更することによつて種々のオペレーシ
ヨンを可能としているが選択的に実行する命令数
を増加させるために、演算器の出力にシフタをつ
けてもよい。
上記実施例ではアドレス修飾レジスタを３個と
したが、このアドレス修飾レジスタの数は限定さ
れるものではない。
したが、このアドレス修飾レジスタの数は限定さ
れるものではない。
以上のように、この発明のパイプライン計算機
によれば、命令先取り処理装置のアドレス加算器
の代わりに演算器を導入し、先取り処理装置でア
ドレス修飾レジスタの変更を行ない、かつその対
象命令を出現頻度が高く演算器の導入で可能とな
るように選択的に実行するので、少量のハードウ
エアの追加でアドレス計算時のアドレス修飾レジ
スタ内容未決定による処理の遅延を回避でき、命
令の流れをより高速に処理できる効果がある。
によれば、命令先取り処理装置のアドレス加算器
の代わりに演算器を導入し、先取り処理装置でア
ドレス修飾レジスタの変更を行ない、かつその対
象命令を出現頻度が高く演算器の導入で可能とな
るように選択的に実行するので、少量のハードウ
エアの追加でアドレス計算時のアドレス修飾レジ
スタ内容未決定による処理の遅延を回避でき、命
令の流れをより高速に処理できる効果がある。
第１図は従来のパイプライン計算機を示す概略
図、第２図は従来の先取り処理装置のブロツク
図、第３図はこの発明のパイプライン計算機の一
実施例における先取り処理装置を示すブロツク
図、第４図はこの発明のパイプライン計算機に適
用され選択的に先取り処理装置で処理される命令
形式の例を示す図である。 １……主記憶装置、２……記憶制御装置、３…
…先取り処理装置、４……実行処理装置、５……
命令バツフア、６……命令レジスタ、７……オペ
ランドバツフア、８ａ〜８ｃ……アドレス修飾レ
ジスタ、１０……命令キユー、１１……オペラン
ドキユー、２１……演算器、２２〜２６……セレ
クタ。なお、図中同一符号は同一または相当部分
を示す。
図、第２図は従来の先取り処理装置のブロツク
図、第３図はこの発明のパイプライン計算機の一
実施例における先取り処理装置を示すブロツク
図、第４図はこの発明のパイプライン計算機に適
用され選択的に先取り処理装置で処理される命令
形式の例を示す図である。 １……主記憶装置、２……記憶制御装置、３…
…先取り処理装置、４……実行処理装置、５……
命令バツフア、６……命令レジスタ、７……オペ
ランドバツフア、８ａ〜８ｃ……アドレス修飾レ
ジスタ、１０……命令キユー、１１……オペラン
ドキユー、２１……演算器、２２〜２６……セレ
クタ。なお、図中同一符号は同一または相当部分
を示す。
Claims (1)
- １ 命令、データなどを先取りするパイプライン
方式の電子計算機において、先取り処理をつかさ
どる先取り処理装置に、アドレス計算に必要なア
ドレス修飾レジスタ群と演算器を設け、実行中の
命令を保持する命令レジスタとアドレス修飾レジ
スタ群の内容を選択する先取り処理装置にて上記
演算器で計算を行つてその結果を先取り処理装置
内のアドレス修飾レジスタ群に格納し、以後この
アドレス修飾レジスタをアドレス修飾として使用
する命令に対して上記演算器でアドレス計算を行
つて上記先取り処理装置で先取り処理を続行する
ことを特徴とするパイプライン計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349581A JPS57168349A (en) | 1981-04-09 | 1981-04-09 | Pipeline computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349581A JPS57168349A (en) | 1981-04-09 | 1981-04-09 | Pipeline computer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57168349A JPS57168349A (en) | 1982-10-16 |
| JPS6125166B2 true JPS6125166B2 (ja) | 1986-06-14 |
Family
ID=12944408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349581A Granted JPS57168349A (en) | 1981-04-09 | 1981-04-09 | Pipeline computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57168349A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58189739A (ja) * | 1982-04-30 | 1983-11-05 | Hitachi Ltd | デ−タ処理システム |
| JPS60186936A (ja) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | プログラマブルコントロ−ラ |
| JPS6174031A (ja) * | 1984-09-19 | 1986-04-16 | Hitachi Ltd | 先行制御方式 |
| JPS63157235A (ja) * | 1986-12-12 | 1988-06-30 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | コンピユータ・システムの制御装置 |
| JPS63245526A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141442A (ja) * | 1974-08-12 | 1976-04-07 | Oreal | |
| JPS5441641A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Data processing system having data producing unit |
-
1981
- 1981-04-09 JP JP5349581A patent/JPS57168349A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141442A (ja) * | 1974-08-12 | 1976-04-07 | Oreal | |
| JPS5441641A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Data processing system having data producing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57168349A (en) | 1982-10-16 |
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