JPS6174031A - 先行制御方式 - Google Patents
先行制御方式Info
- Publication number
- JPS6174031A JPS6174031A JP19468284A JP19468284A JPS6174031A JP S6174031 A JPS6174031 A JP S6174031A JP 19468284 A JP19468284 A JP 19468284A JP 19468284 A JP19468284 A JP 19468284A JP S6174031 A JPS6174031 A JP S6174031A
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- JP
- Japan
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- instruction
- register
- address
- stage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は先行制御を行なうデータ処理装置に係り、特に
レジスタ更新命令の直後の命令が、オペランドアドレス
生成のために使用するペースレジスタ、インデックスレ
ジスタとして直前の命令が更新するレジスタを使用する
場合のデータ生成及びバイパス方式に関する。
レジスタ更新命令の直後の命令が、オペランドアドレス
生成のために使用するペースレジスタ、インデックスレ
ジスタとして直前の命令が更新するレジスタを使用する
場合のデータ生成及びバイパス方式に関する。
（発明の背景〕
従来の装置は、特公昭５６−４６１７０号公報に記載の
ように、ロード系の命令については、後続命令で同一レ
ジスタをオペランドアドレス生成に必要としていれば、
バイパスするようＶＣ７”、Ｃつていた。しかし、”
ト’系以外の爺今については配慮されていなかった。ま
た特公昭５７−９０８８号に記載のように、レジスタ更
新命令が演算結果をレジスタに格納する命令の場合、後
続命令のオペランドアドレス生成にこの演算結果を必要
としていると、演算制御部とは別の命令制御部に先行演
算する専用論理を設け、後続のオペランドアドレス生成
に必要なデータを出力するようにしていた。しかしこの
方法では、専用の先行演算論理が必要となり、論理回路
の＾ｎ加し、制御吃複雑化するため、中型機クラスのデ
ータ処理装置に適用するには、コスト面から無理があっ
た。
ように、ロード系の命令については、後続命令で同一レ
ジスタをオペランドアドレス生成に必要としていれば、
バイパスするようＶＣ７”、Ｃつていた。しかし、”
ト’系以外の爺今については配慮されていなかった。ま
た特公昭５７−９０８８号に記載のように、レジスタ更
新命令が演算結果をレジスタに格納する命令の場合、後
続命令のオペランドアドレス生成にこの演算結果を必要
としていると、演算制御部とは別の命令制御部に先行演
算する専用論理を設け、後続のオペランドアドレス生成
に必要なデータを出力するようにしていた。しかしこの
方法では、専用の先行演算論理が必要となり、論理回路
の＾ｎ加し、制御吃複雑化するため、中型機クラスのデ
ータ処理装置に適用するには、コスト面から無理があっ
た。
本発明の目的は、前記、従来の欠点を除去するもので、
ロード系を含む、語データを扱う加減み、論理演算命令
を含むレジスタ更新命令の演算を命令制御部のアドレス
加算器を使用して行ない後続命令のオペランド生成用デ
ータを出力することにより、論理回路をあまり増加させ
ることなり、陵続命令が必要としているデータを生成バ
イパスさせる先行制御方式を提供することにろる。
ロード系を含む、語データを扱う加減み、論理演算命令
を含むレジスタ更新命令の演算を命令制御部のアドレス
加算器を使用して行ない後続命令のオペランド生成用デ
ータを出力することにより、論理回路をあまり増加させ
ることなり、陵続命令が必要としているデータを生成バ
イパスさせる先行制御方式を提供することにろる。
〔発明の概要コ
本発明の特畝とするところは、命令制御部に、先行演算
用の専用論理を持たずに、アドレス計算用のアドレス加
算器を使って後続命令のオペランドアト°レス生成用デ
ータを生成することである。
用の専用論理を持たずに、アドレス計算用のアドレス加
算器を使って後続命令のオペランドアト°レス生成用デ
ータを生成することである。
〔発明の実施例〕
以下、本発明の一実施例を図により説明する。
第１図に構成を示す。演算ユニット１は、ワークレジス
タＡ （ＷＡＲ）１０．、 ワークレジスタＢ （Ｗ
ＢＲ）１１ ．７−クレジスタＤ （ＷＤＲ）１２のレ
ジスタと演算器（ＡＬＬ）１２で構成され、ＷＡＪＯに
は、主記憶装置ＭＳより線０４を介して読出しデータ、
Ｇ Ｒ３１の出力３１４．及びＡＬＬ１２の出力１２８
のうち１つが選択され入力される。ＷＢＲｉｌにはｆＡ
Ｒｌｏと同じ１Ｏ−１２鼻と０Ｒ３１の出力３１ｂのう
ち１つが選択され入力される。ＷＤＲ１２はＡＬＵ１２
の出力１２４．６Ｅ入力さＡ、６゜ＡＬσ１２１’ｃＨ
ＷＡＲ１０とＶＢＲｌｌがそれぞれ！、Ｙに入力され演
算結果が線してａｌ（出力される。
タＡ （ＷＡＲ）１０．、 ワークレジスタＢ （Ｗ
ＢＲ）１１ ．７−クレジスタＤ （ＷＤＲ）１２のレ
ジスタと演算器（ＡＬＬ）１２で構成され、ＷＡＪＯに
は、主記憶装置ＭＳより線０４を介して読出しデータ、
Ｇ Ｒ３１の出力３１４．及びＡＬＬ１２の出力１２８
のうち１つが選択され入力される。ＷＢＲｉｌにはｆＡ
Ｒｌｏと同じ１Ｏ−１２鼻と０Ｒ３１の出力３１ｂのう
ち１つが選択され入力される。ＷＤＲ１２はＡＬＵ１２
の出力１２４．６Ｅ入力さＡ、６゜ＡＬσ１２１’ｃＨ
ＷＡＲ１０とＶＢＲｌｌがそれぞれ！、Ｙに入力され演
算結果が線してａｌ（出力される。
命令ユニット２は、４バイトの汎用レジスタ１６個から
成るＧＲ６１、実効アドレスを生成するアドレス加４５
（ＡＡ）２ｓとその人力データを保持するＸＡＲ２０、
ＢＡＲ２１、ＤＡＲ２２。
成るＧＲ６１、実効アドレスを生成するアドレス加４５
（ＡＡ）２ｓとその人力データを保持するＸＡＲ２０、
ＢＡＲ２１、ＤＡＲ２２。
ＡＡの出力データを実効アドレスとして保持するＬＡＲ
４Ｑ、及び第２図に示す命令のＲ部を保持するＢｉ５０
、ＲＢ６０ 、ＲＣ７０，１部を保持するＸＡ３１
、ＸＢ６１ 、Ｄ部を保持するＢｉ１２ 。
４Ｑ、及び第２図に示す命令のＲ部を保持するＢｉ５０
、ＲＢ６０ 、ＲＣ７０，１部を保持するＸＡ３１
、ＸＢ６１ 、Ｄ部を保持するＢｉ１２ 。
Ｄ部を保持するＤＡ５３と比較回路８０，８１．セレク
タ５）０，９１より成る。
タ５）０，９１より成る。
ＧＲ３１の入力は、書込みデータとしてのＷＤＲ１２及
び読出しアドレス６０ａ 、 ６ｉｄ 、 ９ｏａ 、
９１ａと書込みアドレス７０ａである。
び読出しアドレス６０ａ 、 ６ｉｄ 、 ９ｏａ 、
９１ａと書込みアドレス７０ａである。
ＧＲ３１の１ドレス、ＲＢ６０の出力６ｏａ Ｋよシ線
５１らにデータが読出される。同様にＸＢ６１の出力線
６１１ＬＫより線５１番、セレクタ９０の出力線９０ａ
により線５１Ｃ１セレクタ９１の出力線９１４により線
５１Ｌｌにデータが続出される。書込みデータＷＤＲ１
２は、ＲＣ７Ｑの出力線７０αのアドレスで示されるＧ
ＲＶ′ｃ格納される。ＸＡＲ２０にはＧＲ３ｊの出力５
１６とＡＡ２５の出力２３ａのどちらか１方が入力され
、ＸＡＲ２０の出力はＡＡ２５のＸに入力式れる。ｌ：
１ＡＲ２１には、ＡＡ２３の出力２３ａとＭｆ９読出し
データ０４とＧＲ３１の出力３１ｄのうち１つが選択き
れ入力される。ＥＡＲｊｌの出力ｒｒｉＡＡ２３ノＢｉ
Ｃ入力さＡる。ＤＡＲ２２０人力は、ＤＡ５５の出力が
“０″固定値のいずれがである。ＤＡＲ２２Ｏ１ｂ力ｕ
、ＡＡ２５ ＯＤ Ｖｃ入力サする。ＲＡ ５Ｑ、ＸＡ
３１ 、ＢＡ５２．ＤＡ５３は命令レジスタム（工ＲＡ
）の１部で１ム命令レジスタの１段目を構成する。ＲＢ
６０ 、ＸＢ６１は命令レジｘｆｉ Ｂ （ＸＲＢ ）
の１ｓであり命令レジスタの２段目を構成する。ＲＣ７
Ｑは命令レジスタＣ（ＸＲＣ）の１部でらシ命令レジス
タの３段目を構成する。
５１らにデータが読出される。同様にＸＢ６１の出力線
６１１ＬＫより線５１番、セレクタ９０の出力線９０ａ
により線５１Ｃ１セレクタ９１の出力線９１４により線
５１Ｌｌにデータが続出される。書込みデータＷＤＲ１
２は、ＲＣ７Ｑの出力線７０αのアドレスで示されるＧ
ＲＶ′ｃ格納される。ＸＡＲ２０にはＧＲ３ｊの出力５
１６とＡＡ２５の出力２３ａのどちらか１方が入力され
、ＸＡＲ２０の出力はＡＡ２５のＸに入力式れる。ｌ：
１ＡＲ２１には、ＡＡ２３の出力２３ａとＭｆ９読出し
データ０４とＧＲ３１の出力３１ｄのうち１つが選択き
れ入力される。ＥＡＲｊｌの出力ｒｒｉＡＡ２３ノＢｉ
Ｃ入力さＡる。ＤＡＲ２２０人力は、ＤＡ５５の出力が
“０″固定値のいずれがである。ＤＡＲ２２Ｏ１ｂ力ｕ
、ＡＡ２５ ＯＤ Ｖｃ入力サする。ＲＡ ５Ｑ、ＸＡ
３１ 、ＢＡ５２．ＤＡ５３は命令レジスタム（工ＲＡ
）の１部で１ム命令レジスタの１段目を構成する。ＲＢ
６０ 、ＸＢ６１は命令レジｘｆｉ Ｂ （ＸＲＢ ）
の１ｓであり命令レジスタの２段目を構成する。ＲＣ７
Ｑは命令レジスタＣ（ＸＲＣ）の１部でらシ命令レジス
タの３段目を構成する。
次に第６図のタイムチャートにょ）動作を説明する。
第３図（’）に３つの論理演算命令（ＡＬ）を実行する
勘合のステージを示す。本実施例ではＡＬ語命令り、Ｍ
、Ａ、Ｌ、１１ｉの５サイクルで処理ｆる。各−Ｘデー
タの意味は次のとおりテある。
勘合のステージを示す。本実施例ではＡＬ語命令り、Ｍ
、Ａ、Ｌ、１１ｉの５サイクルで処理ｆる。各−Ｘデー
タの意味は次のとおりテある。
Ｄ：命令の解読ステージ
Ｍニオペランドアドレス計算ステージ
Ａ：アソシェーシＬンステージ
Ｌニオベランド読出しステージ
Ｅ：砧令英行ステ〜ジ
鮪令の実行は光行ル１４御で並列処理されるため、見か
け上２マンンプイクルで処理される。
け上２マンンプイクルで処理される。
第６図（Ａｌに、第３図（α）ＡＬ３のＭス戸−ジ動作
タイムチャートを示す。Ｔ５ステージでＡＬ３命令のイ
ンデックスレジスタ番号ＸＡによりインデックス１直ｔ
ＧＲから読出しＸＡＲにセットする。同様ＶｃＴ５スｆ
−ジでペースレジスタ番号ＢＡｒ（よりベース（直をＧ
Ｒρ）ら続出しＢＡＲＩＣセットする。Ｔ５ステージで
は他にディスプレイスメント値ＤＡをＤＡＲにセットす
る。Ｔ６ステーシテハ、ＸＡＲ、ＢＡＲ、ＤＡＲをＡＡ
ＩＣよりアドレス計算し、求まった実効アドレスをＬＡ
ＲＫ格網する。ＬＡＲ以降の動作は本発明と直接関係な
いので省略する。
タイムチャートを示す。Ｔ５ステージでＡＬ３命令のイ
ンデックスレジスタ番号ＸＡによりインデックス１直ｔ
ＧＲから読出しＸＡＲにセットする。同様ＶｃＴ５スｆ
−ジでペースレジスタ番号ＢＡｒ（よりベース（直をＧ
Ｒρ）ら続出しＢＡＲＩＣセットする。Ｔ５ステージで
は他にディスプレイスメント値ＤＡをＤＡＲにセットす
る。Ｔ６ステーシテハ、ＸＡＲ、ＢＡＲ、ＤＡＲをＡＡ
ＩＣよりアドレス計算し、求まった実効アドレスをＬＡ
ＲＫ格網する。ＬＡＲ以降の動作は本発明と直接関係な
いので省略する。
第３図＋Ｃ１は、第３図（４）のＡＬ１命令が演算結果
を格納するＧＲをＡＬ５命令のインデックスレジスタと
して使用している場合のタイムチャート金示す。ＡＬｊ
命令による加算の実行はＴ５スプーンで行な−ｂれる。
を格納するＧＲをＡＬ５命令のインデックスレジスタと
して使用している場合のタイムチャート金示す。ＡＬｊ
命令による加算の実行はＴ５スプーンで行な−ｂれる。
っその演算用第１オペランドゲータをＴ４ステージでＧ
ＲからＲＢのアドレスで読出しＷＡＲとＸＡＲＫセット
する。第２オペランドデータはＭ８より続出されＷＢＲ
とＢＡＲにセットされる。ＤＡＲＶｃは′０″がセット
される。Ｔ５スプーンでに演算ユニットでｌ″ｌ：ＡＬ
Ｕを使って演算が行なわれ、命令ユニットではＡＡを使
って同じ演４を行はう。ＡＬＵで演算した粕来はＷＤＲ
経由でＣｋＲにＴ６ステージで格納される。このときの
Ｊ込みアドレスｄＲｃで示される。ＡＡで演算した結果
はＡＬ３命合のインデックス１直としてＸＡＲにセット
される。この制御はＡＬ１節令のＧＲ曹込みアドレスＲ
ＣとＡＬ３命令インデックスレジスタ読出しアドレスＸ
Ａｌ１図の比較回路８０で比較した結果の一致信号ＸＡ
ＪＣＱＲＣＶｃより行なわれる。
ＲからＲＢのアドレスで読出しＷＡＲとＸＡＲＫセット
する。第２オペランドデータはＭ８より続出されＷＢＲ
とＢＡＲにセットされる。ＤＡＲＶｃは′０″がセット
される。Ｔ５スプーンでに演算ユニットでｌ″ｌ：ＡＬ
Ｕを使って演算が行なわれ、命令ユニットではＡＡを使
って同じ演４を行はう。ＡＬＵで演算した粕来はＷＤＲ
経由でＣｋＲにＴ６ステージで格納される。このときの
Ｊ込みアドレスｄＲｃで示される。ＡＡで演算した結果
はＡＬ３命合のインデックス１直としてＸＡＲにセット
される。この制御はＡＬ１節令のＧＲ曹込みアドレスＲ
ＣとＡＬ３命令インデックスレジスタ読出しアドレスＸ
Ａｌ１図の比較回路８０で比較した結果の一致信号ＸＡ
ＪＣＱＲＣＶｃより行なわれる。
一本実施例では、演算ユニットと分管ユニットが物理的
にｉ進几てシリ、演算ユニットのＡＬＣｒ出力をＸＡＲ
Ｖｃ転送するには、転送時間を必要とするため、ＡＬＵ
出力と同じ結果と分管ユニット内のＡＡｔ−使って求め
、後続命令のオペ２ント。
にｉ進几てシリ、演算ユニットのＡＬＣｒ出力をＸＡＲ
Ｖｃ転送するには、転送時間を必要とするため、ＡＬＵ
出力と同じ結果と分管ユニット内のＡＡｔ−使って求め
、後続命令のオペ２ント。
アドレス生成用データとしてバイパスさせる。
ベースレジスタについても同様に、ＡＩＪ１命令のＧａ
４込みアドレスＲＣとＡＬ５命令ベースレジスタ読出し
アドレスＢＡを第１図の比較回路８１で比較した結果の
一致信号ＢＡＫｑＲＣによｆｉＡＡ出力１ＢＡＲ１ｃセ
ットすることで、ノ（イノくスできる。
４込みアドレスＲＣとＡＬ５命令ベースレジスタ読出し
アドレスＢＡを第１図の比較回路８１で比較した結果の
一致信号ＢＡＫｑＲＣによｆｉＡＡ出力１ＢＡＲ１ｃセ
ットすることで、ノ（イノくスできる。
〔発明の効果〕
本発明によれば、面金の実行を司どる演算器ニットと命
令を制御する命令ユニットを持ち、かつこの両ユニット
間のデータ転送に／３マシン ゛ブイタル程度の時間を
要し、オペランドアドレス生成用のアドレス加算器を命
令ユニット内でアドレス計算のためＶｃｌｆイクル使用
し、その矢のブイタルではアドレス計算のために使用し
ないデータ処理装＠において、［１記アドレス加算器の
窒きブイクルを利用してレジスタ更新合金の実行ｒこ相
当する演算全行なり、後続命令のオペランドアドレス生
成用データを出力することにより、論理回路をあまり増
加させることなく、命令間のレジスタぶつかりによる先
行制御の乱れを減少させ、価格性能比を向上できるとい
う効果がある。
令を制御する命令ユニットを持ち、かつこの両ユニット
間のデータ転送に／３マシン ゛ブイタル程度の時間を
要し、オペランドアドレス生成用のアドレス加算器を命
令ユニット内でアドレス計算のためＶｃｌｆイクル使用
し、その矢のブイタルではアドレス計算のために使用し
ないデータ処理装＠において、［１記アドレス加算器の
窒きブイクルを利用してレジスタ更新合金の実行ｒこ相
当する演算全行なり、後続命令のオペランドアドレス生
成用データを出力することにより、論理回路をあまり増
加させることなく、命令間のレジスタぶつかりによる先
行制御の乱れを減少させ、価格性能比を向上できるとい
う効果がある。
躬１図は、本発明の一実施例を示すブロック図、第２図
は命令形式説明図、第３図は動作タイムチャートでるる
。 １・・・演算ユニット、 ２・・・命令ユニット、 １２ 、２３・・・演算器、 ６１・・・汎用レジスタ、 ８０ 、８１・・・比較回路、 ９０．９１・・・セレクタ。
は命令形式説明図、第３図は動作タイムチャートでるる
。 １・・・演算ユニット、 ２・・・命令ユニット、 １２ 、２３・・・演算器、 ６１・・・汎用レジスタ、 ８０ 、８１・・・比較回路、 ９０．９１・・・セレクタ。
Claims (1)
- １、命令、データを保持する記憶ユニット、オペランド
アドレス生成用アドレス加算器を有する命令ユニット、
命令を実行する演算ユニットを備え、先行制御により命
令を処理するデータ処理装置において、オペランド間の
演算、転送により汎用レジスタに結果を格納するレジス
タ更新命令と汎用レジスタをインデックスまたはベース
として読出しする後続命令間で、汎用レジスタの書込み
と読出しの競合が発生した場合、前記レジスタ更新命令
の演算処理を前記命令ユニット内のアドレス加算器の空
き時間を利用して行ない、後続命令のオペランドアドレ
ス生成用インデックス値、あるいはベース値として生成
することを特徴とする先行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19468284A JPS6174031A (ja) | 1984-09-19 | 1984-09-19 | 先行制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19468284A JPS6174031A (ja) | 1984-09-19 | 1984-09-19 | 先行制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174031A true JPS6174031A (ja) | 1986-04-16 |
Family
ID=16328532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19468284A Pending JPS6174031A (ja) | 1984-09-19 | 1984-09-19 | 先行制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174031A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166553A (en) * | 1980-05-26 | 1981-12-21 | Nec Corp | Information process having advanced control function |
| JPS57168349A (en) * | 1981-04-09 | 1982-10-16 | Mitsubishi Electric Corp | Pipeline computer |
-
1984
- 1984-09-19 JP JP19468284A patent/JPS6174031A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56166553A (en) * | 1980-05-26 | 1981-12-21 | Nec Corp | Information process having advanced control function |
| JPS57168349A (en) * | 1981-04-09 | 1982-10-16 | Mitsubishi Electric Corp | Pipeline computer |
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