JPH04181374A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はベクトル処理装置に関し、特にベクトルデータ
の演算処理をなすベクトル演算装置に関するものである
。

従来技術 この種のベクトル処理装置の構成例を第４図に示してい
る。本例では、演算器数Ｌ−２．ベクトルレジスタ格納
エレメント数Ｍ−６４，ベクトルレジスタ数Ｎ−４の場
合についてのものである。

演算回路１はベクトルレジスタ１１と、このベクトルレ
ジスタ１］の格納データとスカラレジスタ群９の出力で
あるスカラデータとに対して所定演算処理をなす演算器
１３とを含んでいる。

また、他の演算回路２はベクトルレジスタ２１と、この
ベクトルレジスタ２１の格納データとスカラレジスタ群
９の出力であるスカラデータとに対して前述の演算器１
３と同一の演算処理をなす演算器２３とを含んでいる。

制御回路］−〇は両波算回路１及び２に対してリードア
ドレス１１及び１２を夫々送出する機能を有しており、
この制御回路１０から２組の演算回路１及び２に対して
夫々にリードアドレスを送出してベクトルデータの演算
処理を実行するようになっている。

第６図は第４図に示した従来のベクトル処理装置の動作
タイミンクチャートであり、ベクトルデータ数カ用２８
個の場合である。

制御回路】Ｏから送出されたリードアドレス１］により
ベクトルデータ６４個分のベクトル演算かベクトル演算
回路１によって実行され、続いて残りの６４個のベクト
ルデータに対して、同しリードアドレス１］を用いてベ
クトル演算回路１によりベクトル演算か実行されるよう
になっている。

尚、演算回路２についても、リードアドレスか１１から
１２に代れば、動作は上記と同じである。

この例では、１個のベクトルレジスタは格納エレメント
数がＭ−６４であり、演算すべきベクトルデータ数が１
２８個と大であるので、演算回路１を用いて同一演算処
理を２回繰返して実行する必要があり、第６図の如くな
る。

すなわち、全演算時間は、１命令の実行時間ＰＵＴ（Ｆ
ｕｎｃ目ｏｎ　ＵｎＩｔ　Ｔｊｍｅ）と１２８丁とを加
えたものとなり、処理時間が大となるという欠点かある
。

発明の目的 そこで、本発明はこの様な従来技術の欠点を解決すべく
なさねたものであって、その目的とするところは、演算
回路の有効利用を図って短時間にベクトルデータの演算
処理をなすようにしたベクトル処理装置を提供すること
にある。

発明の構成 本発明によるベクトル処理装置は、スカラレジスタ群と
、第１及び第２のベクトルレジスタと、前記スカラレジ
スタ群のスカラデータと前記第１のべり１ルレジスタの
格納データとに対して演算処理をなす第１の演算器と、
前記スカラデータと前記第２のベクトルレジスタの格納
データとに対して前記演算処理と同一の演算処理をなす
第２の演算器と、前記第１及び第２のベクトルレジスタ
に対して同一のリードアドレスを供給するリードアドレ
ス送出手段とを含むことを特徴としている。

実施例 次に、本発明の実施例を図面を参照して詳細に説明する
。

第１図は本発明の実施例の構成を示す図であり、第４図
と同等部分は同一符号により示している。

本実施例では、従来の第４図の制御回路１０にお１ノる
リードアドレス発生機能を抽出し２て、演算回路１及び
２に対応したリードアドレス送出回路３及び４として別
に示しており、制御回路５はセレクタ６の選択制御を行
う機能を有するものとして示されている。

セレクタ６はリードアドレス送出回路４と演算器２との
間に設けられており、リードアドレス送出回路３及び４
から夫々送出されるリードアドレス３１及び４１を、制
御回路５からの選択指令５１に応じて択一的に導出し、
演算回路２へのレジスタリードアドレスとするものであ
る。

尚、リートアドレス送出回路３のリードアドレス３１は
対応する演算回路１のレジスタリードアドレスとして用
いられている。

従来例と同様に、Ｌ−２，Ｍ−６４，Ｎ−４の場合であ
って、ベクトルデータ数が１．２８個の場合ついて述べ
る。

１個のベクトルレジスタの許容エレメント数が最大６４
個であるので、１２８個のへクトルデータはベクトルレ
ジスタ１１に対して６４個、ベクトルレジスタ２１に対
して６４個が夫々割当てられることになる。そして、制
御回路５からの選択指令５１によってセレクタ６はリー
ドアドレス送出回路３のリードアドレス３１を選択する
様動作する。

その結果、ベクトルレジスタ１１及び２１に対して全て
同一のリードアドレスか供給されるので、２つの演算回
路１及び２は同時に６４個のベクトル演算を実行する。

よって、第５図に示す如きタイムチャートか得られて、
第６図の従来例に比して大幅に演算実行時間の短縮が図
れるの・である。

第２図は本発明の他の実施例の構成図であり、第１図と
同等部分は同一符号により示されている。

本例では、第１図の実施例においてセレクタ７を追加し
て、リードアドレス送出回路３及び４の各送出リードア
ドレスを選択指令５１に応して択一的に導出し、演算回
路１へ送出するようにしたものである。

従って、リードアドレス送出回路３または４のいずれに
よっても、両線算回路１及び２へ同一のリードアドレス
か供給可能となり、第１図の実施例に比し、リードアド
レスの送出の柔軟性が大となる。

本例でも、第５図に示した動作タイムチャートとなって
、高速動作か可能であることは明白である。

第３図は本発明の別の実施例を示す構成図であり、第１
．２図と同等部分は同一符号にて示している。本例では
、演算器１及び２に夫々対応したリードアドレス送出回
路３及び４の他に、これ等両波算器］及び２に同一のリ
ードアドレス８１を供給するり−トアドレス送出回路８
を別に設けた構成である。

そこで、各セレクタ６及び７は夫々対応するリードアド
レス４］及び３１の他に、同一リードアドレス８１をも
選択し得る様になっており、制御回路５１からの選択指
令５］により選択制御される。

本例−Ｃも、第５図に示した如き動作タイムチャートと
なり、高速演算処理が可能となる。

発明の効果 斜上の如く、本発明によれば、ヘクトルデータ数がベク
トルレジスタの格納最大エレメント数より大なる場合で
あって、かつ複数の演算回路がある場合、これ等演算回
路を並列に同時に実行処理させるようにしたので、演算
時間か大幅に短縮され、かつ−命令で演算実行が可能と
なるという効果かある。

【図面の簡単な説明】

第１図〜第３図は本発明の実施例を夫々示すブロック図
、第４図は従来のベクトル処理装置のブロック図、第５
図は本発明による動作タイムチャートを示す図、第６図
は従来例による動作タイムチャートを示す図である。 主要部分の符号の説明 ３．４．８・・・・・リードアドレス送出回路５・・・
・制御回路 ６．７・・・・・・セレクタ ９・・・・スカラレジスタ群 １１　・ｌ＼クトルレジスタ ２］・・・ベクトルレジスタ １３．２３・・・・・演算器

Claims (1)

【特許請求の範囲】
1. （１）スカラレジスタ群と、第１及び第２のベクトルレ
   ジスタと、前記スカラレジスタ群のスカラデータと前記
   第１のベクトルレジスタの格納データとに対して演算処
   理をなす第１の演算器と、前記スカラデータと前記第２
   のベクトルレジスタの格納データとに対して前記演算処
   理と同一の演算処理をなす第２の演算器と、前記第１及
   び第２のベクトルレジスタに対して同一のリードアドレ
   スを供給するリードアドレス送出手段とを含むことを特
   徴とするベクトル処理装置。