JPS5998387A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS5998387A JPS5998387A JP57206992A JP20699282A JPS5998387A JP S5998387 A JPS5998387 A JP S5998387A JP 57206992 A JP57206992 A JP 57206992A JP 20699282 A JP20699282 A JP 20699282A JP S5998387 A JPS5998387 A JP S5998387A
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- Japan
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- 239000013598 vector Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101000733752 Homo sapiens Retroviral-like aspartic protease 1 Proteins 0.000 description 2
- 102100033717 Retroviral-like aspartic protease 1 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- 230000002123 temporal effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F16/00—Information retrieval; Database structures therefor; File system structures therefor
- G06F16/90—Details of database functions independent of the retrieved data types
- G06F16/903—Querying
- G06F16/90335—Query processing
- G06F16/90339—Query processing by using parallel associative memories or content-addressable memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Databases & Information Systems (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Data Mining & Analysis (AREA)
- General Physics & Mathematics (AREA)
- Computational Linguistics (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に関し、とくにそのアドレス指定手
段に関する。
段に関する。
最近メモリからデータを読み出すために必要な時間をで
きる限シ短縮する要求が強い。たとえば、音声認識処理
分野においてこの要求は強い。ζこでは入力された音声
から特徴情報を抽出し、抽出された入力バタンと、予め
用意されている（登録されている）標準バタンとの照合
をとシ、一致度の高い標準バタンを求めるというバタン
マツチング方式が一般的に採用されている。入力バタン
や標準バタンは、一般に音声の特徴ベクトルの時系列と
して表現されておシ、特徴ベクトルの各成分としては、
音声の周波数分析において得られる各周波数帯域幅の強
度や線形予測分析によって得られるパラメタなどが挙げ
られる。バタン照合のためには時刻ｉにおける入力バタ
ンペルトルａｉ と時刻ｊにおけ２る標準バタンベク
トルｂｊ の距離ｄｉ、ｊ （例えば、各ベクトル成
分同士の差の総和）を求める必要がある。従って、ひと
つの距離ｄｉ、ｊを求めるためには２つのデータ列ａｉ
、ｂｊをメモリから読み出して、これら°護離を求め
る演算器に入力しなければならない。バタンデータは一
般に大容量のデータ（例えば、１秒の発声で８キロビツ
ト必要とすれば、１００秒で８００キロビツトにもなる
）となるので、入力バタン用と標準バタン用とでは夫々
独立したメモリ装置が使用される。
きる限シ短縮する要求が強い。たとえば、音声認識処理
分野においてこの要求は強い。ζこでは入力された音声
から特徴情報を抽出し、抽出された入力バタンと、予め
用意されている（登録されている）標準バタンとの照合
をとシ、一致度の高い標準バタンを求めるというバタン
マツチング方式が一般的に採用されている。入力バタン
や標準バタンは、一般に音声の特徴ベクトルの時系列と
して表現されておシ、特徴ベクトルの各成分としては、
音声の周波数分析において得られる各周波数帯域幅の強
度や線形予測分析によって得られるパラメタなどが挙げ
られる。バタン照合のためには時刻ｉにおける入力バタ
ンペルトルａｉ と時刻ｊにおけ２る標準バタンベク
トルｂｊ の距離ｄｉ、ｊ （例えば、各ベクトル成
分同士の差の総和）を求める必要がある。従って、ひと
つの距離ｄｉ、ｊを求めるためには２つのデータ列ａｉ
、ｂｊをメモリから読み出して、これら°護離を求め
る演算器に入力しなければならない。バタンデータは一
般に大容量のデータ（例えば、１秒の発声で８キロビツ
ト必要とすれば、１００秒で８００キロビツトにもなる
）となるので、入力バタン用と標準バタン用とでは夫々
独立したメモリ装置が使用される。
この場合、メモリ装置から必要なバタンデータを読み出
してこれを距離を求める演算器に入力するまでの時間は
、演算器が距離を求める演算を実行する時間に比べ、か
なシ長い。さらに距離演算を実行するには、少なくとも
２つのデータが必要である。従って演算器にこれらのデ
ータが用意されるまでは演算器は実行を開始することが
できず、効率が悪い。
してこれを距離を求める演算器に入力するまでの時間は
、演算器が距離を求める演算を実行する時間に比べ、か
なシ長い。さらに距離演算を実行するには、少なくとも
２つのデータが必要である。従って演算器にこれらのデ
ータが用意されるまでは演算器は実行を開始することが
できず、効率が悪い。
認識処理は、音声が入力されてその認識結果を出力する
までの応答時間が長くては使用に堪えないため、短時間
内に処理を終わならければならならない。標準バタンか
多ければマツチングに時間を要するので、認識処理速度
が遅ければ認識語数は少なくなってしまう。従って効率
よく処理することが認識装置には重要な要素である。上
述の如く演算器のデータ待ち時間が長いようでは廟嘔≠
灸≠嗜今１効率が悪く不向きであるからメモリアクセス
時間の短いメモリ回路が必要である。
までの応答時間が長くては使用に堪えないため、短時間
内に処理を終わならければならならない。標準バタンか
多ければマツチングに時間を要するので、認識処理速度
が遅ければ認識語数は少なくなってしまう。従って効率
よく処理することが認識装置には重要な要素である。上
述の如く演算器のデータ待ち時間が長いようでは廟嘔≠
灸≠嗜今１効率が悪く不向きであるからメモリアクセス
時間の短いメモリ回路が必要である。
本発明の目的はこの要求で満足するため、メモリアクセ
ス時間の短いメモリ回路を提供することにある。
ス時間の短いメモリ回路を提供することにある。
本発明によれば少なくとも２つのメモリブロックＡ、Ｂ
と、前記メモリブロックＡの書込アドレス手段と、前記
メモリブロックＢの書込アドレス指定手段と、両メモリ
ブロックＡ、Ｂ共通の読出アドレス指定手段と、前記メ
モリブロックＡに対して２つ以上の番地にあるデータを
同時に出力し、かつ前記メモリブロックＢの１つ以上の
番地にあるデータを出力するデータ出力手段とを具備し
、前記メモリブロックＡのデータ出力手段には前記読出
アドレス指定される番地の内容と前記番地よシ固定値だ
け離れた１つ以上の番地の内容とが出力され、前記メモ
リブロックＢのデータ出力手段には前記読出アドレス指
定手段と前記メモリブロックＢの書込アドレス指定手段
との組み合わせによって指定される１つ以上の番地にあ
るデータが出力されるようにしたことを特徴とするメモ
リ回路が得られる。
と、前記メモリブロックＡの書込アドレス手段と、前記
メモリブロックＢの書込アドレス指定手段と、両メモリ
ブロックＡ、Ｂ共通の読出アドレス指定手段と、前記メ
モリブロックＡに対して２つ以上の番地にあるデータを
同時に出力し、かつ前記メモリブロックＢの１つ以上の
番地にあるデータを出力するデータ出力手段とを具備し
、前記メモリブロックＡのデータ出力手段には前記読出
アドレス指定される番地の内容と前記番地よシ固定値だ
け離れた１つ以上の番地の内容とが出力され、前記メモ
リブロックＢのデータ出力手段には前記読出アドレス指
定手段と前記メモリブロックＢの書込アドレス指定手段
との組み合わせによって指定される１つ以上の番地にあ
るデータが出力されるようにしたことを特徴とするメモ
リ回路が得られる。
本発明によれば改良されたアドレス手段を用いて物理的
に異なるアドレスにストアされている複数のデータを１
回のアドレス指定で同時に読み出すことができるので、
メモリアクセス時間が短縮化され、前記のようか音声処
理分野のみならず、多量のデータを取シ扱う画像処理分
野あるいは情報処理分野等にも十分適用することができ
、その効果は極めて大である。
に異なるアドレスにストアされている複数のデータを１
回のアドレス指定で同時に読み出すことができるので、
メモリアクセス時間が短縮化され、前記のようか音声処
理分野のみならず、多量のデータを取シ扱う画像処理分
野あるいは情報処理分野等にも十分適用することができ
、その効果は極めて大である。
次に本発明の一実施例を図面を参照して説明する。
第１図は本発明の一実施例を示すメモリ回路の要部ブロ
ック図である。第１図に於て１はＮ行Ｍ列構成のメモリ
、２は２行Ｍ列構成のメモリ、３はメモリ１の書込アド
レス指定手段、４はメモリ２の書込アドレス指定手段、
５はメモリ１，２回通の読出アドレス指定手段、６，７
はメモリ１の出力データを格納するレジスタ、８はメモ
リ２の出力データを格納するレジスタをそれぞれ表わす
。
ック図である。第１図に於て１はＮ行Ｍ列構成のメモリ
、２は２行Ｍ列構成のメモリ、３はメモリ１の書込アド
レス指定手段、４はメモリ２の書込アドレス指定手段、
５はメモリ１，２回通の読出アドレス指定手段、６，７
はメモリ１の出力データを格納するレジスタ、８はメモ
リ２の出力データを格納するレジスタをそれぞれ表わす
。
読出アドレス指定手段５は行指定部と列指定部とから成
シ、メモリ１，２の列指定をこの手段５の列指定部で行
なう。各レジスタ６．７．８に出力されるべきデータが
ストアされているメモリ１，２の行指定は次のように行
なわれる。レジスタ６は読出アドレス指定手段５の行指
定部で指定された行、レジスタ７はその行指定部の値に
１を加えた行、レジスタ８はメモリ２の第１行又は第２
行のいづれかで、その選択はメモリ２の書込アドレス指
定手段４の行指定部で制御される。即ち、書込アドレス
指定手段４の行指定部が１となっていた場合、レジスタ
８には第２行のデータがセットされ、一方その行指定部
が２となっていた場合には第１行のデータがセットされ
る。また、読出アドレス指定手段５の行指定部がＮを示
している場合、レジスタ７に出力される行は第１行とす
る。ここで、２つのアドレス指定手段３，５０行指定部
はモジュロＮのカウンタ、書込アドレス指定手段４の行
指定部はモジーロ２０カウンタとする。
シ、メモリ１，２の列指定をこの手段５の列指定部で行
なう。各レジスタ６．７．８に出力されるべきデータが
ストアされているメモリ１，２の行指定は次のように行
なわれる。レジスタ６は読出アドレス指定手段５の行指
定部で指定された行、レジスタ７はその行指定部の値に
１を加えた行、レジスタ８はメモリ２の第１行又は第２
行のいづれかで、その選択はメモリ２の書込アドレス指
定手段４の行指定部で制御される。即ち、書込アドレス
指定手段４の行指定部が１となっていた場合、レジスタ
８には第２行のデータがセットされ、一方その行指定部
が２となっていた場合には第１行のデータがセットされ
る。また、読出アドレス指定手段５の行指定部がＮを示
している場合、レジスタ７に出力される行は第１行とす
る。ここで、２つのアドレス指定手段３，５０行指定部
はモジュロＮのカウンタ、書込アドレス指定手段４の行
指定部はモジーロ２０カウンタとする。
音声処理分野において音声バタンは発声のたびに変化す
るので、その時間的変動を取シ除いてマツチングを行な
わなけれはならない。そのためにマツチングをとる入力
バタンベクトルの時刻ｉと標準バタンベクトルの時刻」
との間にはある範囲を設ける必要がある。例えば、 ｊ −ｒ≦ｉ≦ｊ＋ｒ のように（２ｒ＋１）の範囲でマツチングを行なうので
ある。この例に従えば時刻ｊの標準バタンｂｊと距離を
求める入力バタンは ａｊ−ｒ ｔ ａｊ−ｒ＋１ ＋ ”’ ｒ Ｍ ｊ＋
ｙである。
るので、その時間的変動を取シ除いてマツチングを行な
わなけれはならない。そのためにマツチングをとる入力
バタンベクトルの時刻ｉと標準バタンベクトルの時刻」
との間にはある範囲を設ける必要がある。例えば、 ｊ −ｒ≦ｉ≦ｊ＋ｒ のように（２ｒ＋１）の範囲でマツチングを行なうので
ある。この例に従えば時刻ｊの標準バタンｂｊと距離を
求める入力バタンは ａｊ−ｒ ｔ ａｊ−ｒ＋１ ＋ ”’ ｒ Ｍ ｊ＋
ｙである。
第１図に於て、バタンベクトルの次元をＭ、Ｎ）２ｒ＋
１として処理を説明する。
１として処理を説明する。
まず、メモリ１の書込アドレス指定手段３を１行１列と
し、入力バタンベクトルａ ｊ−ｒの第１成分を書き込
む。次にとの書込アドレス指定手段３の列指定部を＋１
して次の第２成分を書き込む。
し、入力バタンベクトルａ ｊ−ｒの第１成分を書き込
む。次にとの書込アドレス指定手段３の列指定部を＋１
して次の第２成分を書き込む。
これをくシ返してメモリ１の第１行にはａｊ−ｒのベク
トルデータを書き込む。次に書込アドレス指定手段３の
行指定部を＋１して、列指定部を１列とし、同様にして
ａｊ−ｒ＋１のベクトルデータを第２行に書き込む。同
様な書込を第（２ｒ＋１）行にａｊ＋、のベクトルデー
タを書き込むまで行なう。
トルデータを書き込む。次に書込アドレス指定手段３の
行指定部を＋１して、列指定部を１列とし、同様にして
ａｊ−ｒ＋１のベクトルデータを第２行に書き込む。同
様な書込を第（２ｒ＋１）行にａｊ＋、のベクトルデー
タを書き込むまで行なう。
メモリ２にはその書込アドレス指定手段４を１行１列と
し、標準バタンベクトルｂｊの第１成分を書き込む。次
にとの書込アドレス指定手段４の列指定部を＋１して次
の成分を書き込む。これをくシ返してメモリ２の第１行
にｂｊのベクトルデータを書き込む。
し、標準バタンベクトルｂｊの第１成分を書き込む。次
にとの書込アドレス指定手段４の列指定部を＋１して次
の成分を書き込む。これをくシ返してメモリ２の第１行
にｂｊのベクトルデータを書き込む。
以上の結果一方の書込アドレス指定手段３は（２ｒ＋１
）行Ｍ列を、他方の書込アドレス指定手段４は１行Ｍ列
を差しているので、行指定部を＋１して列指定部を１を
指すようにする。読出アドレス指定手段５を１行１列を
指すようにする。この状態で、読出を実行すると、レジ
スタ６．７にはそれぞれａｊ−ｒ ｔ ａ Ｊ−ｒ＋１
の第１成分がセットされ、レジスタ８にはｂｊ の第１
成分がセットされる。次に読出アドレス指定手段５の列
指定部を＋１して読み出すと、各し／ジスタロ、７，８
にはそれぞれａｊ−ｒ＊ａｊ−ｒ＋ｘｔｂｊノ第２成分
がセットされる。即ち、読出を実行する毎に、２つの距
離演算を行なうための３つのデータが同時に得られるの
でおる。６と８に結合可能な距離演算器、７と８に結合
可能な距離演算器を備え、これらの演算器の実行と、メ
モリ１，２の読出とを同期させて処理すれば、Ｍ回のに
シ返しでｄｊ−ｒ、ｊとｄｊ−ｒ＋１．ｊとを得ること
ができる。
）行Ｍ列を、他方の書込アドレス指定手段４は１行Ｍ列
を差しているので、行指定部を＋１して列指定部を１を
指すようにする。読出アドレス指定手段５を１行１列を
指すようにする。この状態で、読出を実行すると、レジ
スタ６．７にはそれぞれａｊ−ｒ ｔ ａ Ｊ−ｒ＋１
の第１成分がセットされ、レジスタ８にはｂｊ の第１
成分がセットされる。次に読出アドレス指定手段５の列
指定部を＋１して読み出すと、各し／ジスタロ、７，８
にはそれぞれａｊ−ｒ＊ａｊ−ｒ＋ｘｔｂｊノ第２成分
がセットされる。即ち、読出を実行する毎に、２つの距
離演算を行なうための３つのデータが同時に得られるの
でおる。６と８に結合可能な距離演算器、７と８に結合
可能な距離演算器を備え、これらの演算器の実行と、メ
モリ１，２の読出とを同期させて処理すれば、Ｍ回のに
シ返しでｄｊ−ｒ、ｊとｄｊ−ｒ＋１．ｊとを得ること
ができる。
次に読出アドレス指定手段５の行指定を＋２し、列指定
を１として、同板に処理すれば、Ｍ回の繰返しで今阪は
ｄｊ、、−ｒ＋２．ｊとｄｊ−ア＋３．ｊとを得ること
ができる。前述の処理をくシ返すことによって、距離 ｄｊ−ｒ、ｊ ｒ ｄｊ−ｒ＋１．ｊ ｙ ””” ＋
ｄ ｊ＋ｒ、ｊを得ることができる。
を１として、同板に処理すれば、Ｍ回の繰返しで今阪は
ｄｊ、、−ｒ＋２．ｊとｄｊ−ア＋３．ｊとを得ること
ができる。前述の処理をくシ返すことによって、距離 ｄｊ−ｒ、ｊ ｒ ｄｊ−ｒ＋１．ｊ ｙ ””” ＋
ｄ ｊ＋ｒ、ｊを得ることができる。
次に必要な距離は、ｊを＋１した
ｄ ｊ＋１−ｒ、ｊ＋１ ＋ ｄｊ＋１−ｒ＋１．ｊ−
１４＋ ”°ｒ ｄｊ＋１＋ｒ、ｊ＋１であるから、メ
モリ１，２で新しく必要なのは次の２つのベクトルだけ
である。
１４＋ ”°ｒ ｄｊ＋１＋ｒ、ｊ＋１であるから、メ
モリ１，２で新しく必要なのは次の２つのベクトルだけ
である。
ａ ｊ＋ｒ＋１ ｙ ｂｊ＋１
書込アドレス指定手段３，４はそれぞれ（２ｒ＋２）行
１列、２行１列を指しているので、ａｊ＋ｒ＋□の第１
成分をメモリ１に書き込んで、書込アドレス指定手段３
の列指定部を＋１し、第２成分をメモリ１に書き込んで
、さらにこの列指定部を＋１するということをくシ返し
てａ ｊ＋ｒ＋１のベクトルデータをメモリ１の第（２
ｒ＋２）行に格納する。
１列、２行１列を指しているので、ａｊ＋ｒ＋□の第１
成分をメモリ１に書き込んで、書込アドレス指定手段３
の列指定部を＋１し、第２成分をメモリ１に書き込んで
、さらにこの列指定部を＋１するということをくシ返し
てａ ｊ＋ｒ＋１のベクトルデータをメモリ１の第（２
ｒ＋２）行に格納する。
ｔ）ｊ＋１は、第１成分をメモリ２に書き込んで、４−
の列指定部を＋１する処理をくシ返して、メモリ２の第
２行に格納する。メモリ１，２に書込を行なう領域と、
読出を行なう領域とが重なっていないので、それぞれ独
立に行なうことができる。
の列指定部を＋１する処理をくシ返して、メモリ２の第
２行に格納する。メモリ１，２に書込を行なう領域と、
読出を行なう領域とが重なっていないので、それぞれ独
立に行なうことができる。
読出サイクル、距離演算実行サイクルを同じ１人とし、
書込サイクルをｔＢ とすると、一時刻の標準バタン
と一連の入力バタンとの距離演算を行なうに要する時間
ＴＡは と表わされ、次の時刻の標準バタンと一連の入力バタン
との距離演算を行なうためにデータをメモリ１，２に書
き込むために要する時間ＴＢはＴＢ −２×ＭｘｔＢ で表わされる。今、Ｔ人≧Ｔｎの条件が満足されている
ならば、読出と書込を並列に実行することによって、距
離演算部にとっては常に必要なデータが得られ全く無駄
が蕪くなるのである。
書込サイクルをｔＢ とすると、一時刻の標準バタン
と一連の入力バタンとの距離演算を行なうに要する時間
ＴＡは と表わされ、次の時刻の標準バタンと一連の入力バタン
との距離演算を行なうためにデータをメモリ１，２に書
き込むために要する時間ＴＢはＴＢ −２×ＭｘｔＢ で表わされる。今、Ｔ人≧Ｔｎの条件が満足されている
ならば、読出と書込を並列に実行することによって、距
離演算部にとっては常に必要なデータが得られ全く無駄
が蕪くなるのである。
従って、本実施例によれば、メモリアクセス時間が大幅
に短縮（１ｊされ演算部には効率の良い処理ができ、認
識処理に要求される高速性を十分満足することができる
。
に短縮（１ｊされ演算部には効率の良い処理ができ、認
識処理に要求される高速性を十分満足することができる
。
同、上記実施例では、メモリ２のデータ出力手段がひと
つであったがメモリ２を４行Ｍ列として、データ出力手
段を２つとするよう拠改良することは容易でちる。この
場合例えば、２つのデータ出力手段にｂｊ とｂｊ＋
１のベクトルスの成分が各々得られるようにすれば、Ｍ
回の読み出しと演算で、４つの距離を得ることもできる
。またメモリ１のデータ出力手段を上記実施例に加えて
さらにひとつ増やして３つの距離を得るようにすること
ができるのは明らかで５る。
つであったがメモリ２を４行Ｍ列として、データ出力手
段を２つとするよう拠改良することは容易でちる。この
場合例えば、２つのデータ出力手段にｂｊ とｂｊ＋
１のベクトルスの成分が各々得られるようにすれば、Ｍ
回の読み出しと演算で、４つの距離を得ることもできる
。またメモリ１のデータ出力手段を上記実施例に加えて
さらにひとつ増やして３つの距離を得るようにすること
ができるのは明らかで５る。
以下に１回のアドレスで２つのデータ（互いに異々るメ
モリロケーションにストアされている）ンクに分割され
ておシ、アドレスレジスタ１２にて、各バンクの同一ア
ドレスから４つのデータを読み出す。読み出された４つ
のデータはメモリの出力段にある２つのマルチプレクサ
１７．１８に共通に入力される。マルチプレクサ１７は
アドレスレジスタ１２の上位２ビツトの内容に基いて入
力される４つのデータのうちの１つを選択して出力レジ
スタ１３にセットする。一方、前記上位２ビツトのアド
レスは＋１加算器１６によって＋１されてマルチプレク
サ１８に供給される。マルチプレクサ１８は＋１された
アドレス位ビットの内容によって４つのバンクの中の１
つを選択して出力レジスタ１４に転送する。この結果、
１回のアドレス指定で物理的に異なるメモリロケーショ
ンにある２つのデータを読み出すととができる。
モリロケーションにストアされている）ンクに分割され
ておシ、アドレスレジスタ１２にて、各バンクの同一ア
ドレスから４つのデータを読み出す。読み出された４つ
のデータはメモリの出力段にある２つのマルチプレクサ
１７．１８に共通に入力される。マルチプレクサ１７は
アドレスレジスタ１２の上位２ビツトの内容に基いて入
力される４つのデータのうちの１つを選択して出力レジ
スタ１３にセットする。一方、前記上位２ビツトのアド
レスは＋１加算器１６によって＋１されてマルチプレク
サ１８に供給される。マルチプレクサ１８は＋１された
アドレス位ビットの内容によって４つのバンクの中の１
つを選択して出力レジスタ１４に転送する。この結果、
１回のアドレス指定で物理的に異なるメモリロケーショ
ンにある２つのデータを読み出すととができる。
第１図は本発明の一実施例を示す要部ブロック図、第２
図は３の詳細を示す要部ブロック図である。 １．２・・・・・・メモリ、３，４・・・・・・型造ア
ドレス指定手段、５・・・・・・読出アドレス指定手段
、６，７．８・・・・・・レジスタ、１０・・・・・・
メモリ、１２・−・・・・アドレスレジスタ、１３，１
４・・・・・・出力レジスタ、１５・・・・・・アドレ
スデコーダ、１６・・・・・・＋１加算器、１７゜１８
・・・・・・マルチプレクサ。
図は３の詳細を示す要部ブロック図である。 １．２・・・・・・メモリ、３，４・・・・・・型造ア
ドレス指定手段、５・・・・・・読出アドレス指定手段
、６，７．８・・・・・・レジスタ、１０・・・・・・
メモリ、１２・−・・・・アドレスレジスタ、１３，１
４・・・・・・出力レジスタ、１５・・・・・・アドレ
スデコーダ、１６・・・・・・＋１加算器、１７゜１８
・・・・・・マルチプレクサ。
Claims (1)
- 分割された複数のメモリブロックと、これら複数のメモ
リブロックを共通にアドレス指定する手段と、これによ
って読み出された複数のデータを別々に選択して同時に
出力する手段とを有することを特徴とするメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206992A JPS5998387A (ja) | 1982-11-26 | 1982-11-26 | メモリ回路 |
| EP83307251A EP0117344B1 (en) | 1982-11-26 | 1983-11-28 | Memory system |
| DE8383307251T DE3379695D1 (en) | 1982-11-26 | 1983-11-28 | Memory system |
| US06/555,739 US4587637A (en) | 1982-11-26 | 1983-11-28 | Memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57206992A JPS5998387A (ja) | 1982-11-26 | 1982-11-26 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998387A true JPS5998387A (ja) | 1984-06-06 |
| JPS6252392B2 JPS6252392B2 (ja) | 1987-11-05 |
Family
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