KR100213016B1 - 오디오 코덱에 있어서 인터페이스회로 - Google Patents

Abstract

오디오 코덱에 있어서 본 발명에 따른 인터페이스회로에서는 입출력 버퍼 메모리와 입출력 채널의 구조를 가변시키고, 부호화 혹은 복호화하고자 입력되는 디지탈 오디오 데이타를 입출력 채널과 입출력 버퍼 메모리에 의해 병렬처리함으로써 최적화된 실시간 구현을 가능하게 하는 이점이 있다.

Description

오디오 코덱에 있어서 인터페이스회로

제1도는 오디오 코덱에 있어서 본 발명에 의한 인터페이스회로를 나타낸 블럭도이다.

제2도는 오디오 코덱에 있어서 제1도에 도시된 인터페이스회로의 일실시예에 따른 상세블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

l01 : 입력재널 102 : 입력 버퍼 메모리

l03 : 연산 프로세서 104 : 프로그램 메모리

105 : 데이타 메모리 l06 : 출력 버퍼 메모리

107 : 출력채널 108, 111 : 제1,2채널선택기

109, 110 : 제1, 2뱅크선택기 112 : 시스템 큰트롤러

본 발명은 오디오 코덱 (audio data codec)에 있어서 인터페이스회로에 관한 것으로, 특히 실시간 구현을 목적으로 하고, 비디오 코덱(video codec) 및 에러정정부호기와의 인터페이스가 용이하도록 설계한 인터페이스회로에 관한 것이다.

최근의 오디오 코덱 알고리즘 개발 및 실시간 구현을 목적으로 한 디지탈 신호처리기(Digital Signal Processor,이하 DSP라 약함) 응용 제품 및 기술동향울 살펴 보면 크게 두가지 종류로 나눌 수 있다.

그 중 하나는 실시간 구현을 차치하고, 단지 실시간 구현에서 코아(core)라고 볼 수 있는 고속연산 프로세서를 탑재한 것을 이용하여 코덱 알고리즘의 최적화된 소프트웨어 구현을 에뮬레이션(emulatlon)해봄으로써 특정 알고리즘의 실시간 구현을 위한 기초작업만울 하기 위한 것이다.

한편, 다른 하나는 특정 알고리즘에만 국한하여 고성눙 DSP를 여러개 사용하여 실시간 구현을 하는 경우로서. 이는 시스템제어 및 연산 등의 동작을 프로세서가 모두 담당함으로써 최적화된 실시간 구현이 어렵고, 프로세서를 여러개 사용하므로 비용. 설계 및 제작면에서 볼 때 비효율적인 점이 있다. 이러한 예로서, 국내 신호처리 학술대회에서 공개한 자료에 의하면, MPEG(Moving Picture Expects Group) 오디오 코덱 알고리즘을 구현하는데 있어서, 엔코더의 경우 모토롤라(MOTOROLA)사의 고성능 DSP 프로세서를 채널당 2개씩, 디코더의 경우 1개씩 사용하여 구현함으로써 시스템제어 및 비용면에서 매우 비연실적인 제품울 공개한바 있다. 또한, 미국의 DSP 응용제품화사에서는 앞서 설명한 바와 같이 Tl(Texas Instrument)사의 고성눙 DSP 프로세서를 탑재한 응용 보드를 개발함으로써 사용자는 이를 이용하여 코덱 알고리즘의 실시간 구현의 기초가 될 수 있는 DSP 프로세서의 에뮬레이션을 통안 소프트웨어의 검증만을 행할 수 있다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 오디오 부호기에 있어서 부호화하고자 입력되는 디지탈 오디오 데이타를 입출력 채널과 입출력 버퍼 메모리에 의해 병렬처리함으로써 실시간 구현을 가능하게 하는 인터페이스회로를 제공하는데 있다.

본 발명의 다른 목적은 상술한 문제점을 해결하기 위하여 오디오 복호기에 있어서 복호화하고자 입력되는 디지탈 오디오 데이타를 입출력 채널과 입출력 버퍼 메모리에 의해 병렬처리함으로써 실시간 구현을 가능하게 하는 인터페이스회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 의한 인터페이스회로는 오디오데이타 부호기에 있어서, 부호화하고자 하는 디지탈 오디오데이타를 입력시키기 위한 입력 채널; 상기 입력채널의 채널수를 선택하기 의한 제1채널 선택기; 상기 입력채널을 통해 입력되는 오디오데이타를 저장하기 위한 입력 버퍼 메모리; 상기 입력 버퍼 메모리의 뱅크수를 선택하기 위한 제l뱅크 선택기; 상기 입력 버퍼 메모리에 저장된 오디오 데이타에 대하여 소정의 연산을 수행하기 위한 연산 프로세서; 상기 연산프로세서에 의해 연산된 결과를 저장하기 위한 출력 버퍼 메모리; 상기 출력 버퍼 메모리의 뱅크수를 선택하기 위한 제2뱅크 선택기; 상기 출력 버퍼 메모리에 저장된 데이타를 독출하여 후단으로 출력하기 위한 출력 채널; 상기 출력채널의 채널수를 선택하기 위한 제2채널 선택기, 및 상기 연산프로세서의 동작을 제어하고, 입력되는 상기 오디오데이타의 양에 따라서 상기 입출력채널의 채널수와, 상기 입출력 버퍼메모리의 뱅크수를 가변시키기 위하여 상기 제1,2채널선택기와 상기 제1,2뱅크선택기를 제어하기 의한 시스템 콘트롤러를 포함하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위하여 본 발명에 의한 인터페이스회로는 오디오데이타 복호기에 있어서. 복호화하고자 하는 디지탈 오디오데이타를 입력시키기 위한 입력 채널; 상기 입력채널의 채널수를 선택하기 의한 제1채널 선택기, 상기 입력채널을 통해 입력돠는 오디오데이타를 저장하기 위안 입력 버퍼 메모리; 상기 입력 버퍼 메모리의 뱅크수를 선택하기 의한 제1뱅크 선택기, 상기 입력 버퍼 메모리에 저장된 오디오 데이타에 대하여 소정의 연산을 수행하기 위한 연산 프로세서 상기 연산프로세서에 의해 연산된 결과를 저장하기 위한 출력 버퍼 메모리, 상기 출력 버퍼 메모리의 뱅크수를 선택하기 위한 제2뱅크 선택기, 상기 출력 버퍼 메모리에 저장된 데이타를 독출하여 후단으로 출력하기 위한 출력 채널, 상기 출력채널의 채널수를 선택하기 위한 제2채널 선택기: 및 상기 연산프로세서의 동작을 제어하고, 입력되는 상기 오디오데이타의 양에 따라서 상기 입출력채널의 채널수와, 상기 입출력 버퍼메모리의 뱅크수를 가변시키기 위하여 상기 제1,2채널선택기와 상기 제1,2뱅크선택기를 제어하기 위한 시스템 콘트롤러를 포함하는 것을 특징으로 한다.

이어서 첨부한 도면을 첨부하여 일실시예를 설명하기로 한다.

제1도는 오디오 코덱에 있어서 본 발명에 의한 인터페이스회로를 나타낸 블럭도이다

제1도에 도시된 블록도의 구성은, 입력 채널(l01)과, 입력채널(101)의 채널수를 선택하기 위한 제1채널 선택기(108)와, 입력 버퍼 메모리(102)와, 입력 버퍼 메모리(102)의 뱅크수를 선택하기 위한 제1뱅크 선택기(109)와, 연산 프로세서(103)와. 연산 프로세서(103)의 동작을 위한 프로그램 및 변수데이타를 각각 저장하기 의한 프로그램 메모리(104 ) 및 데이타 메모리, (l05)와, 출력 버퍼 메모리(106)와, 복수개의 출력 버퍼 메모리(l06) 중 하나를 선택하기 위한 제2뱅크 선택기(110)와, 출력 채널(107)과, 복수개의 출력채닐(107) 중 하나를 선택하기 위한 제2채널선택기(111)와, 복수개의 입력버퍼 메모리(102 )와, 각 부(103,108,109,110,111)를 제어하기 위한 시스템 콘트롤러(112)로 이루어진다.

제2도는 오디오 코덱에 있어서 제1도에 도시된 인터페이스회로의 일실시예에 따른 상세 블럭도로서, 입출력 채널(201,211)이 각각 2개로 구성되고, 입출력 버퍼 메모리의 뱅크수를 각각 2개로 설정한 경우이다.

그러면 오디오 코덱에 있어서 본 발명에 의한 인터페이스회로의 동작에 대하여 제1도와 제2도를 참조하여 설명하기로 한다.

우선 제1도를 참조하면, 입력채널(101)은 입력되는 디지탈 오디오 데이타가 몇개의 채널로 구성되느냐에 따라서 제l채널선택기(108)에 의해 1개 내지 최대 n개로 구성될 수 있다. 제2도의 일실시예에서는 입력채널(20l)이 2개의 채널로 구성된다.

입력 버퍼 메모리(102)는 n개의 뱅크 구조로 되어 있으며, 알고리즘 구현을 위한 연산량에 따라서 실시간 엔코딩이 되도록 제1뱅크선택기(109)에 의해 메모리 크기를 최적으로 설정한다. 즉, 연산량이 많아서 많은 시간이 소요되는 알고리즘의 경우에는 입력채널(101)을 통해 입력되는 데이타를 복수개의 뱅크에 저장함으로써 저장시간이 길어지게 되고, 따라서 앞서 저장이 완료된 뱅크의 데이타를 충분히 처리할 수 있도록 한다.

연산 프로세서(103)는 입력 버퍼 메모리(102)로부더 독출된 데이타에 대하여 고속 연산을 목적으로 하는 프로세서로서, 특히 DSP에 적절한 마이크로프로세서이다.

프로그램 메모리(104)는 연산 프로세서(103)가 효율적인 연산을 수행하도록 프로그램을 계속 갱신하여 최적화시킬 뿐 아니라 여러가지 알고리즘을 유연성있게 프로그래밍한다.

데이타 메모리(105)는 연산 프로세서(103)가 효율적인 연산을 수행하도록 사용하는 변수데이타를 저장하기 위한 것으로서, 고속 RAM으로 구성된다.

출력 버퍼 메모리(106)는 연산 프로세서(103)에 의해 연산된 결과를 저장하기 위한 메모리로서, 입력 버퍼 메모리(102)와 마찬가지로 뱅크 구조로 되어 있으며 제2뱅크선택기(1l0)에 의해 메모리 크기를 최적으로 설정한다.

출력 채널(107)은 후단에 접속될 디지탈 오디오데이타 기록/재생부 (도시되지 않음)의 사양(specification)에 따라서 제2채널선택기(111)에 의해 1개 내지 최대 n개로 구성하여 출력 버퍼 메모리(106)에 저장된 데이타를 독출하여 전송한다.

시스템 콘트롤러(112)는 외부와의 실시간 인터페이스 및 시스템 각 디바이스를 프로그래머블하게 실시간 제어한다. 즉, 제1,2채널 선택기(108,111)에서의 입출력 채널(101,107)의 채널수 선택, 제1,2뱅크 선택기(109,1l0)에서의 입출력 버퍼 메모리(102,106)의 뱅크 사이즈 선택, 연산 프로세서(103)의 리셋 및 타이밍 제어, 입출력 버퍼 메모리(102,106)의 기록/독출 어드레스 발생 및 데이타 흐름 등을제어한다.

제2도에 도시된 바와 같이, 입출력 채널이 각각 2개로 구성되고, 입출력 버퍼 메모리의 뱅크수를 각각 2개로 설정한 일실시예를 통해 상세히 설명하기로 한다.

입력채널(201)을 통해 디지탈 오디오데이타가 입력되면. 시스템 콘트롤러(제1도의 112)는 제1멀티플렉서(MUX1; 202)를 제어하여 일정량의 데이타가 입력 메모리 뱅크1(203)에 기록되도록 한다. 입력 메모리 뱅크1(203)에서 일정량의 데이타 기록이 완료되면 시스템 콘트롤러 (제1도의 112)는 리셋신호발생기(206)를 제어하여 연산 프로세서(208)를 리셋시킴과 동시에 제1멀티플렉서(MUX1 : 202)를 제어하여 다음 블럭의 데이타가 입력 메모리 뱅크2(204)에 기록되도록 한다.

연산 프로세서(208)는 제4멀티플렉서(MUX4; 218)에 의해 입력 메모리 뱅크1(203)에 저장된 데이타를 독출하여 연산을 수행한 후 제7멀티 플렉서(MUX7 : 209)에 의해 출력 메모리 뱅크1(212)에 저장하고, 리셋신호 발생기(206)로부터 다음 리셋신호가 인가될 때 까지 정지(idle) 상태로 들어간다.

리셋신호 발생기(206)로부터 다음 리셋신호가 인가되면, 출력 메모리 뱅크1(212)에 저장된 데이타가 제8멀티플렉서(MUX8 : 210)에 의해 후단의 오디오 데이타 기록 재생부(도시되지 않음)의 사양에 맞춘 출력채널(211)을 통해 출력되는 동시에, 제4멀티플렉서(MUX4 : 2l8)에 의해 입력 메모리 뱅크2(204)에 저장된 데이타를 독출하여 연산을 수행한 후 제7멀티플렉서(MUX7 : 209)에 의해 출력 메모리 뱅크2(213)에 저장하고. 리셋신호 발생기(206)로부터 다음 리셋신호가 인가될 때까지 정지(idle) 상태로 들어간다.

제2멀티플렉서 (MUX2 : 220 )와 제2멀티플렉서(MUX3 : 217 )는 메모리 기록어드레스발생기(219)에서 출력되는 기록어드레스와 연산 프로세서(208)에서 출력되는 독출어드레스에 대하여 시스템 콘트롤러(제1도의 1l2)의 제어하에 선택적으로 입력 메모리 뱅크1,2(203,204)로 출력한다.

제5멀티플렉서(MUX5 : 216)와 제6멀티플렉서(MUX6 : 215)는 메모리 독출 어드레스발생기(214)에서 출력되는 독출어드레스와 연산 프로세서(208)에서 출력되는 기입어드레스에 대하여 시스템 콘트롤러(제1도의 l12)의 제어하에 선택적으로 출력 메모리 뱅크l,2(212,213)로 출력한다.

여기서, 메모리 기록어드레스 발생기(219)와 메모리독출어드레스발생기(214)는 시스템 콘트롤러(제1도의 112)에 포함된다.

입력 메모리뱅크1,2(203,204)와 출력 메모리뱅크l,2(212,213)는 각각 교대로 기록 및 독출동작을 수행하면서 연산 및 입출력이 되는 병렬처리구조를 가진다.

상술한 제1도와 제2도에 도시된 구성요소들은 디지탈 오디오 데이타의 엔코딩과정에 적용되도록 설명한 것이고, 디코딩시에는 시스템 콘트롤러(112)의 파라미터들을 프로그램머블하게 변환시킴으로써 엔코딩시의 역순으로 수행할 수 있다.

본 발명에 의한는 DSP 응용분야 특히 오디오 압축 및 복원 기술에 널리 적용할 수 있다.

상술한 바와 같이 오디오 코덱에 있어서 본 발명에 따른 인터페이스회로에서는 입출력 버퍼 메모리와 입출력 채널의 구조를 가변시키고, 부호화 혹은 복호화하고자 입력되는 디지탈 오디오 데이타를 입출력 채널과 입출력 버퍼 메모리에 의해 병렬처리함으로써 최적화된 실시간 구현을 가능하게 하는 이점이 있다.

또한, 다른 응용분야 즉. 비디오 코덱 및 오류정정부호기(Error Corection Coder)와의 인터페이스가 용이할 뿐 아니라 응용분야에 따라 오디오 데이타의 입출력 채널의 수를 가변할 수 있고. 압축 및 복원 알고리즘의 실시간 구현을 위한 연산전용 프로세서의 타이밍을 제어할 수 있는 이점이 있다.

또한, 연산전용 프로세서에서의 연산량에 따라서 입출력 버퍼 메모리의 크기를 조정할 수 있을 뿐 아니라 알고리즘의 수정 및 개선이 가능하며 이에 때른 연산량의 증감등을 효율적으로 대처함으로 최적화된 실시간 구현을 가능하게 하는 이점이 있다.

Claims (6)

1. 오디오데이타 부호기에 있어서, 부호화하고자 하는 디지탈 오디오데이타를 입력시키기 위한 입력 채널, 상기 입력채널의 채널수를 선택하기 위한 제1채널 선택기, 상기 입력채널을 통해 입력되는 오디오데이타를 저장하기 의한 입력 버퍼 메모리, 상기 입력 버퍼 메모리의 뱅크수를 선택하기 위한 제1뱅크 선택기, 상기 입력 버퍼 메모리에 저장된 오디오 데이타에 대하여 소정의 연산을 수행하기 위한 연산 프로세서, 상기 연산프로세서에 의해 연산된 결과를 저장하기 의한 출력 버퍼 메모리, 상기 출력 버퍼 메모리의 뱅크수를 선택하기 위한 제2뱅크 선택기, 상기 출력 버퍼 메모리에 저장된 데이타를 독출하여 후단으로 출력하기 위한 출력 채널, 상기 출력채널의 채널수를 선택하기 위한 제2채널 선택기; 및 상기 연산프로세서의 동작을 제어하고, 입력되는 상기 오디오데이타의 양에 따라서 상기 입출력 채널의 채널수와, 상기 입출력 버퍼메모리의 뱅크수를 가변시키기 위하여 상기 제1,2채널선택기와 상기 제1,2뱅크선택기를 제어하기 위한 시스템 콘트롤러를 포함하는 것을 특징으로 하는 인터페이스회로.
2. 제l항에 있어서, 상기 회로는 상기 시스템 콘트롤러의 제어하에 상기 연산 프로세서에서 상기 입력 버퍼메모리의 임의의 뱅크에 저장된 오디오데이타에 대한 연산이 완료될 때마다 재차 상기 연산 프로세서를 리셋시키는 리셋신호를 발생시키기 위한 리셋신호발생기를 더 포함하는 것을 특징으로 하는 인터페이스회로.
3. 제2항에 있어서, 상기 회로는 상기 입력채널을 통해 상기 입력 버퍼메모리의 임의의 뱅크에 오디오데이타가 저장되는 동안 상기 연산프로세서에서 상기 입력 버퍼메모리의 다른 뱅크에 이미 저장되어 있는 오디오 데이타를 독출하여 연산처리하고, 연산된 결과가 상기 출력 버퍼메모리의 임의의 뱅크에 저장되는 동안 상기 출력 버퍼메모리의 다른 뱅크에 이미 저장되어 있는 결과 데이타를 독출하여 후단으로 출력하는 병렬처리구조로 되어 있음을 특징으로 하는 인터페이스회로.
4. 오디오데이타 복호기에 있어서, 복호화하고자 하는 디지탈 오디오데이타를 입력시키기 위한 입력 채널 상기 입력채널의 채널수를 선택하기 위한 제1채널 선택기, 상기 입력채널을 통해 입력되는 오디오데이타를 저장하기 위한 입력 버퍼 메모리, 상기 입력 버퍼 메모리의 뱅크수를 선택하기 위한 제1뱅크 선택기. 상기 입력 버퍼 메모리에 저장된 오디오 데이타에 대하여 소정의 연산을 수행하기 위한 연산 프로세서, 상기 연산프로세서에 의해 연산된 결과를 저장하기 위한 출력 버퍼 메모리: 상기 출력 버퍼 메모리의 뱅크수를 선택하기 위한 제2뱅크 선택기; 상기 출력 버퍼 메모리에 저장된 데이타를 독출하여 후단으로 출력하기 위한 출력 채널; 상기 출력채널의 채널 수를 선택하기 위한 제2채널 선택기, 및 상기 연산프로세서의 동작을 제어하고, 입력되는 상기 오디오데이타의 양에 따라서 상기 입출력 채널의 채널수와, 상기 입출력 버퍼메모리의 뱅크수를 가변시키기 위하여 상기 제1,2채널선택기와 상기 제1,2뱅크선택기를 제어하기 위한 시스템 콘트롤러를 포함하는 것을 특징으로 하는 인터페이스회로.
5. 제4항에 있어서, 상기 회로는 상기 시스템 콘트롤러의 제어하에 상기 연산 프로세서에서 상기 입력 버퍼메모리의 임의의 뱅크에 저장된 오디오데이타에 대한 연산이 완료될 때마다 재차 상기 연산 프로세서를 리셋시키는 리셋신호를 발생시키기 위한 리셋신호발생기를 더 포함하는 것을 특징으로 하는 인터페이스회로.
6. 제5항에 있어서, 상기 회로는 상기 입력재널을 통해 상기 입력 버퍼메모리의 임의의 뱅크에 오디오데이타가 저장되는 동안 상기 연산프로세서에서 상기 입력 버퍼메모리의 다른 뱅크에 이미 저장되어 있는 오디오 데이타를 독출하여 연산처리하고, 연산된 결과가 상기 출력 버퍼베모리의 임의의 뱅크에 저장되는 동안 상기 출력 버퍼메모리의 다른 뱅크에 이미 저장되어 있는 결과 데이타를 독출하여 후단으로 출력하는 병렬처리구조로 되어 있음을 특징으로 하는 인터페이스회로.