JP2851804B2

JP2851804B2 - ２次元直交変換装置

Info

Publication number: JP2851804B2
Application number: JP6305909A
Authority: JP
Inventors: 義史松本; 真木豊蔵
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-27
Filing date: 1994-12-09
Publication date: 1999-01-27
Anticipated expiration: 2014-01-27
Also published as: JPH07234863A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号処理のための２次
元直交変換装置に関するものである。

【０００２】

【従来の技術】情報圧縮のための最も重要なディジタル
信号処理技術の１つとして、変換符号化が知られてい
る。画像情報の変換符号化のための装置は、例えば、対
象となる画像をｎ×ｎ画素からなるブロックに分割する
ためのブロック化器と、各ブロックに対して２次元直交
変換処理を施すための直交変換装置と、その変換結果
（変換係数）に量子化処理を施すための量子化器と、量
子化された変換係数に可変長符号化処理を施すための符
号化器とで構成される。直交変換には、アダマール変換
（Hadamard transform）、スラント変換（slant transf
orm ）、離散コサイン変換（discrete cosine transfor
m ：略してＤＣＴ）などが含まれる。ディジタル蓄積メ
ディア用符号化標準によれば、ブロック単位の２次元Ｄ
ＣＴ処理を連続して高速実行できることが要望されてい
る。複数のブロックからなる集合はマクロブロックと呼
ばれており、マクロブロック単位のパイプライン処理を
採用した変換符号化が提案されている。

【０００３】さて、米国特許４，７９１，５９８には、
２個の１次元ＤＣＴプロセッサと、その間に介在した転
置メモリとで構成された２次元ＤＣＴプロセッサが開示
されている。同様の内部構成を有する２次元ＤＣＴプロ
セッサは、特開平３−２１４２５６にも示されている。

【０００４】

【発明が解決しようとする課題】上記のとおり、変換符
号化に用いられる従来の２次元ＤＣＴプロセッサは、２
個の１次元ＤＣＴプロセッサを備えた大規模な回路構成
であった。したがって、集積化されたプロセッサのチッ
プ面積が大きくなる問題があった。

【０００５】本発明の目的は、マクロブロック単位のパ
イプライン処理に適した小規模かつ高速の２次元直交変
換装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するために、転置メモリのためのアドレス生成のシー
ケンスを工夫することによって、単一の１次元ＤＣＴプ
ロセッサを用いて２次元ＤＣＴ処理を高速実行できるよ
うにしたものである。

【０００７】具体的には、本発明は、各々ｎ×ｎ要素か
らなる３ｍ個の２次元データをＡ（ｈ）、Ｂ（ｈ）及び
Ｃ（ｈ）（ｈ＝１〜ｍ）とするとき、Ａ（ｈ）をＢ
（ｈ）に１次元直交変換し、該変換により得られたＢ
（ｈ）をＣ（ｈ）に更に１次元直交変換することにより
２次元直交変換係数を求める一連の処理を連続的に実行
するための２次元直交変換装置において、前記２次元デ
ータＡ（ｈ）、Ｂ（ｈ）及びＣ（ｈ）を格納するための
記憶装置と、ｎ要素からなる１次元ベクトルを処理する
ようにパイプライン化された単一の１次元直交変換装置
と、前記記憶装置及び前記１次元直交変換装置を制御す
るための次のような演算制御装置とを備えることとした
ものである。すなわち、前記演算制御手段は、「前記記
憶装置からＡ（ｈ）の第ｉ行又は第ｉ列の成分を前記１
次元直交変換装置に送って行列積を計算させ、該計算の
結果を前記記憶装置のＢ（ｈ）の第ｉ行又は第ｉ列の成
分のアドレスに格納する操作」をＸ（ｈ）_iとし、「前
記記憶装置からＢ（ｈ）の第ｊ列又は第ｊ行の成分を前
記１次元直交変換装置に送って行列積を計算させ、該計
算の結果を前記記憶装置のＣ（ｈ）の第ｊ列又は第ｊ行
の成分のアドレスに格納する操作」をＹ（ｈ）_jとし、
操作Ｘ（ｈ）_i及びＹ（ｈ）_j（ｉ，ｊ＝１〜ｎ）をそ
れぞれＸ（ｈ）及びＹ（ｈ）とするとき、全てのｈ（ｈ
＝１〜ｍ）について操作Ｘ（ｈ）の開始直後に前記ｈと
異なるｋについて操作Ｘ（ｋ）又はＹ（ｋ）を開始した
後に操作Ｙ（ｈ）を開始するように、前記記憶装置及び
前記１次元直交変換装置を制御するものである。

【０００８】

【作用】まず、１次元直交変換の方法について説明す
る。要素数ｎである１次元データベクトルａをｎ行ｎ列
の直交変換行列Ｔにより１次元直交変換する場合には、
Ｔの第ｉ行とデータベクトルａとの内積演算によりＴａ
の第ｉ行の要素を計算し、この計算をｉ＝１〜ｎの全て
について行うことにより１次元データの直交変換係数ベ
クトル（内積Ｔａ）が求められる。要素数ｎ×ｎである
２次元の行列Ａをｎ行ｎ列の直交変換行列Ｔにより１次
元直交変換する（内積ＴＡを求める）場合には、その変
換が行方向ならばベクトルａの代わりに行列Ａのｎ個の
行ベクトルそれぞれについて同様の操作を行えばよく、
列方向ならば行列Ａの全ての列ベクトルについて同様の
操作を行えばよい。

【０００９】次に、２次元直交変換の方法について説明
する。ある行列Ｈ及びＫについて、「Ｈ^T」及び
「（Ｈ）^T」はともに「行列Ｈの転置行列」を、「Ｈ
Ｋ」は行列ＨとＫの内積をそれぞれ表わすものとする。
ｎ行ｎ列の直交変換行列Ｔによるｎ行ｎ列の２次元デー
タ（行列Ａ）の２次元直交変換とは、ＴＡＴ^Tを計算す
ることである。ところで、ＴＡＴ^T ＝（Ｔ（ＴＡ）^T）^T が成り立つので、この計算は、ある行列Ｋに対してＴＫ
を計算する手段と、行列を転置する手段とにより実現で
きる。ここで、ＴＫを計算する手段は１次元直交変換装
置で実現できる。また、転置手段は２次元行列を行単位
で扱うか列単位で扱うかで実現できる。

【００１０】本発明によれば、マクロブロックの処理を
考慮して、ｍ個の２次元データＡ（ｈ）（ｈ＝１〜ｍ）
が一括して記憶装置中に格納される。しかも、第１の２
次元データＡ（１）の行成分を１次元直交変換装置に順
次入力し終えると、直ちに第２の２次元データＡ（２）
の行成分が１次元直交変換装置に入力される。このよう
にしてｍ個の２次元データＡ（ｈ）（ｈ＝１〜ｍ）の行
成分処理を実行し終えると、ｍ個の２次元データＢ
（ｈ）（ｈ＝１〜ｍ）が得られる。そして、Ｂ（１）に
対する列成分処理が開始する。

【００１１】なお、操作Ｘ（ｈ）_iによれば、Ａ（ｈ）
の第ｉ行の成分Ａ（ｈ）_y=iに関する１次元直交変換の
処理結果がＢ（ｈ）の第ｉ行の成分Ｂ（ｈ）_y=iのアド
レスに格納されるのであるから、Ａ（ｈ）とＢ（ｈ）を
同じ記憶領域に重ねることができる。また、操作Ｙ
（ｈ）_jによれば、Ｂ（ｈ）の第ｊ列の成分Ｂ（ｈ）
_x=jに関する処理結果がＣ（ｈ）の第ｊ列の成分Ｃ
（ｈ）_x=jのアドレスに格納されるのであるから、Ｂ
（ｈ）とＣ（ｈ）を同じ記憶領域に重ねることもでき
る。このようにして記憶装置の記憶容量を低減すること
も可能である。

【００１２】

【実施例】以下、本発明の実施例に係る２次元ＤＣＴプ
ロセッサについて、図面を用いて説明する。

【００１３】（実施例１）図１は、本発明の第１の実施
例に係る２次元ＤＣＴプロセッサのブロック図である。
図１において、１０１、１０２は第１及び第２のメモ
リ、１０３は１次元ＤＣＴプロセッサ、１０４は演算制
御装置である。

【００１４】第１のメモリ１０１は、各々ｎ×ｎ要素か
らなるｍ個の２次元データＡ（ｈ）（ｈ＝１〜ｍ）すな
わちｍ個のブロックを一括して格納する機能を有するも
のである。Ａ（ｈ）の２次元ＤＣＴ処理結果であるＣ
（ｈ）（ｈ＝１〜ｍ）は、第１のメモリ１０１の中のＡ
（ｈ）と同じ記憶領域に重ねて格納される。第２のメモ
リ１０２は、Ａ（ｈ）の１次元ＤＣＴ処理結果であるＢ
（ｈ）（ｈ＝１〜ｍ）を一括して格納する機能を有する
ものである。以下、必要に応じて、ｈ＝１〜ｍなるＡ
（ｈ）、Ｂ（ｈ）、Ｃ（ｈ）をそれぞれまとめて３次元
データＡ、Ｂ、Ｃとする。

【００１５】１次元ＤＣＴプロセッサ１０３は、ｎ行ｎ
列のＤＣＴ行列Ｔを有し、入力されたｎ個の要素からな
る１次元ベクトルｖに対し、行列積Ｔｖを計算する機能
を有するものである。ここに、１次元ＤＣＴプロセッサ
１０３は、内部にパイプライン構成を有し、データの入
力と出力との間にパイプライン段数分の遅延サイクルが
生じる。

【００１６】演算制御装置１０４は、「第１のメモリ１
０１からＡ（ｈ）の第ｉ行の成分Ａ（ｈ）_y=iを１次元
ＤＣＴプロセッサ１０３へ送って行列積Ｔ_y=iＡ（ｈ）
_y=iを計算させ、該計算の結果を第２のメモリ１０２の
Ｂ（ｈ）の第ｉ行の成分Ｂ（ｈ）_y=iのアドレスに格納
する操作をｉ＝１から始めてｎまで行う操作」を操作Ｘ
（ｈ）とし、「第２のメモリ１０２からＢ（ｈ）の第ｊ
列の成分Ｂ（ｈ）_x=jを１次元ＤＣＴプロセッサ１０３
へ送って行列積Ｔ_y=jＢ（ｈ）_x=jを計算させ、該計算
の結果を第１のメモリ１０１のＣ（ｈ）の第ｊ列の成分
Ｃ（ｈ）_x=jのアドレスに格納する操作をｊ＝１から始
めてｎまで行う操作」を操作Ｙ（ｈ）とするとき、まず
操作Ｘ（ｈ）をｈ＝１から始めてｍまで順に開始し（こ
の操作を操作Ｘとする。）、次に操作Ｙ（ｈ）をｈ＝１
から始めてｍまで順に開始する（この操作を操作Ｙとす
る。）ように、第１及び第２のメモリ１０１、１０２並
びに１次元ＤＣＴプロセッサ１０３を制御する機能を有
するものである。

【００１７】さて、操作Ｘでは第２のメモリ１０２に行
列積ＡＴ^Tが行列Ｂとして格納され、その後の操作Ｙで
は第１のメモリ１０１に行列積ＴＢが行列Ｃとして格納
されることになる。ここで、Ｃ＝ＴＢ＝Ｔ（ＡＴ^T）＝
ＴＡＴ^Tであるから、図１の２次元ＤＣＴプロセッサに
よれば、２次元データＡに対してその２次元ＤＣＴ係数
であるＴＡＴ^Tが計算できる。

【００１８】図２は、図１の２次元ＤＣＴプロセッサに
おける処理のタイミングチャート図であって、各々８×
８要素からなる２個の２次元データＡ（１）、Ａ（２）
を連続して処理する場合の例を示している。Ｘ１は第１
の２次元データＡ（１）に関する行成分の１次元ＤＣＴ
処理、Ｙ１はＡ（１）の処理結果であるＢ（１）に関す
る列成分の１次元ＤＣＴ処理、Ｘ２は第２の２次元デー
タＡ（２）に関する行成分の１次元ＤＣＴ処理、Ｙ２は
Ａ（２）の処理結果であるＢ（２）に関する列成分の１
次元ＤＣＴ処理である。

【００１９】図２によれば、第１の２次元データＡ
（１）の行成分が１次元ＤＣＴプロセッサ１０３に順次
入力され、続いて第２の２次元データＡ（２）の行成分
が１次元ＤＣＴプロセッサ１０３に順次入力される。こ
れらの行成分は、１次元ＤＣＴプロセッサ１０３におい
てそれぞれパイプライン処理（処理Ｘ１、Ｘ２）され
る。Ａ（２）の行成分入力を完了した時点では、Ｂ
（１）が処理Ｘ１で全て得られるので、直ちにＢ（１）
の列成分が１次元ＤＣＴプロセッサ１０３に入力され、
処理Ｙ１が開始する。また、Ｂ（１）の列成分入力を完
了した時点では、Ｂ（２）が処理Ｘ２で全て得られるの
で、直ちにＢ（２）の列成分が１次元ＤＣＴプロセッサ
１０３に入力され、処理Ｙ２が開始する。

【００２０】図３に比較例を示す。図３によれば、第１
の２次元データＡ（１）の行成分を１次元ＤＣＴプロセ
ッサに順次入力し、その出力Ｂ（１）が処理Ｘ１で全て
得られた後に、Ｂ（１）の列成分を１次元ＤＣＴプロセ
ッサに順次入力することにより処理Ｙ１でＣ（１）を得
る。また、Ｃ（１）が全て得られた後に、第２の２次元
データＡ（２）の行成分が１次元ＤＣＴプロセッサに順
次入力される。更に、その出力Ｂ（２）が処理Ｘ２で全
て得られた後に、Ｂ（２）の列成分を１次元ＤＣＴプロ
セッサに順次入力することにより処理Ｙ２でＣ（２）を
得る。図３によれば、パイプライン由来の遅延サイクル
分だけ１次元ＤＣＴプロセッサに処理の空白期間Ｔ１が
生じる。処理Ｙ１の実行には処理Ｘ１の実行結果Ｂ
（１）が必要なので、処理Ｙ１の実行は処理Ｘ１が終了
するまで待たねばならない。同様に、処理Ｙ２の実行に
は処理Ｘ２の実行結果Ｂ（２）が必要なので、処理Ｙ２
の実行は処理Ｘ２が終了するまで待たねばならないので
ある。したがって、図３によれば、２個の２次元データ
Ａ（１）、Ａ（２）の処理に要する総サイクル数が５１
２となる。

【００２１】これに対して、図２によれば、１次元ＤＣ
Ｔプロセッサの処理の空白期間Ｔ１が解消される結果、
２個の２次元データＡ（１）、Ａ（２）の処理に要する
総サイクル数が３２０となり、図３の場合に比べて複数
ブロックの２次元ＤＣＴ連続処理が高速化される。ただ
し、図２及び図３の説明では、処理の対象となる２次元
データＡ（１）、Ａ（２）の第１のメモリ１０１への書
き込みに要する時間や、処理結果Ｃ（１）、Ｃ（２）の
第１のメモリ１０１からの読み出しに要する時間は、簡
単のため０とした。

【００２２】なお、本実施例によれば４ブロックの２次
元ＤＣＴ連続処理がＸ１、Ｘ２、Ｘ３、Ｘ４、Ｙ１、Ｙ
２、Ｙ３、Ｙ４の順に実行されるが、例えばＸ１、Ｘ
２、Ｙ１、Ｙ２、Ｘ３、Ｘ４、Ｙ３、Ｙ４の順であって
も構わない。

【００２３】（実施例２）図４は、本発明の第２の実施
例に係る２次元ＤＣＴプロセッサのブロック図である。
図４において、４０１、４０２は第１及び第２のシング
ルポートメモリ、４０３は１次元ＤＣＴプロセッサ、４
０４は制御装置、４０５、４０６は第１及び第２のアド
レス生成装置である。このうち、１次元ＤＣＴプロセッ
サ４０３、制御装置４０４並びに第１及び第２のアドレ
ス生成装置４０５、４０６は、２次元ＤＣＴコア４１０
を構成する。

【００２４】図４中の第１のシングルポートメモリ４０
１、第２のシングルポートメモリ４０２及び１次元ＤＣ
Ｔプロセッサ４０３は、それぞれ図１中の第１のメモリ
１０１、第２のメモリ１０２及び１次元ＤＣＴプロセッ
サ１０３に対応するものである。

【００２５】第１のアドレス生成装置４０５は、「第１
のシングルポートメモリ４０１に格納されたＡ（ｈ）の
第ｉ行の成分Ａ（ｈ）_y=iの順次読み出しをｉ＝１から
ｎまで行う動作をｈ＝１からｍまで連続して行うように
アドレスを発生する」第１のモードと、「第１のシング
ルポートメモリ４０１に格納すべきＣ（ｈ）の第ｊ列の
成分Ｃ（ｈ）_x=jの順次書き込みをｊ＝１からｎまで行
う動作をｈ＝１からｍまで連続して行うようにアドレス
を発生する」第２のモードとを有するものである。

【００２６】第２のアドレス生成装置４０６は、「第２
のシングルポートメモリ４０２に格納すべきＢ（ｈ）の
第ｉ行の成分Ｂ（ｈ）_y=iの順次書き込みをｉ＝１から
ｎまで行う動作をｈ＝１からｍまで連続して行うように
アドレスを発生する」第１のモードと、「第２のシング
ルポートメモリ４０２に格納されたＢ（ｈ）の第ｊ列の
成分Ｂ（ｈ）_x=jの順次読み出しをｊ＝１からｎまで行
う動作をｈ＝１からｍまで連続して行うようにアドレス
を発生する」第２のモードとを有するものである。

【００２７】制御装置４０４は、第１のシングルポート
メモリ４０１に格納されたＡ（ｈ）の第ｉ行の成分Ａ
（ｈ）_y=iを順に読み出すように第１のアドレス生成装
置４０５を第１のモードで起動し、該読み出したＡ
（ｈ）_y=iを１次元ＤＣＴプロセッサ４０３に送って行
列積Ｔ_y=iＡ（ｈ）_y=iを計算させ、該計算の結果を第
２のシングルポートメモリ４０２のＢ（ｈ）の第ｉ行の
成分Ｂ（ｈ）_y=iのアドレスに順に書き込むように第２
のアドレス生成装置４０６を第１のモードで起動した後
に、第２のシングルポートメモリ４０２に格納されたＢ
（ｈ）の第ｊ列の成分Ｂ（ｈ）_x=jを順に読み出すよう
に第２のアドレス生成装置４０６を第２のモードで起動
し、該読み出したＢ（ｈ）_x=jを１次元ＤＣＴプロセッ
サ４０３に送って行列積Ｔ_y=jＢ（ｈ）_x=jを計算さ
せ、該計算の結果を第１のシングルポートメモリ４０１
のＣ（ｈ）の第ｊ列の成分Ｃ（ｈ）_x=jのアドレスに順
に書き込むように第１のアドレス生成装置４０５を第２
のモードで起動する機能を有するものである。

【００２８】図４の２次元ＤＣＴプロセッサによれば、
第１の実施例の場合と同様に１次元ＤＣＴプロセッサの
処理の空白期間が解消される結果（図２及び図３参
照）、複数ブロックの２次元ＤＣＴ連続処理が高速化さ
れる。しかも、Ａ（ｈ）の行成分の１次元ＤＣＴ処理結
果をＢ（ｈ）の行成分とし、かつＢ（ｈ）の列成分の１
次元ＤＣＴ処理結果をＣ（ｈ）の列成分としたので、第
１のアドレス生成装置４０５と第２のアドレス生成装置
４０６とに互いに同じ内部構成を採用できる。ただし、
両アドレス生成装置４０５、４０６によるアドレス生成
タイミングの間には、１次元ＤＣＴプロセッサ４０３の
パイプラインディレイに応じた遅延が設定される。

【００２９】図４中のアドレス生成装置４０５、４０６
の構成例を図５に示す。図５において、５０１は９ビッ
トカウンタ、５１０〜５１５はセレクタ、５０２はカウ
ンタ制御信号（ＥＸＥＣ）、５０３はモード切替信号
（ＳＥＬＸＹ）である。また、信号５２０〜５２５及び
信号５３６〜５３８は９ビットカウンタ５０１のビット
出力、信号５３０〜５３５はセレクタ５１０〜５１５の
出力である。信号５３０〜５３８が当該アドレス生成装
置の出力である。

【００３０】９ビットカウンタ５０１は、カウンタ制御
信号（ＥＸＥＣ）５０２によって制御される２進カウン
タであって、０より５１１までを順に繰り返しカウント
する機能を有する。セレクタ５１０〜５１５は、各々２
つの入力Ａ及びＢ並びに１つの出力Ｃを有し、切替入力
に従って入力Ａ及びＢより一方を選んで出力する。セレ
クタ５１０〜５１５の各入力Ａはそれぞれ信号５２０〜
５２５に、セレクタ５１０〜５１２の各入力Ｂはそれぞ
れ信号５２３〜５２５に、セレクタ５１３〜５１５の各
入力Ｂはそれぞれ信号５２０〜５２２に、セレクタ５１
０〜５１５の各出力Ｃはそれぞれ信号５３０〜５３５
に、セレクタ５１０〜５１５の各切替入力はそれぞれモ
ード切替信号（ＳＥＬＸＹ）５０３に接続されている。

【００３１】図５のアドレス生成装置では、カウンタ制
御信号（ＥＸＥＣ）５０２により９ビットカウンタ５０
１がカウントを開始する。該カウンタ５０１の９ビット
出力のうち下位６ビットは、モード切替信号（ＳＥＬＸ
Ｙ）５０３によりセレクタ５１０〜５１５を切り替え
て、そのままの順序（第１のモード）か、上下３ビット
ずつを入れ替えて（第２のモード）、アドレスの下位６
ビットとして出力される。９ビットカウンタ５０１の上
位３ビットは、そのままアドレスの上位３ビットとして
出力される。

【００３２】１個のブロック内の８×８個の要素へのメ
モリアドレスの割り当ての例を図６に示す。図５のアド
レス生成装置から出力される９ビットアドレスのうちの
下位６ビット（２進数で００００００から１１１１１１
まで）はブロック内アドレスとして用いられ、上位３ビ
ット（２進数で０００から１１１まで）はブロックの指
定に用いられる。図７に示すように、第１のモードが選
択されるとき、９ビットカウンタ５０１の出力が０００
００００００から０００１１１１１１まで変化するとブ
ロックＡ（１）の行成分が順にアクセスされ、引き続い
て００１００００００から００１１１１１１１まで変化
するとブロックＡ（２）の行成分が順にアクセスされ、
１１１００００００から１１１１１１１１１まで変化す
るとブロックＡ（８）の行成分が順にアクセスされる。
また、第２のモードが選択されるとき、９ビットカウン
タ５０１の出力が０００００００００から０００１１１
１１１まで変化するとブロックＡ（１）の列成分が順に
アクセスされ、引き続いて００１００００００から００
１１１１１１１まで変化するとブロックＡ（２）の列成
分が順にアクセスされ、１１１００００００から１１１
１１１１１１まで変化するとブロックＡ（８）の列成分
が順にアクセスされる。このように、図５のアドレス生
成装置により生成したアドレスを用いれば、１次元メモ
リ空間内に展開した各々８×８要素からなる最大８個の
ブロックに対して、第１及び第２のモードによるそれぞ
れ連続したアクセスを実現できる。なお、第１及び第２
のモードを持ち、ｎ×ｎ要素からなるｍブロックをアク
セスするためのアドレス生成装置は、（ｎ＋ｎ＋ｍ）ビ
ットのカウンタとｎ個の２入力セレクタとにより同様に
構成できる。

【００３３】図４中のアドレス生成装置４０５、４０６
の他の構成例を図８に示す。図８において、８０１は１
０ビットカウンタ、８１０〜８１５はセレクタ、８０２
はカウンタ制御信号（ＥＸＥＣ）である。また、信号８
２０〜８２５及び信号８３６〜８３９は１０ビットカウ
ンタ８０１のビット出力、信号８３０〜８３５はセレク
タ８１０〜８１５の出力である。信号８３０〜８３８が
当該アドレス生成装置の出力であり、信号８３９はモー
ド切替信号としてセレクタ８１０〜８１５の切替入力に
接続されている。

【００３４】１０ビットカウンタ８０１は、カウンタ制
御信号（ＥＸＥＣ）８０２によって制御される２進カウ
ンタであって、０より１０２３までを順に繰り返しカウ
ントする機能を有する。セレクタ８１０〜８１５は、各
々２つの入力Ａ及びＢ並びに１つの出力Ｃを有し、切替
入力に従って入力Ａ及びＢより一方を選んで出力する。
セレクタ８１０〜８１５の各入力Ａはそれぞれ信号８２
０〜８２５に、セレクタ８１０〜８１２の各入力Ｂはそ
れぞれ信号８２３〜８２５に、セレクタ８１３〜８１５
の各入力Ｂはそれぞれ信号８２０〜８２２に、セレクタ
８１０〜８１５の各出力Ｃはそれぞれ信号８３０〜８３
５に、セレクタ８１０〜８１５の各切替入力はそれぞれ
信号８３９に接続されている。

【００３５】図８のアドレス生成装置では、セレクタ８
１０〜８１５の切り替えを１０ビットカウンタ８０１の
最上位ビット出力である信号８３９で行うので、第１の
モードと第２のモードとの切り替えが自動的に行われ
る。つまり、第１のモードによる８ブロックの処理が完
了すると、引き続いて第２のモードによる処理が開始す
る。なお、第１及び第２のモードを持ち、ｎ×ｎ画素か
らなるｍブロックを第１及び第２のモードで自動的に順
次アクセスするためのアドレス生成装置は、（ｎ＋ｎ＋
ｍ＋１）ビットのカウンタとｎ個の２入力セレクタとに
より同様に構成できる。

【００３６】さて、本実施例では２次元データＡ及びＣ
を格納するためのシングルポートメモリ４０１と２次元
データＢを格納するためのシングルポートメモリ４０２
とを別個に設けたが、同一のメモリであっても構わな
い。なぜなら、操作Ｘ（ｈ）によれば、Ａ（ｈ）の第ｉ
行の成分Ａ（ｈ）_y=iに関する処理結果がＢ（ｈ）の第
ｉ行の成分Ｂ（ｈ）_y=iのアドレスに格納されるのであ
るから、ＡとＢを同じ記憶領域に重ねることができるの
である。また、操作Ｙ（ｈ）によれば、Ｂ（ｈ）の第ｊ
列の成分Ｂ（ｈ）_x=jに関する処理結果がＣ（ｈ）の第
ｊ列の成分Ｃ（ｈ）_x=jのアドレスに格納されるのであ
るから、ＢとＣを同じ記憶領域に重ねることもできる。
このようにしてメモリの記憶容量を低減することも可能
である。

【００３７】（実施例３）図９は、本発明の第３の実施
例に係る２次元ＤＣＴプロセッサのブロック図である。
本実施例は、図４中の第１及び第２のシングルポートメ
モリ４０１、４０２を１つに統合したものであって、図
９中の９０１はマルチポートメモリ、９０３は１次元Ｄ
ＣＴプロセッサ、９０４は制御装置、９０５、９０６は
各々図５又は図８の内部構成を備えた第１及び第２のア
ドレス生成装置である。このうち、１次元ＤＣＴプロセ
ッサ９０３、制御装置９０４並びに第１及び第２のアド
レス生成装置９０５、９０６は、２次元ＤＣＴコア９１
０を構成する。

【００３８】マルチポートメモリ９０１は、各々ｎ×ｎ
要素からなるｍ個の２次元データＡ（ｈ）（ｈ＝１〜
ｍ）を一括して格納するための同時読み書きが可能なメ
モリ、例えばデュアルポートメモリである。Ａ（ｈ）の
１次元ＤＣＴ処理結果であるＢ（ｈ）（ｈ＝１〜ｍ）
は、マルチポートメモリ９０１の中のＡ（ｈ）と同じ記
憶領域に重ねて格納される。また、Ｂ（ｈ）の１次元Ｄ
ＣＴ処理結果であるＣ（ｈ）（ｈ＝１〜ｍ）は、マルチ
ポートメモリ９０１の中のＢ（ｈ）と同じ記憶領域に重
ねて格納される。１次元ＤＣＴプロセッサ９０３は、図
１中の１次元ＤＣＴプロセッサ１０３や図４中の１次元
ＤＣＴプロセッサ４０３と同様の機能を有するものであ
る。

【００３９】第１のアドレス生成装置９０５は、マルチ
ポートメモリ９０１の読み出しを制御するための手段で
あって、「マルチポートメモリ９０１に格納されたＡ
（ｈ）の第ｉ行の成分Ａ（ｈ）_y=iの順次読み出しをｉ
＝１からｎまで行う動作をｈ＝１からｍまで連続して行
うようにアドレスを発生する」第１のモードと、「マル
チポートメモリ９０１に格納されることとなるＢ（ｈ）
の第ｊ列の成分Ｂ（ｈ）_x=jの順次読み出しをｊ＝１か
らｎまで行う動作をｈ＝１からｍまで連続して行うよう
にアドレスを発生する」第２のモードとを有するもので
ある。

【００４０】第２のアドレス生成装置９０６は、マルチ
ポートメモリ９０１の書き込みを制御するための手段で
あって、「マルチポートメモリ９０１に格納すべきＢ
（ｈ）の第ｉ行の成分Ｂ（ｈ）_y=iの順次書き込みをｉ
＝１からｎまで行う動作をｈ＝１からｍまで連続して行
うようにアドレスを発生する」第１のモードと、「マル
チポートメモリ９０１に格納すべきＣ（ｈ）の第ｊ列の
成分Ｃ（ｈ）_x=jの順次書き込みをｊ＝１からｎまで行
う動作をｈ＝１からｍまで連続して行うようにアドレス
を発生する」第２のモードとを有するものである。

【００４１】制御装置９０４は、マルチポートメモリ９
０１に格納されたＡ（ｈ）の第ｉ行の成分Ａ（ｈ）_y=i
を順に読み出すように第１のアドレス生成装置９０５を
第１のモードで起動し、該読み出したＡ（ｈ）_y=iを１
次元ＤＣＴプロセッサ９０３に送って行列積Ｔ_y=iＡ
（ｈ）_y=iを計算させ、該計算の結果をマルチポートメ
モリ９０１のＢ（ｈ）の第ｉ行の成分Ｂ（ｈ）_y=iのア
ドレスに順に書き込むように第２のアドレス生成装置９
０６を第１のモードで起動した後に、マルチポートメモ
リ９０１に格納されたＢ（ｈ）の第ｊ列の成分Ｂ（ｈ）
_x=jを順に読み出すように第１のアドレス生成装置９０
５を第２のモードで起動し、該読み出したＢ（ｈ）_x=j
を１次元ＤＣＴプロセッサ９０３に送って行列積Ｔ_y=j
Ｂ（ｈ）_x= _jを計算させ、該計算の結果をマルチポート
メモリ９０１のＣ（ｈ）の第ｊ列の成分Ｃ（ｈ）_x=jの
アドレスに順に書き込むように第２のアドレス生成装置
９０６を第２のモードで起動する機能を有するものであ
る。しかも、この制御装置９０４は、マルチポートメモ
リ９０１の読み出し制御のための第１のアドレス生成装
置９０５の起動より１次元ＤＣＴプロセッサ９０３のパ
イプラインディレイのサイクル数だけ遅れて、同マルチ
ポートメモリ９０１の書き込み制御のための第２のアド
レス生成装置９０６を起動する。

【００４２】図９の２次元ＤＣＴプロセッサによれば、
第１の実施例の場合と同様に処理の空白期間が解消され
る結果（図２及び図３参照）、複数ブロックの２次元Ｄ
ＣＴ連続処理が高速化される。図２の例では、例えばメ
モリへのＢ（１）の書き込みとメモリからのＡ（２）の
読み出しとの同時実行が必要になるが、本実施例ではそ
れをマルチポートメモリ９０１で可能にしている。

【００４３】なお、上記第１〜第３の実施例ではＡ
（ｈ）の行成分をＢ（ｈ）に変換し、該変換により得ら
れたＢ（ｈ）の列成分をＣ（ｈ）に更に変換することに
より２次元ＤＣＴ係数を求めることとしたが、行に関す
る処理と列に関する処理との順序を逆にしてもよい。す
なわち、Ａ（ｈ）の列成分をＢ（ｈ）に変換し、該変換
により得られたＢ（ｈ）の行成分をＣ（ｈ）に更に変換
するようにしてもよい。

【００４４】（実施例４）図１０は、本発明の第４の実
施例に係る２次元ＤＣＴプロセッサのブロック図であ
る。本実施例は、図９中のマルチポートメモリ９０１を
２バンク設けたものであって、図１０中の１００１は第
１のマルチポートメモリ（バンク１）、１００２は第２
のマルチポートメモリ（バンク２）、１０１０はバンク
切替装置、１０２０は２次元ＤＣＴコア、１０３０は外
部入出力インターフェイス（以下、Ｉ／Ｏインターフェ
イスという。）、１０１１は全体の制御装置である。

【００４５】第１及び第２のマルチポートメモリ１００
１、１００２はそれぞれ、図９中のマルチポートメモリ
９０１と同様の機能を有するものである。

【００４６】バンク切替装置１０１０は、Ｉ／Ｏインタ
ーフェイス１０３０に接続されたポート＃０１と、２次
元ＤＣＴコア１０２０に接続されたポート＃０２と、第
１のマルチポートメモリ１００１に接続されたポート＃
１１と、第２のマルチポートメモリ１００２に接続され
たポート＃１２とを備え、第１及び第２のマルチポート
メモリ１００１〜１００２と、Ｉ／Ｏインターフェイス
１０３０及び２次元ＤＣＴコア１０２０との接続関係を
トグル切り替えする機能を有するものである。すなわ
ち、Ｉ／Ｏインターフェイス１０３０に第１のマルチポ
ートメモリ１００１を、２次元ＤＣＴコア１０２０に第
２のマルチポートメモリ１００２をそれぞれ割り当てた
状態と、Ｉ／Ｏインターフェイス１０３０に第２のマル
チポートメモリ１００２を、２次元ＤＣＴコア１０２０
に第１のマルチポートメモリ１００１をそれぞれ割り当
てた状態とをトグル状に切り替える。

【００４７】２次元ＤＣＴコア１０２０は、割り当てら
れたマルチポートメモリ中のデータに対して、図９中の
２次元ＤＣＴコア９１０と同様の処理を実行するもので
ある。Ｉ／Ｏインターフェイス１０３０は、割り当てら
れたマルチポートメモリに外部からデータを書き込んだ
り、割り当てられたマルチポートメモリから外部へデー
タを読み出したりする機能を有する。

【００４８】図１０中のバンク切替装置１０１０の構成
例を図１１に示す。図１１において、１１５１〜１１５
６、１１６１〜１１６６は各々２つの入力Ａ及びＢ並び
に１つの出力Ｃを有し、切替入力に従って入力Ａ及びＢ
より一方を選んで出力する２入力バスセレクタである。
＃０１、＃０２、＃１１、＃１２の各ポートは、メモリ
の読み出し及び書き込みのために、チップ選択信号Ｃ
Ｓ、アドレス信号ＡＤＤＲ及びデータ信号ＤＡＴＡを含
んでいる。バスセレクタ１１５１〜１１５６、１１６１
〜１１６６は、トグル切替信号（ＴＯＧＧＬＥ）１１０
１に従って、「ポート＃０１がポート＃１１に、ポート
＃０２がポート＃１２にそれぞれ内部接続された状態」
と、「ポート＃０１がポート＃１２に、ポート＃０２が
ポート＃１１にそれぞれ内部接続された状態」とを切り
替える。

【００４９】図１２は、図１０の２次元ＤＣＴプロセッ
サにおける処理のタイミングチャート図であって、４個
のマクロブロックＡ１、Ａ２、Ａ３、Ａ４を連続して処
理する場合の例を示している。各マクロブロックは、各
々ｎ×ｎ要素からなるｍ個の２次元データすなわちｍ個
のブロックで構成されるものとする。

【００５０】まず、制御装置１０１１は、Ｉ／Ｏインタ
ーフェイス１０３０に第１のマルチポートメモリ１００
１を割り当てるように、バンク切替装置１０１０に指示
を出す。そして、制御装置１０１１は、Ｉ／Ｏインター
フェイス１０３０に割り当てられた第１のマルチポート
メモリ１００１に外部から第１の２次元データ群Ａ
（ｈ）（ｈ＝１〜ｍ）すなわち第１のマクロブロックＡ
１を読み込むように、Ｉ／Ｏインターフェイス１０３０
を制御する。

【００５１】次に、制御装置１０１１は、バンク切替装
置１０１０にバンクのトグル切り替え（図１２中の最も
左のＳＷ）を指示し、Ｉ／Ｏインターフェイス１０３０
に第２のマルチポートメモリ１００２を、２次元ＤＣＴ
コア１０２０に第１のマルチポートメモリ１００１を割
り当てる。そして、外部から第２の２次元データ群Ａ
（ｈ）（ｈ＝１〜ｍ）すなわち第２のマクロブロックＡ
２を第２のマルチポートメモリ１００２に読み込むよう
にＩ／Ｏインターフェイス１０３０を制御するととも
に、第１のマルチポートメモリ１００１上の第１のマク
ロブロックＡ１に２次元ＤＣＴ処理を施すように２次元
ＤＣＴコア１０２０を制御する。その結果、Ａ１の２次
元ＤＣＴ処理結果Ｃ１が第１のマルチポートメモリ１０
０１に上書きで格納される。この際、第３の実施例（図
９）において説明したように、２次元ＤＣＴコア１０２
０の中の１次元ＤＣＴプロセッサの処理の空白期間が解
消される結果（図２及び図３参照）、ｍ個のブロックＡ
（ｈ）（ｈ＝１〜ｍ）の２次元ＤＣＴ連続処理が高速に
実行される。

【００５２】その後、制御装置１０１１は、再びバンク
切替装置１０１０にバンクのトグル切り替え（図１２中
の次のＳＷ）を指示し、Ｉ／Ｏインターフェイス１０３
０に第１のマルチポートメモリ１００１を、２次元ＤＣ
Ｔコア１０２０に第２のマルチポートメモリ１００２を
割り当てる。そして、第１のマルチポートメモリ１００
１上のＣ１を外部へ出力しかつ第３の２次元データ群Ａ
（ｈ）（ｈ＝１〜ｍ）すなわち第３のマクロブロックＡ
３を第１のマルチポートメモリ１００１に読み込むよう
にＩ／Ｏインターフェイス１０３０を制御するととも
に、第２のマルチポートメモリ１００２上の第２のマク
ロブロックＡ２に２次元ＤＣＴ処理を施すように２次元
ＤＣＴコア１０２０を制御する。

【００５３】制御装置１０１１は、以下同様の制御を繰
り返した後に、最後の２次元ＤＣＴの処理結果Ｃ４を外
部へ出力するようにＩ／Ｏインターフェイス１０３０を
制御する。

【００５４】図１３に複数バンクのマルチポートメモリ
を設けない比較例（図９参照）を示す。図１３によれ
ば、第１のマクロブロックＡ１を外部からメモリに入力
し、２次元ＤＣＴコアによるその処理結果Ｃ１がメモリ
から外部へ出力された後に、第２のマクロブロックＡ２
を外部からメモリに入力する。更に、２次元ＤＣＴコア
によるその処理結果Ｃ２がメモリから外部へ出力された
後に、第３のマクロブロックＡ３を外部からメモリに入
力する。つまり、図１３によれば、処理の対象となる２
次元データのメモリへの書き込みに要する時間や、処理
結果のメモリからの読み出しに要する時間が実際には０
でないため、２次元ＤＣＴコアに処理の空白期間Ｔ２が
生じる。

【００５５】これに対して、図１０の２次元ＤＣＴプロ
セッサによれば、図１２に示すように２次元ＤＣＴコア
の処理の空白期間Ｔ２がメモリバンクのトグル切り替え
によって解消される結果、図１３の場合に比べて複数マ
クロブロックの２次元ＤＣＴ連続処理が高速化される。

【００５６】（実施例５）図１４は、本発明の第５の実
施例に係る２次元ＤＣＴ及び量子化プロセッサのブロッ
ク図である。本実施例は、図１０中の２バンクのマルチ
ポートメモリ１００１、１００２を３バンクに増やし、
更に量子化コアを加えたものであって、図１４中の１４
０１は第１のマルチポートメモリ（バンク１）、１４０
２は第２のマルチポートメモリ（バンク２）、１４０３
は第３のマルチポートメモリ（バンク３）、１４１０は
バンク切替装置、１４２０は２次元ＤＣＴコア、１４３
０はＩ／Ｏインターフェイス、１４４０は量子化コア、
１４１１は全体の制御装置である。

【００５７】第１〜第３のマルチポートメモリ１４０１
〜１４０３はそれぞれ、図９中のマルチポートメモリ９
０１や、図１０中の第１及び第２のマルチポートメモリ
１００１、１００２と同様の機能を有するものである。

【００５８】バンク切替装置１４１０は、Ｉ／Ｏインタ
ーフェイス１４３０に接続されたポート＃０１と、２次
元ＤＣＴコア１４２０に接続されたポート＃０２と、量
子化コア１４４０に接続されたポート＃０３と、第１の
マルチポートメモリ１４０１に接続されたポート＃１１
と、第２のマルチポートメモリ１４０２に接続されたポ
ート＃１２と、第３のマルチポートメモリ１４０３に接
続されたポート＃１３とを備え、第１〜第３のマルチポ
ートメモリ１４０１〜１４０３と、Ｉ／Ｏインターフェ
イス１４３０、２次元ＤＣＴコア１４２０及び量子化コ
ア１４４０との接続関係をトグル切り替えする機能を有
するものである。すなわち、バンク切替装置１４１０の
内部では、「ポート＃０１がポート＃１１に、ポート＃
０２がポート＃１３に、ポート＃０３がポート＃１２に
それぞれ接続された第１のトグル状態」と、「ポート＃
０１がポート＃１２に、ポート＃０２がポート＃１１
に、ポート＃０３がポート＃１３にそれぞれ接続された
第２のトグル状態」と、「ポート＃０１がポート＃１３
に、ポート＃０２がポート＃１２に、ポート＃０３がポ
ート＃１１にそれぞれ接続された第３のトグル状態」が
切り替えられる。これにより、「第１のトグル状態」で
は、Ｉ／Ｏインターフェイス１４３０に第１のマルチポ
ートメモリ１４０１が、２次元ＤＣＴコア１４２０に第
３のマルチポートメモリ１４０３が、量子化コア１４４
０に第２のマルチポートメモリ１４０２がそれぞれ割り
当てられる。「第２のトグル状態」では、Ｉ／Ｏインタ
ーフェイス１４３０に第２のマルチポートメモリ１４０
２が、２次元ＤＣＴコア１４２０に第１のマルチポート
メモリ１４０１が、量子化コア１４４０に第３のマルチ
ポートメモリ１４０３がそれぞれ割り当てられる。ま
た、「第３のトグル状態」では、Ｉ／Ｏインターフェイ
ス１４３０に第３のマルチポートメモリ１４０３が、２
次元ＤＣＴコア１４２０に第２のマルチポートメモリ１
４０２が、量子化コア１４４０に第１のマルチポートメ
モリ１４０１がそれぞれ割り当てられる。

【００５９】２次元ＤＣＴコア１４２０は、割り当てら
れたマルチポートメモリ中のデータに対して、図１０中
の２次元ＤＣＴコア１０１０と同様の処理を実行するも
のである。量子化コア１４４０は、内部にパイプライン
構成を備え、割り当てられたマルチポートメモリ中のデ
ータに量子化処理を施し、その処理結果を該割り当てら
れたマルチポートメモリに格納する機能を有するもので
ある。Ｉ／Ｏインターフェイス１４３０は、割り当てら
れたマルチポートメモリに外部からデータを書き込んだ
り、該割り当てられたマルチポートメモリから外部へデ
ータを読み出したりする機能を有する。

【００６０】図１５は、図１４の２次元ＤＣＴ及び量子
化プロセッサにおける処理のタイミングチャート図であ
って、４個のマクロブロックＡ１、Ａ２、Ａ３、Ａ４を
連続して処理する場合の例を示している。各マクロブロ
ックは、各々ｎ×ｎ要素からなるｍ個の２次元データす
なわちｍ個のブロックで構成されるものとする。

【００６１】まず、制御装置１４１１は、バンク切替装
置１４１０に「第１のトグル状態」を指示し、Ｉ／Ｏイ
ンターフェイス１４３０に外部からのデータ入力を指示
する。これにより、Ｉ／Ｏインターフェイス１４３０に
割り当てられた第１のマルチポートメモリ１４０１に外
部から第１の２次元データ群Ａ（ｈ）（ｈ＝１〜ｍ）す
なわち第１のマクロブロックＡ１が読み込まれる。

【００６２】次に、制御装置１４１１は、バンク切替装
置１４１０に「第２のトグル状態」への切り替え（図１
５中の最も左のＳＷ）を指示し、Ｉ／Ｏインターフェイ
ス１４３０に外部からのデータ入力を、２次元ＤＣＴコ
ア１４２０に２次元ＤＣＴ処理の実行をそれぞれ指示す
る。これにより、Ｉ／Ｏインターフェイス１４３０に割
り当てられた第２のマルチポートメモリ１４０２に外部
から第２の２次元データ群Ａ（ｈ）（ｈ＝１〜ｍ）すな
わち第２のマクロブロックＡ２が読み込まれるととも
に、２次元ＤＣＴコア１４２０によって第１のマルチポ
ートメモリ１４０１上の第１のマクロブロックＡ１に２
次元ＤＣＴ処理（その結果をＣ１とする。）が施され
る。この際、第３の実施例（図９）において説明したよ
うに、２次元ＤＣＴコア１４２０の中の１次元ＤＣＴプ
ロセッサの処理の空白期間が解消される結果（図２及び
図３参照）、ｍ個のブロックＡ（ｈ）（ｈ＝１〜ｍ）の
２次元ＤＣＴ連続処理が高速に実行される。

【００６３】次に、制御装置１４１１は、バンク切替装
置１４１０に「第３のトグル状態」への切り替え（図１
５中の次のＳＷ）を指示し、Ｉ／Ｏインターフェイス１
４３０に外部からのデータ入力を、２次元ＤＣＴコア１
４２０に２次元ＤＣＴ処理の実行を、量子化コア１４４
０に量子化処理の実行をそれぞれ指示する。これによ
り、Ｉ／Ｏインターフェイス１４３０に割り当てられた
第３のマルチポートメモリ１４０３への第３の２次元デ
ータ群Ａ（ｈ）（ｈ＝１〜ｍ）すなわち第３のマクロブ
ロックＡ３の読み込みと、第２のマルチポートメモリ１
４０２上の第２のマクロブロックＡ２の２次元ＤＣＴ処
理（その結果をＣ２とする。）と、第１のマルチポート
メモリ１４０１上のＣ１の量子化処理（その結果をＥ１
とする。）とが同時に実行される。この際、２次元ＤＣ
Ｔコア１４２０と同様に量子化コア１４４０において
も、ｍ個のブロックの連続パイプライン処理が高速に実
行される。

【００６４】次に、制御装置１４１１は、バンク切替装
置１４１０に「第１のトグル状態」への切り替え（図１
５中の次のＳＷ）を指示し、Ｉ／Ｏインターフェイス１
４１０に外部へのデータ出力と引き続いて外部からのデ
ータ入力とを、２次元ＤＣＴコア１４２０に２次元ＤＣ
Ｔ処理の実行を、量子化コア１４４０に量子化処理の実
行をそれぞれ指示する。これにより、Ｉ／Ｏインターフ
ェイス１４３０に割り当てられた第１のマルチポートメ
モリ１４０１上のＥ１の外部への読み出し及びこれに引
き続く該第１のマルチポートメモリ１４０１への第４の
３次元データ群Ａ（ｈ）（ｈ＝１〜ｍ）すなわち第４の
マクロブロックＡ４の読み込みと、第３のマルチポート
メモリ１４０３上の第３のマクロブロックＡ３の２次元
ＤＣＴ処理（その結果をＣ３とする。）と、第２のマル
チポートメモリ１４０２上のＣ２の量子化処理（その結
果をＥ２とする。）とが同時に実行される。

【００６５】制御装置１４１１は、以下同様の制御を繰
り返した後に、最後の２次元ＤＣＴ及び量子化の処理結
果Ｅ４を外部へ出力するようにＩ／Ｏインターフェイス
１４３０を制御する。

【００６６】図１６に複数バンクのマルチポートメモリ
を設けない比較例を示す。図１６によれば、第１のマク
ロブロックＡ１を外部からメモリに入力し、Ａ１に２次
元ＤＣＴ処理を施し、該２次元ＤＣＴ処理の結果Ｃ１に
量子化処理を施し、該量子化処理の結果Ｅ１がメモリか
ら外部へ出力された後に、第２のマクロブロックＡ２を
外部からメモリに入力する。更に、Ａ２に２次元ＤＣＴ
処理を施し、該２次元ＤＣＴ処理の結果Ｃ２に量子化処
理を施し、該量子化処理の結果Ｅ２がメモリから外部へ
出力された後に、第３のマクロブロックＡ３を外部から
メモリに入力する。つまり、図１６によれば、データ入
出力及び量子化処理に起因して２次元ＤＣＴコアに処理
の空白期間Ｔ２が生じ、データ入出力及び２次元ＤＣＴ
処理に起因して量子化コアに処理の空白期間Ｔ３が生じ
る。

【００６７】これに対して、図１４の２次元ＤＣＴ及び
量子化プロセッサによれば、図１５に示すように２次元
ＤＣＴコアの処理の空白期間Ｔ２及び量子化コアの処理
の空白期間Ｔ３がメモリバンクのトグル切り替えによっ
て解消される結果、図１６の場合に比べて複数マクロブ
ロックの２次元ＤＣＴ及び量子化の連続処理が高速化さ
れる。

【００６８】なお、図１４中の２次元ＤＣＴコア１４２
０を２次元逆ＤＣＴ処理のためのコアに、量子化コア１
４４０を逆量子化処理のためのコアにそれぞれ置き換
え、バンク切替装置１４１０におけるトグル切り替えの
順序を第１、第３、第２、第１、第３、第２、第１のト
グル状態の順に変更すれば、復号器において要求される
「逆量子化→逆ＤＣＴ」の順序の複合処理を実行するた
めのプロセッサを実現でき、複数マクロブロックの連続
処理が高速化される。また、本実施例から更にバンクの
数を増やせば、例えば符号器において要求される「ＤＣ
Ｔ→量子化→可変長符号化」といった更に複雑な連続処
理を高速化できる。

【００６９】（実施例６）図１７は、本発明の第６の実
施例に係る２次元ＤＣＴ及び量子化プロセッサのブロッ
ク図である。本実施例は、図１４中の第１〜第３のマル
チポートメモリ１４０１〜１４０３をそれぞれシングル
ポートメモリに、２次元ＤＣＴコア１４２０を第２の実
施例（図４）の構成から一方のシングルポートメモリ４
０１を除いたものにそれぞれ置き換えたものであって、
図１７中の１７０１は第１のシングルポートメモリ（バ
ンク１）、１７０２は第２のシングルポートメモリ（バ
ンク２）、１７０３は第３のシングルポートメモリ（バ
ンク３）、１７１０はバンク切替装置、１７２０は２次
元ＤＣＴコア、１７２８は該２次元ＤＣＴコア専用のシ
ングルポートメモリ、１７３０はＩ／Ｏインターフェイ
ス、１７４０は量子化コア、１７１１は全体の制御装置
である。

【００７０】図１７中の第１〜第３のシングルポートメ
モリ１７０１〜１７０３、２次元ＤＣＴコア１７２０、
及び、シングルポートメモリ１７２８は、それぞれ図４
中の第１のシングルポートメモリ４０１、２次元ＤＣＴ
コア４１０、及び、第２のシングルポートメモリ４０２
に相当するものである。

【００７１】図１７中のバンク切替装置１７１０の構成
例を図１８に示す。図１８において、１８５１、１８５
２、１８５４、１８５５、１８５７、１８５８は単方向
のバスセレクタであり、１８５３、１８５６、１８５９
は双方向のバスセレクタである。＃０１、＃０２、＃０
３、＃１１、＃１２、＃１３の各ポートは、メモリ読み
書き制御信号Ｒ／Ｗ、アドレス信号ＡＤＤＲ及びデータ
信号ＤＡＴＡを含んでいる。バスセレクタ１８５１〜１
８５９は、トグル切替信号（ＴＯＧＧＬＥ）１８０１に
従って、「ポート＃０１がポート＃１１に、ポート＃０
２がポート＃１３に、ポート＃０３がポート＃１２にそ
れぞれ内部接続された第１のトグル状態」と、「ポート
＃０１がポート＃１２に、ポート＃０２がポート＃１１
に、ポート＃０３がポート＃１３にそれぞれ内部接続さ
れた第２のトグル状態」と、「ポート＃０１がポート＃
１３に、ポート＃０２がポート＃１２に、ポート＃０３
がポート＃１１にそれぞれ内部接続された第３のトグル
状態」とを切り替える。

【００７２】図１７の２次元ＤＣＴ及び量子化プロセッ
サによれば、複数バンクのマルチポートメモリを備えた
第５の実施例の場合と同様に処理の空白期間が解消され
る結果（図１５及び図１６参照）、複数マクロブロック
の２次元ＤＣＴ及び量子化の連続処理が高速化される。
図１７の構成を「逆量子化→逆ＤＣＴ」の処理や「ＤＣ
Ｔ→量子化→可変長符号化」の処理のためのプロセッサ
に変形できる点も、第５の実施例の場合と同様である。

【００７３】なお、上記第１〜第６の実施例では２次元
ＤＣＴに話題を限定したが、本発明は他の２次元直交変
換にも適用可能である。

【００７４】

【発明の効果】以上のように、本発明によれば、例えば
ｍ個の２次元データＡ（ｈ）（ｈ＝１〜ｍ）の行成分処
理（又は列成分処理）とその処理結果であるｍ個の２次
元データＢ（ｈ）（ｈ＝１〜ｍ）の列成分処理（又は行
成分処理）とを各々一括して実行する構成を採用したの
で、処理の空白期間が削減され、演算処理サイクル数の
少ない２次元直交変換装置を提供することができる。し
かも、単一の１次元直交変換装置を備えることとしたの
で、集積化された２次元直交変換装置のチップ面積が小
さくなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る２次元ＤＣＴプロ
セッサの構成を示すブロック図である。

【図２】図１の２次元ＤＣＴプロセッサの動作を示すタ
イミングチャート図である。

【図３】図１の２次元ＤＣＴプロセッサの比較例の動作
を示すタイミングチャート図である。

【図４】本発明の第２の実施例に係る２次元ＤＣＴプロ
セッサの構成を示すブロック図である。

【図５】図４中の２つのアドレス生成装置の各々の内部
構成を示すブロック図である。

【図６】１個のブロック内の６４個の要素へのメモリア
ドレスの割り当ての例を示す図である。

【図７】図４中の２つのアドレス生成装置の各々の第１
のモード及び第２のモードの説明図である。

【図８】図４中の２つのアドレス生成装置の各々の他の
内部構成を示すブロック図である。

【図９】本発明の第３の実施例に係る２次元ＤＣＴプロ
セッサの構成を示すブロック図である。

【図１０】本発明の第４の実施例に係る２次元ＤＣＴプ
ロセッサの構成を示すブロック図である。

【図１１】図１０中のバンク切替装置の内部構成を示す
ブロック図である。

【図１２】図１０の２次元ＤＣＴプロセッサの動作を示
すタイミングチャート図である。

【図１３】図１０の２次元ＤＣＴプロセッサの比較例の
動作を示すタイミングチャート図である。

【図１４】本発明の第５の実施例に係る２次元ＤＣＴ及
び量子化プロセッサの構成を示すブロック図である。

【図１５】図１４の２次元ＤＣＴ及び量子化プロセッサ
の動作を示すタイミングチャート図である。

【図１６】図１４の２次元ＤＣＴ及び量子化プロセッサ
の比較例の動作を示すタイミングチャート図である。

【図１７】本発明の第６の実施例に係る２次元ＤＣＴ及
び量子化プロセッサの構成を示すブロック図である。

【図１８】図１７中のバンク切替装置の内部構成を示す
ブロック図である。

【符号の説明】

１０１、１０２第１及び第２のメモリ１０３１次元ＤＣＴプロセッサ１０４演算制御装置４０１、４０２第１及び第２のシングルポートメモリ４０３１次元ＤＣＴプロセッサ４０４制御装置４０５、４０６第１及び第２のアドレス生成装置４１０２次元ＤＣＴコア５０１９ビットカウンタ５１０〜５１５セレクタ８０１１０ビットカウンタ８１０〜８１５セレクタ９０１マルチポートメモリ９０３１次元ＤＣＴプロセッサ９０４制御装置９０５、９０６第１及び第２のアドレス生成装置９１０２次元ＤＣＴコア１００１、１００２第１及び第２のマルチポートメモ
リ１０１０バンク切替装置１０１１制御装置１０２０２次元ＤＣＴコア１０３０Ｉ／Ｏインターフェイス１１５１〜１１５６、１１６１〜１１６６バスセレク
タ１４０１〜１４０３第１〜第３のマルチポートメモリ１４１０バンク切替装置１４１１制御装置１４２０２次元ＤＣＴコア１４３０Ｉ／Ｏインターフェイス１４４０量子化コア１７０１〜１７０３第１〜第３のシングルポートメモ
リ１７１０バンク切替装置１７１１制御装置１７２０２次元ＤＣＴコア１７２８２次元ＤＣＴコア専用シングルポートメモリ１７３０Ｉ／Ｏインターフェイス１７４０量子化コア１８５１〜１８５９バスセレクタ

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/14 H03M 7/30 H04N 1/41 H04N 7/30 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】各々ｎ×ｎ要素からなる３ｍ個の２次元
データをＡ（ｈ）、Ｂ（ｈ）及びＣ（ｈ）（ｈ＝１〜
ｍ）とするとき、Ａ（ｈ）をＢ（ｈ）に１次元直交変換
し、該変換により得られたＢ（ｈ）をＣ（ｈ）に更に１
次元直交変換することにより２次元直交変換係数を求め
る一連の処理を連続的に実行するための２次元直交変換
装置であって、前記２次元データＡ（ｈ）、Ｂ（ｈ）及びＣ（ｈ）を格
納するための記憶装置と、ｎ要素からなる１次元ベクトルを処理するようにパイプ
ライン化された単一の１次元直交変換装置と、前記記憶装置及び前記１次元直交変換装置を制御するた
めの演算制御装置とを備え、前記演算制御装置は、前記記憶装置からＡ（ｈ）の第ｉ行又は第ｉ列の成分を
前記１次元直交変換装置に送って行列積を計算させ、該
計算の結果を前記記憶装置のＢ（ｈ）の第ｉ行又は第ｉ
列の成分のアドレスに格納する操作をＸ（ｈ）_iとし、前記記憶装置からＢ（ｈ）の第ｊ列又は第ｊ行の成分を
前記１次元直交変換装置に送って行列積を計算させ、該
計算の結果を前記記憶装置のＣ（ｈ）の第ｊ列又は第ｊ
行の成分のアドレスに格納する操作をＹ（ｈ）_jとし、操作Ｘ（ｈ）_i及びＹ（ｈ）_j（ｉ，ｊ＝１〜ｎ）をそ
れぞれＸ（ｈ）及びＹ（ｈ）とするとき、全てのｈ（ｈ＝１〜ｍ）について操作Ｘ（ｈ）の開始直
後に前記ｈと異なるｋについて操作Ｘ（ｋ）又はＹ
（ｋ）を開始した後に操作Ｙ（ｈ）を開始するように、
前記記憶装置及び前記１次元直交変換装置を制御するこ
とを特徴とする２次元直交変換装置。
【請求項２】請求項１記載の２次元直交変換装置にお
いて、前記演算制御装置は、まずｈ＝１〜ｍ及びｉ＝１〜ｎの全てのｈとｉの組合せ
について操作Ｘ（ｈ）_iを順に開始し、次にｈ＝１〜ｍ
及びｊ＝１〜ｎの全てのｈとｊの組合せについて操作Ｙ
（ｈ）_jを順に開始するように、前記記憶装置及び前記
１次元直交変換装置を制御することを特徴とする２次元
直交変換装置。
【請求項３】請求項１記載の２次元直交変換装置にお
いて、前記記憶装置は、前記２次元データＡ（ｈ）及びＣ（ｈ）を格納するため
の第１のメモリと、前記２次元データＢ（ｈ）を格納するための第２のメモ
リとを備えたことを特徴とする２次元直交変換装置。
【請求項４】請求項３記載の２次元直交変換装置にお
いて、前記演算制御装置は、前記第１のメモリに格納されたＡ（ｈ）の第ｉ行又は第
ｉ列の成分の順次読み出しをｉ＝１からｎまで行う動作
をｈ＝１からｍまで連続して行うようにアドレスを発生
する第１のモードと、前記第１のメモリに格納すべきＣ
（ｈ）の第ｊ列又は第ｊ行の成分の順次書き込みをｊ＝
１からｎまで行う動作をｈ＝１からｍまで連続して行う
ようにアドレスを発生する第２のモードとを有する第１
のアドレス生成装置と、前記第２のメモリに格納すべきＢ（ｈ）の第ｉ行又は第
ｉ列の成分の順次書き込みをｉ＝１からｎまで行う動作
をｈ＝１からｍまで連続して行うようにアドレスを発生
する第１のモードと、前記第２のメモリに格納されたＢ
（ｈ）の第ｊ列又は第ｊ行の成分の順次読み出しをｊ＝
１からｎまで行う動作をｈ＝１からｍまで連続して行う
ようにアドレスを発生する第２のモードとを有する第２
のアドレス生成装置と、前記第１及び第２のメモリ、前記１次元直交変換装置並
びに前記第１及び第２のアドレス生成装置を制御するた
めの制御装置とを備え、前記制御装置は、前記第１のメモリに格納されたＡ（ｈ）の第ｉ行又は第
ｉ列の成分を順に読み出すように前記第１のアドレス生
成装置を第１のモードで起動し、該読み出した成分を前
記１次元直交変換装置に送って行列積を計算させ、かつ
該計算の結果を前記第２のメモリのＢ（ｈ）の第ｉ行又
は第ｉ列の成分のアドレスに順に書き込むように前記第
２のアドレス生成装置を第１のモードで起動した後に、前記第２のメモリに格納されたＢ（ｈ）の第ｊ列又は第
ｊ行の成分を順に読み出すように前記第２のアドレス生
成装置を第２のモードで起動し、該読み出した成分を前
記１次元直交変換装置に送って行列積を計算させ、かつ
該計算の結果を前記第１のメモリのＣ（ｈ）の第ｊ列又
は第ｊ行の成分のアドレスに順に書き込むように前記第
１のアドレス生成装置を第２のモードで起動することを
特徴とする２次元直交変換装置。
【請求項５】請求項４記載の２次元直交変換装置にお
いて、前記制御装置は、前記第１のアドレス生成装置の起動よ
り前記１次元直交変換装置のパイプラインディレイのサ
イクル数だけ遅れて前記第２のアドレス生成装置を起動
することを特徴とする２次元直交変換装置。
【請求項６】請求項１記載の２次元直交変換装置にお
いて、前記記憶装置は、前記２次元データＡ（ｈ）、Ｂ（ｈ）及びＣ（ｈ）を格
納するための同時読み書き可能なマルチポートメモリを
備えたことを特徴とする２次元直交変換装置。
【請求項７】請求項６記載の２次元直交変換装置にお
いて、前記演算制御装置は、前記マルチポートメモリに格納されたＡ（ｈ）の第ｉ行
又は第ｉ列の成分の順次読み出しをｉ＝１からｎまで行
う動作をｈ＝１からｍまで連続して行うようにアドレス
を発生する第１のモードと、前記マルチポートメモリに
格納されることとなるＢ（ｈ）の第ｊ列又は第ｊ行の成
分の順次読み出しをｊ＝１からｎまで行う動作をｈ＝１
からｍまで連続して行うようにアドレスを発生する第２
のモードとを有する第１のアドレス生成装置と、前記マルチポートメモリに格納すべきＢ（ｈ）の第ｉ行
又は第ｉ列の成分の順次書き込みをｉ＝１からｎまで行
う動作をｈ＝１からｍまで連続して行うようにアドレス
を発生する第１のモードと、前記マルチポートメモリに
格納すべきＣ（ｈ）の第ｊ列又は第ｊ行の成分の順次書
き込みをｊ＝１からｎまで行う動作をｈ＝１からｍまで
連続して行うようにアドレスを発生する第２のモードと
を有する第２のアドレス生成装置と、前記マルチポートメモリ、前記１次元直交変換装置並び
に前記第１及び第２のアドレス生成装置を制御するため
の制御装置とを備え、前記制御装置は、前記マルチポートメモリに格納されたＡ（ｈ）の第ｉ行
又は第ｉ列の成分を順に読み出すように前記第１のアド
レス生成装置を第１のモードで起動し、該読み出した成
分を前記１次元直交変換装置に送って行列積を計算さ
せ、かつ該計算の結果を前記マルチポートメモリのＢ
（ｈ）の第ｉ行又は第ｉ列の成分のアドレスに順に書き
込むように前記第２のアドレス生成装置を第１のモード
で起動した後に、前記マルチポートメモリに格納されたＢ（ｈ）の第ｊ列
又は第ｊ行の成分を順に読み出すように前記第１のアド
レス生成装置を第２のモードで起動し、該読み出した成
分を前記１次元直交変換装置に送って行列積を計算さ
せ、かつ該計算の結果を前記マルチポートメモリのＣ
（ｈ）の第ｊ列又は第ｊ行の成分のアドレスに順に書き
込むように前記第２のアドレス生成装置を第２のモード
で起動することを特徴とする２次元直交変換装置。
【請求項８】請求項７記載の２次元直交変換装置にお
いて、前記制御装置は、前記第１のアドレス生成装置の起動よ
り前記１次元直交変換装置のパイプラインディレイのサ
イクル数だけ遅れて前記第２のアドレス生成装置を起動
することを特徴とする２次元直交変換装置。
【請求項９】各々ｎ×ｎ要素からなる３ｍ個の２次元
データをＡ（ｈ）、Ｂ（ｈ）及びＣ（ｈ）（ｈ＝１〜
ｍ）とするとき、Ａ（ｈ）をＢ（ｈ）に１次元直交変換
し、該変換により得られたＢ（ｈ）をＣ（ｈ）に更に１
次元直交変換することにより２次元直交変換係数を求め
る一連の処理を連続的に実行するための２次元直交変換
装置であって、各々前記２次元データＡ（ｈ）、Ｂ（ｈ）及びＣ（ｈ）
を格納するための複数バンクのマルチポートメモリと、前記複数バンクのマルチポートメモリのうちの割り当て
られたバンクのマルチポートメモリのデータ入出力のた
めのインターフェイスと、前記複数バンクのマルチポートメモリのうちの割り当て
られたバンクのマルチポートメモリに格納されたＡ
（ｈ）をＢ（ｈ）に１次元直交変換し、かつ前記２次元
直交変換係数が前記割り当てられたバンクのマルチポー
トメモリに格納されるように前記変換により得られたＢ
（ｈ）をＣ（ｈ）に更に１次元直交変換するための２次
元直交変換コアと、前記インターフェイスを介して外部から入力されたＡ
（ｈ）が前記２次元直交変換コアによってＣ（ｈ）に変
換されるように、前記インターフェイス及び２次元直交
変換コアへの前記複数バンクのマルチポートメモリの割
り当てをトグル切り替えするためのバンク切替装置とを
備え、前記２次元直交変換コアは、ｎ要素からなる１次元ベクトルを処理するようにパイプ
ライン化された単一の１次元直交変換装置と、前記割り当てられたバンクのマルチポートメモリに格納
されたＡ（ｈ）の第ｉ行又は第ｉ列の成分の順次読み出
しをｉ＝１からｎまで行う動作をｈ＝１からｍまで連続
して行うようにアドレスを発生する第１のモードと、前
記割り当てられたバンクのマルチポートメモリに格納さ
れることとなるＢ（ｈ）の第ｊ列又は第ｊ行の成分の順
次読み出しをｊ＝１からｎまで行う動作をｈ＝１からｍ
まで連続して行うようにアドレスを発生する第２のモー
ドとを有する第１のアドレス生成装置と、前記割り当てられたバンクのマルチポートメモリに格納
すべきＢ（ｈ）の第ｉ行又は第ｉ列の成分の順次書き込
みをｉ＝１からｎまで行う動作をｈ＝１からｍまで連続
して行うようにアドレスを発生する第１のモードと、前
記割り当てられたバンクのマルチポートメモリに格納す
べきＣ（ｈ）の第ｊ列又は第ｊ行の成分の順次書き込み
をｊ＝１からｎまで行う動作をｈ＝１からｍまで連続し
て行うようにアドレスを発生する第２のモードとを有す
る第２のアドレス生成装置と、前記割り当てられたバンクのマルチポートメモリ、前記
１次元直交変換装置並びに前記第１及び第２のアドレス
生成装置を制御するための制御装置とを備え、前記制御装置は、前記割り当てられたバンクのマルチポートメモリに格納
されたＡ（ｈ）の第ｉ行又は第ｉ列の成分を順に読み出
すように前記第１のアドレス生成装置を第１のモードで
起動し、該読み出した成分を前記１次元直交変換装置に
送って行列積を計算させ、かつ該計算の結果を前記割り
当てられたバンクのマルチポートメモリのＢ（ｈ）の第
ｉ行又は第ｉ列の成分のアドレスに順に書き込むように
前記第２のアドレス生成装置を第１のモードで起動した
後に、前記割り当てられたバンクのマルチポートメモリに格納
されたＢ（ｈ）の第ｊ列又は第ｊ行の成分を順に読み出
すように前記第１のアドレス生成装置を第２のモードで
起動し、該読み出した成分を前記１次元直交変換装置に
送って行列積を計算させ、かつ該計算の結果を前記割り
当てられたバンクのマルチポートメモリのＣ（ｈ）の第
ｊ列又は第ｊ行の成分のアドレスに順に書き込むように
前記第２のアドレス生成装置を第２のモードで起動する
ことを特徴とする２次元直交変換装置。
【請求項１０】各々ｎ×ｎ要素からなる３ｍ個の２次
元データをＡ（ｈ）、Ｂ（ｈ）及びＣ（ｈ）（ｈ＝１〜
ｍ）とするとき、Ａ（ｈ）をＢ（ｈ）に１次元直交変換
し、該変換により得られたＢ（ｈ）をＣ（ｈ）に更に１
次元直交変換することにより２次元直交変換係数を求め
る一連の処理を連続的に実行するための２次元直交変換
装置であって、各々前記２次元データＡ（ｈ）及びＣ（ｈ）を格納する
ための複数バンクのシングルポートメモリと、前記複数バンクのシングルポートメモリのうちの割り当
てられたバンクのシングルポートメモリのデータ入出力
のためのインターフェイスと、前記２次元データＢ（ｈ）を格納するための専用シング
ルポートメモリと、前記複数バンクのシングルポートメモリのうちの割り当
てられたバンクのシングルポートメモリに格納されたＡ
（ｈ）を前記専用シングルポートメモリ中のＢ（ｈ）に
１次元直交変換し、かつ前記２次元直交変換係数が前記
割り当てられたバンクのシングルポートメモリに格納さ
れるように前記変換により得られたＢ（ｈ）をＣ（ｈ）
に更に１次元直交変換するための２次元直交変換コア
と、前記インターフェイスを介して外部から入力されたＡ
（ｈ）が前記２次元直交変換コアによってＣ（ｈ）に変
換されるように、前記インターフェイス及び２次元直交
変換コアへの前記複数バンクのシングルポートメモリの
割り当てをトグル切り替えするためのバンク切替装置と
を備え、前記２次元直交変換コアは、ｎ要素からなる１次元ベクトルを処理するようにパイプ
ライン化された単一の１次元直交変換装置と、前記割り当てられたバンクのシングルポートメモリに格
納されたＡ（ｈ）の第ｉ行又は第ｉ列の成分の順次読み
出しをｉ＝１からｎまで行う動作をｈ＝１からｍまで連
続して行うようにアドレスを発生する第１のモードと、
前記割り当てられたバンクのシングルポートメモリに格
納すべきＣ（ｈ）の第ｊ列又は第ｊ行の成分の順次書き
込みをｊ＝１からｎまで行う動作をｈ＝１からｍまで連
続して行うようにアドレスを発生する第２のモードを有
する第１のアドレス生成装置と、前記専用シングルポートメモリに格納すべきＢ（ｈ）の
第ｉ行又は第ｉ列の成分の順次書き込みをｉ＝１からｎ
まで行う動作をｈ＝１からｍまで連続して行うようにア
ドレスを発生する第１のモードと、前記専用シングルポ
ートメモリに格納されたＢ（ｈ）の第ｊ列又は第ｊ行の
成分の順次読み出しをｊ＝１からｎまで行う動作をｈ＝
１からｍまで連続して行うようにアドレスを発生する第
２のモードとを有する第２のアドレス生成装置と、前記割り当てられたバンクのシングルポートメモリ、前
記専用シングルポートメモリ、前記１次元直交変換装置
並びに前記第１及び第２のアドレス生成装置を制御する
ための制御装置とを備え、前記制御装置は、前記割り当てられたバンクのシングルポートメモリに格
納されたＡ（ｈ）の第ｉ行又は第ｉ列の成分を順に読み
出すように前記第１のアドレス生成装置を第１のモード
で起動し、該読み出した成分を前記１次元直交変換装置
に送って行列積を計算させ、かつ該計算の結果を前記専
用シングルポートメモリのＢ（ｈ）の第ｉ行又は第ｉ列
の成分のアドレスに順に書き込むように前記第２のアド
レス生成装置を第１のモードで起動した後に、前記専用シングルポートメモリに格納されたＢ（ｈ）の
第ｊ列又は第ｊ行の成分を順に読み出すように前記第２
のアドレス生成装置を第２のモードで起動し、該読み出
した成分を前記１次元直交変換装置に送って行列積を計
算させ、かつ該計算の結果を前記割り当てられたバンク
のシングルポートメモリのＣ（ｈ）の第ｊ列又は第ｊ行
の成分のアドレスに順に書き込むように前記第１のアド
レス生成装置を第２のモードで起動することを特徴とす
る２次元直交変換装置。