JPH06309349A

JPH06309349A - プログラム制御のプロセッサ

Info

Publication number: JPH06309349A
Application number: JP5099137A
Authority: JP
Inventors: Toshiyuki Araki; 敏之荒木; Kunitoshi Aono; 邦年青野; Toshihide Akiyama; 利秀秋山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-04-26
Filing date: 1993-04-26
Publication date: 1994-11-04
Anticipated expiration: 2017-07-22
Also published as: JP3305406B2

Abstract

(57)【要約】【目的】データの演算性能が向上した高性能のプログ
ラム制御のプロセッサを提供する。【構成】通常のデータ（＝スカラ）演算や分岐等の処
理を行うスカラ演算ユニット１０１、構成が同一のｎ個
のベクトル演算ユニット１０２、入力ベクトルデータを
各ベクトル演算ユニット１０２内のベクトルメモリ３０
４にブロックベクトルとして分割するベクトル分配器１
０３、各ベクトル演算ユニット１０２内のベクトルメモ
リ４０４に格納されているブロックベクトルを出力ベク
トルに結合するベクトル結合器１０４、これらの回路ブ
ロックの動作をプログラムとして格納する命令メモリ１
０５、前記命令メモリ１０５を順次に読みだしていくシ
ーケンサ１０６、および読みだされた命令を解析して各
回路ブロックに制御信号を出力するデコーダ１０７を備
え、スカラ演算ユニット１０１はベクトル演算ユニット
１０２内のスカラレジスタを参照できるスカラバス入力
を有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プログラム制御方式
のプロセッサに関するもので、特に高速演算処理性能を
要するデジタル信号処理分野で利用するデジタル・シグ
ナル・プロセッサ（ＤＳＰ）のアーキテクチャに関する
ものである。

【０００２】

【従来の技術】従来のプログラム制御方式のプロセッサ
例えばマイクロプロセッサ等の命令セットには、演算、
メモリまたはレジスタの読みだし／書き込み、分岐等の
通常の命令が実装されており、これらの命令を用いたプ
ログラミングを１命令ずつ逐次実行していくことで各種
の処理を実現している。

【０００３】しかしながら、高速演算処理性能を要する
デジタル信号処理例えば動画像処理分野においては、従
来からプログラム制御方式のＤＳＰの処理性能の向上が
課題となっている。上記課題の解決策の例として、平成
３年特許願第２１０５号明細書に記載されている方式が
挙げられる。これは、パイプライン演算器をプロセッサ
の演算資源として実装し、命令セットの中にベクトル演
算命令を実現する方法である。

【０００４】しかし、今後はより高解像度の動画像処理
が要求されており、さらなるプロセッサの処理性能の向
上が課題となっている。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
プログラム制御方式のプロセッサは、より高解像度の動
画像処理等において性能不足であり、データの演算性能
の向上が最大の課題である。この発明は上述の課題に鑑
みて、高性能のプログラム制御のプロセッサを提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】請求項１記載のプログラ
ム制御のプロセッサは、命令メモリ、命令メモリを制御
するシーケンサ、読みだされた命令を解析し処理を制御
するデコーダを備えたプログラム制御のプロセッサであ
って、並列ベクトル命令を含む複数の命令を実装すると
ともに並列ベクトル命令に基づくベクトル演算をパイプ
ライン方式で実行する複数のベクトル演算ユニットと、
演算器とレジスタによって構成されるスカラ演算ユニッ
トと、入力ベクトルデータをベクトル演算ユニット内に
ブロックベクトルとして分割して格納するベクトル分配
器と、ベクトル演算ユニット内に格納されているブロッ
クベクトルを出力ベクトルに結合するベクトル結合器と
を備え、全てのベクトル演算ユニットの演算制御はデコ
ーダにより同一に制御され、デコーダは実行される命令
が並列ベクトル命令以外の場合はスカラ演算ユニットに
より実行し、実行される命令が並列ベクトル命令でその
結果がベクトルの場合はベクトル演算ユニット内に格納
されベクトル結合器により出力し、結果がスカラの場合
はベクトル演算ユニット内の特定のレジスタに格納され
スカラ演算ユニットへの転送を可能にするバスを介して
全てのベクトル演算ユニット内のレジスタの参照を可能
にする機能を持つことを特徴とする。

【０００７】請求項２記載のプログラム制御のプロセッ
サは、請求項１において、ブロックベクトルを格納する
記憶装置をダブルバッファ方式で構成し、ベクトル分配
器とベクトル結合器がシーケンサと独立に動作し、入出
力ベクトルの入出力と同時に並列ベクトル演算を実行す
る機能を持つ。請求項３記載のプログラム制御のプロセ
ッサは、請求項１において、並列ベクトル命令は、複数
のベクトル演算ユニットの内の任意のベクトル演算ユニ
ットを動作させるか否かの制御を行う指示子を含み、デ
コーダは、指示子により任意のベクトル演算ユニットの
動作をさせるか否かを制御する機能を持つ。

【０００８】

【作用】請求項１のプロセッサによれば、複数のベクト
ル演算ユニット、ベクトル分配器、ベクトル結合器を備
えることにより、複数のベクトル演算を同時並列的に行
うことが可能で、高性能なプログラム制御のプロセッサ
を実現する。請求項２のプロセッサによれば、ベクトル
演算ユニット内のベクトルを格納しておく記憶装置をダ
ブルバッファ方式にし、ベクトル分配器とベクトル結合
器がシーケンサと独立に動作することで、入出力ベクト
ルの入出力と同時に並列ベクトル演算を行うことがで
き、さらに高性能なプログラム制御のプロセッサを実現
する。

【０００９】請求項３のプロセッサによれば、ｎ個のベ
クトル演算ユニットを備えたプロセッサにおいて、ｎ分
割より小さいｍ分割（ｎ＞ｍ）でしか並列処理できない
場合、余分なベクトル演算ユニットを動作させないので
消費電力を少なくできる。

【００１０】

【実施例】この発明のプロセッサの構成を示す第１の実
施例（請求項１記載のものに対応する）を図１に示す。
このプロセッサは、２系統の画像データ（＝入力ベクト
ル）を入力とし、プログラム制御により処理を行い１系
統の画像データ（＝出力ベクトル）を出力、またはスカ
ラを出力するものである。

【００１１】この第１の実施例のプロセッサの主構成要
素は、通常のデータ（＝スカラ）演算例えば加算減算等
の算術演算や分岐等の処理を行うスカラ演算ユニット
（ＳＰＵ）１０１、構成が同一のｎ個のベクトル演算ユ
ニット（ＶＰＵ）１０２−１〜１０２−ｎ、入力ベクト
ルデータを各ベクトル演算ユニット１０２−１〜１０２
−ｎ内のベクトルメモリ３０４にブロックベクトルとし
て分割するベクトル分配器１０３、各ベクトル演算ユニ
ット１０２−１〜１０２−ｎ内のベクトルメモリ４０４
に格納されているブロックベクトルを出力ベクトルに結
合するベクトル結合器１０４、これらの回路ブロックの
動作をプログラムとして格納する命令メモリ１０５、前
記命令メモリを順次に読みだしていくシーケンサ１０
６、読みだされた命令を解析して各回路ブロックに制御
信号を出力するデコーダ１０７である。

【００１２】上記スカラ演算ユニット１０１は、算術論
理演算回路やレジスタなどによって構成されている従来
のプロセッサに、各ベクトル演算ユニットユニット１０
２−１〜１０２−ｎ内のスカラレジスタを参照できるス
カラバス入力を備えている。多くの画像処理、例えば空
間フィルタリング、パターンマッチング、画像圧縮／伸
張等では、ｎ画素×ｎ画素（ブロック）単位で並列処理
できるアプリケーションが多く、またそのブロックに対
する処理の内容は全てのブロックに同様のベクトル演算
の組み合わせであることが多い。上記ベクトル演算と
は、１ブロック内の１画素をベクトルＸの１要素Ｘi と
したベクトル演算である。例えば２ブロックの差Ｚをも
とめる演算は（数１）、積和ｚを求める演算は（数
２）、総和ｚを求める演算は（数３）で表される。（数
１）は結果がベクトルであり、（数２）および（数３）
の結果はスカラである。

【００１３】

【数１】

【００１４】

【数２】

【００１５】

【数３】

【００１６】図１に示すプロセッサのベクトル演算ユニ
ット１０２−１〜１０２−ｎは同一構成であり、例えば
ベクトル演算ユニット１０２−１は、上記のようなベク
トル演算をブロック単位で実行できるベクトル演算器２
００と入出力用のベクトルデータを格納する複数個のベ
クトルメモリ３０４，４０４で構成されている。図２に
図１におけるベクトル演算器２００の一構成例を示す。
上記ベクトル演算器２００は、算術論理演算器，乗算器
などの演算器Ａ２０１、演算器Ｂ２０２、加算器２０３
と２つのパイプラインレジスタ２０４，２０５と累算結
果を格納するスカラレジスタ２０６が、複数の選択回路
２０７，２０８，２０９，２１０，２１１でパイプライ
ン結合されたものである。

【００１７】図１のプロセッサにおけるベクトル演算ユ
ニット１０２−１〜１０２−ｎの動作はすべて同一で、
前記デコーダ１０７により制御され、ベクトルメモリ３
０４に格納されているブロックベクトルに対して同じベ
クトル演算をベクトル演算ユニット１０２−１〜１０２
−ｎ内で同時並列的に行い、その演算結果がベクトルな
らベクトルメモリ４０４に、スカラならスカラレジスタ
２０６に格納する。また、スカラレジスタ２０６はスカ
ラバスを介してデータを同時または順次にスカラ演算ユ
ニット１０１へ転送できる。

【００１８】図１におけるベクトル分配器１０３の一構
成例を図３に示す。このベクトル分配器１０３は、外部
へのアドレスを発生する外部アドレス発生器３０１によ
って読みだされたデータはすべてのベクトル演算ユニッ
ト１０２−１〜１０２−ｎ内のベクトルメモリ３０４に
入力され、書き込み制御回路３０２によってどのベクト
ルメモリ３０４に書き込むかを制御する。この時の各ベ
クトルメモリ３０４に出力するアドレスは内部アドレス
発生器３０３で生成する。このベクトル分配器１０３
は、上記構成によりプロセッサ外部に格納されている入
力ベクトル例えば画像データを連続的に読みだし、各ベ
クトル演算ユニット１０２−１〜１０２−ｎ内のベクト
ルメモリ３０４に並列処理できる形式の同数の要素を有
したブロックベクトルに分配する。

【００１９】図１におけるベクトル結合器１０４の一構
成例を図４に示す。このベクトル結合器１０４は、すべ
てのベクトル演算ユニット１０２−１〜１０２−ｎ内の
ベクトルメモリ４０４に格納されているブロックベクト
ルを内部アドレス発生器４０３の出力するアドレスによ
り各ベクトルメモリ４０４から同時に読みだし、読みだ
し制御回路４０２によって前記ベクトルメモリ４０４の
出力を制御し、外部アドレス発生器４０１により生成さ
れたアドレスと同時にプロセッサ外部へ順次出力され
る。

【００２０】上記ベクトル分配器１０３とベクトル結合
器１０４の動作の概念図を図５に示す。入力ベクトルと
してＸ画素×Ｙ画素の画像データを考える。プロセッサ
がｎ個のベクトル演算ユニット１０２−１〜１０２−ｎ
を備えているとすると、ベクトル分配器１０３は、画像
データを縦方向にｎ個に分割して各ベクトル演算ユニッ
ト１０２−１〜１０２−ｎ内のベクトルメモリ３０４に
Ｘ画素×Ｙ／ｎ画素のブロックベクトルとして格納す
る。また、ベクトル結合器１０４は、上記分割の逆で、
各ベクトル演算ユニット１０２−１〜１０２−ｎ内のベ
クトルメモリ４０４にＸ画素×Ｙ／ｎ画素のブロックベ
クトルを元の画像データの形式のＸ画素×Ｙ画素の画像
データの出力ベクトルとして格納する。図５で示した分
割／結合の方法は画像データを縦方向に分割している
が、アプリケーションによっては矩形のブロック分割や
画素分割等の方式になる。

【００２１】図１のプロセッサには、従来のプロセッサ
の命令に加えて、並列ベクトル命令を実装している。前
記デコーダ１０７によって解析され実行する命令が並列
ベクトル命令ならベクトル演算ユニット１０２−１〜１
０２−ｎ内で演算を行い、並列ベクトル命令以外ならス
カラ演算ユニット１０１内で演算を行う。前記デコーダ
１０７は、読みだされた命令が並列ベクトル命令ならベ
クトル演算ユニット１０２−１〜１０２−ｎ全てに同じ
制御信号を出力し同一の演算を実行させ、並列ベクトル
命令以外ならスカラ演算ユニット１０１に制御信号を出
力し演算を実行させる。並列ベクトル命令かどうかは命
令のビットマップにより判断する。例えばビットマップ
の１ビットをその制御ビットとすることで可能である。

【００２２】従来のプロセッサにおける画像データの平
均値を求めるプログラムは、図６（ａ），（ｂ）に例を
示すようなフローになる。従来のプロセッサ１では、同
図（ａ）のように、データの入力、累算の処理をデータ
数回行って、データ数で除算する。従来のプロセッサ２
では、同図（ｂ）に示すように、ベクトルの入力、累算
を行うベクトル命令を行って、データ数で除算する。

【００２３】一方、図１のプロセッサにおけるプログラ
ムは、図７（ａ），（ｂ）に例を示すようなフローにな
る。なお、同図（ｂ）は２つの画像データの差を求める
フローである。図７（ａ）におけるプロセッサは、最初
に画像データをベクトルとして各画素を連続的にベクト
ル分配器１０３によって各ベクトル演算ユニット１０２
−１〜１０２−ｎ内のベクトルメモリ３０４に入力を行
う。この場合、各ベクトル演算ユニット１０２−１〜１
０２−ｎ内のベクトルメモリ３０４に同じ画素数を格納
する。

【００２４】つぎに、各ベクトル演算ユニット１０２−
１〜１０２−ｎ内のベクトルメモリ３０４に分配された
ブロックベクトルをソースとした各ベクトル要素の総和
スカラを演算する並列ベクトル命令を実行する。この時
のベクトル演算は（数３）に示した計算となる。この並
列ベクトル命令が終了するまで次の処理は行われない。

【００２５】そして、上記並列ベクトル命令が終了する
と、各ベクトル演算ユニット１０２−１〜１０２−ｎ内
のスカラレジスタ２０６には各ブロックベクトルの要素
の和が格納されているので、スカラ演算ユニット１０１
を使用して、すべてのブロックベクトルの要素の和を順
次加算していく。最後に、総画素数で除算を行うこと
で、入力した画像データの平均値が計算されたことにな
る。

【００２６】図７（ｂ）では、最初に２系統の画像デー
タをベクトルとして各画素を連続的にベクトル分配器１
０３によって各ベクトル演算ユニット１０２−１〜１０
２−ｎ内のベクトルメモリ３０４に入力を行う。この時
の分配の方法は、各ベクトル演算ユニット１０２−１〜
１０２−ｎ内のベクトルメモリ３０４に同じ画素数を格
納する。

【００２７】つぎに、各ベクトル演算ユニット１０２−
１〜１０２−ｎ内のベクトルメモリ３０４に分配された
ブロックベクトルを２つのソースとしたブロックベクト
ルの差ベクトル（各要素同士の差）の演算を行い、結果
を各ベクトル演算ユニット１０２−１〜１０２−ｎ内の
ベクトルメモリ４０４へ格納する並列ベクトル命令を実
行する。

【００２８】そして、上記並列ベクトル命令が終了する
と、各ベクトル演算ユニット１０２−１〜１０２−ｎ内
のベクトルメモリ４０４には各差ベクトルが格納されて
いるので、ベクトル結合器１０４を用いて、入力データ
と同様の形式にして、出力を行う。上記２つの例の実行
の処理時間の従来のプロセッサと第１の実施例のプロセ
ッサとの比較を図８のタイミングチャートに示す。図８
から明らかなように、実行時間は短縮され性能が向上し
ている。

【００２９】また、この第１の実施例のプロセッサのベ
クトル演算ユニット１０２−１〜１０２−ｎ内の出力用
のベクトルメモリ４０４の出力をベクトル演算器２００
に入力しているので、１つの並列ベクトル命令の結果を
次の並列ベクトル命令の入力として用いることが可能で
ある。つまり、並列ベクトル命令と通常の命令を組み合
わせることでより複雑なアプリケーションにも対応可能
である。

【００３０】以上説明してきたように、第１の実施例の
プロセッサは、例えば画像処理分野で画像分割方式で並
列処理可能なアプリケーションにおいて、顕著に性能そ
の性能の向上が図れる。この発明のプロセッサの構成を
示す第２の実施例（請求項２記載のものに対応する）を
図９に示す。図９において、ベクトル演算ユニット１０
２′−１〜１０２′−ｎにおけるブロックベクトルを格
納するベクトルメモリをダブルバッファ方式で構成して
いる点が図１のプロセッサと違う。図９のベクトル分配
器１０３′、ベクトル結合器１０４′は図１のそれらと
は動作制御が違っており、起動命令を実行するとシーケ
ンサ１０６およびデコーダ１０７とは独立にベクトル転
送が実行可能である。それ以外は図１のプロセッサと同
様である。

【００３１】このダブルバッファ方式のベクトルメモリ
は、図１０（ａ）に入力側の構成例を、図１０（ｂ）に
出力側の構成例を、それぞれ示すように、ベクトルメモ
リ１００１，１００２，１００３，１００４と選択回路
１００５，１００６，１００７，１００８，１００９，
１０１０，１０１１とで構成される。図１０（ａ），
（ｂ）において、各選択回路１００５〜１０１１の制御
により、ある期間において、例えば一方のベクトルメモ
リ１００１，１００３がベクトル演算器２００との間で
ブロックベクトルを転送可能（アクセス権がベクトル演
算器２００）であるときは、他方のベクトルメモリ１０
０２，１００４はベクトル分配器１０３′またはベクト
ル結合器１０４′との間での転送可能（アクセス権がベ
クトル分配器１０３′またはベクトル結合器１０４′）
であるように排他制御される。つまり、その期間が終了
するとアクセス権の交換を行う。このアクセス権の交換
の制御は内部の特定の命令または外部からの同期信号で
すべて同時に行う。

【００３２】図９のプロセッサの動作は、入力ベクトル
の入力、ベクトル演算を含む演算処理、出力ベクトルの
出力をパイプライン並列で行う。その動作を図１１に示
すタイミング図を用いて説明する。この図１１は、前述
の例２で示したような処理結果がベクトルとなる処理を
複数の入力ベクトルに行った場合である。図１１より明
らかなように、ｎ番目の入力を処理している期間は、ｎ
＋１番目を入力しており、またｎ−１番目の結果を出力
している。

【００３３】つまり図９のプロセッサは、入出力ベクト
ルの外部との転送と演算処理が並列に行われ、図８のプ
ロセッサ１（第１の実施例）の場合の処理時間で(1) と
(2-1),(2-2) とがパイプライン動作し、さらに性能が向
上する。したがって、実時間性の要求される動画像処理
にも対応できる。この発明によるプログラム制御のプロ
セッサの第３の実施例（請求項３記載のものに対応す
る）において用いるデコーダの概念図を図１２に示す。
第３の実施例のプロセッサは、図１と同様であるが、デ
コーダの制御が異なる。

【００３４】第３の実施例のプロセッサは、並列ベクト
ル命令の命令コードの中に複数実装されているベクトル
演算ユニット１０２−１〜１０２−ｎの内の任意のユニ
ットを動作させる指示子を実装している。例えば、ベク
トル演算ユニットを４個（ｎ＝４）備えたプロセッサの
場合、機械語に４ビットの領域を前記指示子として割り
当てる。前記指示子４ビットの各１ビットは、各ベクト
ル演算ユニットの動作をするかしないのかの制御に対応
させ、「１」なら動作し、「０」なら動作しないように
設定する。その例を幾つか（表１）に示す。「○」は、
動作させる場合で「×」は動作させない場合である。

【００３５】

【表１】

【００３６】図１２において、シーケンサ１０６（図
１）によって読みだされた命令コードの下位４ビットは
上述の指示子で、デコーダ１０７′はこれらのビットを
そのまま動作イネーブル信号として、各対応するベクト
ル演算ユニット１０２に演算内容を示す制御信号ととも
に出力する。したがって、各ベクトル演算ユニット１０
２は、制御信号の中の前記動作イネーブル信号の状態に
よって、動作するか否かを判断する。動作させないため
の制御の例は、パイプライン演算を司るクロックを禁止
し、何も状態遷移させないことで実現する。

【００３７】第３の実施例のプロセッサは、ｎ個のベク
トル演算ユニットに対する制御は同一であるが、アプリ
ケーションによって入力ベクトルをｎ分割して並列処理
はできないが、ｎ分割より小さいｍ分割（ｎ＞ｍ）で並
列処理できる場合、余分なベクトル演算ユニットを動作
させないので消費電力を少なくできる。

【００３８】

【発明の効果】請求項１記載のプロセッサは、複数のベ
クトル演算ユニットとベクトル分配器とベクトル結合器
を備えることで、簡単にデータ分割方式の並列処理が実
現し、処理時間が短縮され、性能が向上する。請求項２
記載のプロセッサは、ベクトル演算ユニット内のベクト
ルメモリをダブルバッファ方式で構成し、シーケンサと
入出力を独立に動作させることで、入出力ベクトルの入
出力と同時に並列ベクトル演算を行うことができ、さら
に性能が向上する。

【００３９】請求項３記載のプロセッサは、アプリケー
ションに依存した並列処理の数により、実装した任意の
ベクトル演算ユニットの動作を禁止でき、余分なベクト
ル演算ユニットを動作させないので、無駄な電力を削減
できる。

【図面の簡単な説明】

【図１】この発明によるプログラム制御のプロセッサの
第１の実施例のブロック図である。

【図２】図１におけるベクトル演算器の構成例のブロッ
ク図である。

【図３】図１におけるベクトル分配器の構成例のブロッ
ク図である。

【図４】図１におけるベクトル結合器の構成例のブロッ
ク図である。

【図５】図１のプログラム制御のプロセッサにおけるベ
クトル分配／結合の概念図である。

【図６】従来のプログラム制御のプロセッサの動作説明
のためのフロー図である。

【図７】図１のプログラム制御のプロセッサの動作説明
のためのフロー図である。

【図８】従来のプログラム制御のプロセッサと図１のプ
ログラム制御のプロセッサとの処理時間の比較図であ
る。

【図９】この発明によるプログラム制御のプロセッサの
第２の実施例のブロック図である。

【図１０】図９のプログラム制御のプロセッサのダブル
バッファ構成のベクトルメモリの構成例のブロック図で
ある。

【図１１】図９のプログラム制御のプロセッサの動作説
明のためのタイミング図である。

【図１２】この発明によるプログラム制御のプロセッサ
の第３の実施例において用いるデコーダの概念図であ
る。

【符号の説明】

１０１スカラ演算ユニット１０２ベクトル演算ユニット１０３ベクトル分配器１０４ベクトル結合器１０５命令メモリ１０６シーケンサ１０７デコーダ

Claims

【特許請求の範囲】

【請求項１】命令メモリ、命令メモリを制御するシー
ケンサ、読みだされた命令を解析し処理を制御するデコ
ーダを備えたプログラム制御のプロセッサであって、並列ベクトル命令を含む複数の命令を実装するととも
に、前記並列ベクトル命令に基づくベクトル演算をパイ
プライン方式で実行する複数のベクトル演算ユニット
と、演算器とレジスタによって構成されるスカラ演算ユニッ
トと、入力ベクトルデータを前記ベクトル演算ユニット内にブ
ロックベクトルとして分割して格納するベクトル分配器
と、前記ベクトル演算ユニット内に格納されているブロック
ベクトルを出力ベクトルに結合するベクトル結合器とを
備え、全ての前記ベクトル演算ユニットの演算制御は前記デコ
ーダにより同一に制御され、前記デコーダは実行される命令が前記並列ベクトル命令
以外の場合は前記スカラ演算ユニットにより実行し、前記実行される命令が前記並列ベクトル命令でその結果
がベクトルの場合は前記ベクトル演算ユニット内に格納
され前記ベクトル結合器により出力し、前記結果がスカ
ラの場合は前記ベクトル演算ユニット内の特定のレジス
タに格納され前記スカラ演算ユニットへの転送を可能に
するバスを介して全ての前記ベクトル演算ユニット内の
前記レジスタの参照を可能にする機能を持つことを特徴
とするプログラム制御のプロセッサ。
【請求項２】ベクトル演算ユニットは、ブロックベク
トルを格納する記憶装置をダブルバッファ方式で構成
し、ベクトル分配器とベクトル結合器がシーケンサと独
立に動作し、入出力ベクトルの入出力と同時に並列ベク
トル演算を実行する機能を持つ請求項１記載のプログラ
ム制御のプロセッサ。
【請求項３】並列ベクトル命令は、複数のベクトル演
算ユニットの内の任意のベクトル演算ユニットを動作さ
せるか否かの制御を行う指示子を含み、デコーダは、前
記指示子により任意のベクトル演算ユニットの動作をさ
せるか否かを制御する機能を持つ請求項１記載のプログ
ラム制御のプロセッサ。