JP2959104B2 - 信号処理プロセッサ - Google Patents
信号処理プロセッサInfo
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- JP2959104B2 JP2959104B2 JP29608090A JP29608090A JP2959104B2 JP 2959104 B2 JP2959104 B2 JP 2959104B2 JP 29608090 A JP29608090 A JP 29608090A JP 29608090 A JP29608090 A JP 29608090A JP 2959104 B2 JP2959104 B2 JP 2959104B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号処理プロセッサに関し、特に動画像の圧
縮伸張処理に適した信号処理プロセッサに関する。
縮伸張処理に適した信号処理プロセッサに関する。
動画像の符号化による高能率圧縮の手法として、動き
補償処理とDCT（離散的コサイン変換）処理がある。
補償処理とDCT（離散的コサイン変換）処理がある。
一般に、動画像の圧縮処理方法は、連続するフレーム
に高い相関があることを利用し、その差分を情報として
送るものである。
に高い相関があることを利用し、その差分を情報として
送るものである。
さらに、帯域圧縮率を上げるために動き処理があり、
これは、前画面との差分をとるのに先立ち、画面内の物
体の動きを検出し、移動量を符号化して送り、その後差
分をとるというものである。
これは、前画面との差分をとるのに先立ち、画面内の物
体の動きを検出し、移動量を符号化して送り、その後差
分をとるというものである。
DCT処理は、画像を周波数成分に変換することを利用
した効率的な符号化技術である。
した効率的な符号化技術である。
また、連続するフレーム間に相関がない場合に対応す
るため、フレーム内フレーム間適応予測が導入される。
るため、フレーム内フレーム間適応予測が導入される。
これらの一連の処理手法が画像符号化方式のベースで
ある。
ある。
以下に各処理に必要な基本演算式を（１）〜（３）式
にて示す。
にて示す。
動き補償処理 Σ|xj−yk| ……（１） DCT処理 Σxjyk ……（２） フレーム内フレーム間適応予測 Σ（xj−yk）２ ……（３） ここで、xjは現フレームの画素データ、ykは前フレー
ムの画素データをそれぞれ示す。
ムの画素データをそれぞれ示す。
また、DCTの高速処理手法としてFCT（高速コサイン変
換）があり、第６図に示すようなバタフライ演算を基本
演算としている。
換）があり、第６図に示すようなバタフライ演算を基本
演算としている。
以上のように動画像処理を行なうためには、フレーム
間ごとの情報を、前述の基本演算にしたがってプロセッ
サで演算し、処理する必要がある。
間ごとの情報を、前述の基本演算にしたがってプロセッ
サで演算し、処理する必要がある。
従来の信号処理プロセッサの一例を第４図に示す。
第４図において、従来の信号処理プロセッサは、デー
タメモリ４と、乗算器５と、シフトレジスタ６と、算術
演算器７と、累算器８と、レジスタ９と、パラレル論理
ユニット10と、プログラムメモリ11と、選択回路12〜14
と、データバス15,16とから構成されていた。
タメモリ４と、乗算器５と、シフトレジスタ６と、算術
演算器７と、累算器８と、レジスタ９と、パラレル論理
ユニット10と、プログラムメモリ11と、選択回路12〜14
と、データバス15,16とから構成されていた。
選択回路12はデータバス16またはデータバス15のいず
れかを選択する。
れかを選択する。
選択回路13は乗算器５の出力または累算器８の出力の
いずれかを選択する。
いずれかを選択する。
次に、従来の信号処理プロセッサの動作について説明
する。
する。
まず、データバス16と、選択回路12とから、それぞ
れ、乗算器５にデータが入力され、両入力が乗算され
る。
れ、乗算器５にデータが入力され、両入力が乗算され
る。
次に、累算器８の出力と、選択回路13の出力とが算術
演算器７に入力され、両入力の演算が行なわれる。
演算器７に入力され、両入力の演算が行なわれる。
演算結果は累算器８に入力される。
累算８の出力は、データバス16に出力され、さらに、
算術演算器７の入力および選択回路13に入力される。
算術演算器７の入力および選択回路13に入力される。
また、上述の一連の動作とは独立して、次の演算を実
行できる。
行できる。
レジスタ９には、データメモリ４からの１演算分のデ
ータが格納されている。
ータが格納されている。
選択回路14はレジスタ９の内容またはプログラムメモ
リ11の内容をデータバス15を介して選択する。
リ11の内容をデータバス15を介して選択する。
パラレル論理ユニット10は、選択回路14の出力と、デ
ータメモリ４の内容をデータバス16を介してデータメモ
リ４に出力する。
ータメモリ４の内容をデータバス16を介してデータメモ
リ４に出力する。
以上の処理を繰返すことにより、所要の画像処理演算
が実行できる。
が実行できる。
次に、従来の信号処理プロセッサの第二の例を第５図
に示す。
に示す。
第５図において、従来の第二の例の信号処理プロセッ
サは、データメモリ４と、乗算器５と、算術演算器７
と、累算器８と、レジスタ９と、バレルシフタ17、シフ
タ18と、X,Y,Zの３つのバスからなるデータバス19とか
ら構成されていた。
サは、データメモリ４と、乗算器５と、算術演算器７
と、累算器８と、レジスタ９と、バレルシフタ17、シフ
タ18と、X,Y,Zの３つのバスからなるデータバス19とか
ら構成されていた。
次に、従来の第二の例の信号処理プロセッサの動作に
ついて説明する。
ついて説明する。
まず、データメモリ４のデータはデータバス１のＸバ
スとＹバスを介して、バレルシフタ17と、算術演算器７
と、乗算器５の各々に入力され、演算される。
スとＹバスを介して、バレルシフタ17と、算術演算器７
と、乗算器５の各々に入力され、演算される。
演算結果は、レジスタ９に格納される。
レジスタ９の内容は、シフタ18を介して、累算器８ま
たはデータバス19のＺバスに入力される。
たはデータバス19のＺバスに入力される。
この一連の演算は、累算器８とバレルシフタ17、累算
器８と算術演算器７、あるいは、累算器８と乗算器５の
組合わせで１命令中に同時に動作させることができる。
器８と算術演算器７、あるいは、累算器８と乗算器５の
組合わせで１命令中に同時に動作させることができる。
上述した従来の信号処理プロセッサは、演算のステッ
プ数が多いという欠点があった。
プ数が多いという欠点があった。
たとえば、従来の第一の例では、動き補償処理やフレ
ーム内フレーム間適応予測演算を、一つの命令で実行で
きないという欠点があった。
ーム内フレーム間適応予測演算を、一つの命令で実行で
きないという欠点があった。
また、従来の第二の例では、演算結果を演算するたび
に、データメモリに書戻しているので、バタフライ演算
時の演算に要するステップ数がメモリからデータをアク
セスする分、余計にかかるという欠点があった。
に、データメモリに書戻しているので、バタフライ演算
時の演算に要するステップ数がメモリからデータをアク
セスする分、余計にかかるという欠点があった。
本発明の信号処理プロセッサは、演算命令を格納する
命令メモリと、 前記命令メモリから読出した演算命令を復号する命令
デコーダ回路と、 算術論理演算を実行する算術論理演算回路と、乗算お
よび累算を実行する乗累算回路と、複数のレジスタと前
記算術論理演算回路及び前記乗累算回路の各々の入出力
回路にそれぞれ同時に接続する複数の入出力手段とを有
し演算対象および演算結果データを一時格納するマルチ
ポートレジスタ回路と、前記命令デコーダ回路からの演
算命令に応答して前記マルチポートレジスタ回路の各構
成レジスタをアドレスするアドレスデコーダ回路とを備
え、前記命令デコーダ回路が復号した復号演算命令にし
たがって演算を実行する演算回路と、 前記演算回路で実行する演算用の演算対象データおよ
びその演算結果生成された演算結果データをそれぞれ格
納し、前記演算回路との間で前記演算対象および演算結
果データの入出力を行なうデータメモリとを有するもの
である。
命令メモリと、 前記命令メモリから読出した演算命令を復号する命令
デコーダ回路と、 算術論理演算を実行する算術論理演算回路と、乗算お
よび累算を実行する乗累算回路と、複数のレジスタと前
記算術論理演算回路及び前記乗累算回路の各々の入出力
回路にそれぞれ同時に接続する複数の入出力手段とを有
し演算対象および演算結果データを一時格納するマルチ
ポートレジスタ回路と、前記命令デコーダ回路からの演
算命令に応答して前記マルチポートレジスタ回路の各構
成レジスタをアドレスするアドレスデコーダ回路とを備
え、前記命令デコーダ回路が復号した復号演算命令にし
たがって演算を実行する演算回路と、 前記演算回路で実行する演算用の演算対象データおよ
びその演算結果生成された演算結果データをそれぞれ格
納し、前記演算回路との間で前記演算対象および演算結
果データの入出力を行なうデータメモリとを有するもの
である。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第一の実施例を示すブロック図で
ある。
ある。
第１図において、本発明の信号処理プロセッサは、演
算命令を格納する命令メモリ１と、命令メモリ１から読
出した演算命令を復号する命令デコーダ２と、命令デコ
ーダ２で復号された復号演算命令にしたがって演算を実
行する演算ブロック３と、演算対象および演算結果デー
タを入出力を行なうデータメモリ４とから構成されてい
る。
算命令を格納する命令メモリ１と、命令メモリ１から読
出した演算命令を復号する命令デコーダ２と、命令デコ
ーダ２で復号された復号演算命令にしたがって演算を実
行する演算ブロック３と、演算対象および演算結果デー
タを入出力を行なうデータメモリ４とから構成されてい
る。
第２図に、演算ブロック３の構成を示す。
第２図において、本実施例の演算ブロック３は、周知
のマルチポート形で複数のレジスタから構成される汎用
レジスタ31と、命令デコーダからの演算命令により汎用
レジスタ31の各構成レジスタをアドレスするアドレスデ
コーダ32と、算術論理演算を実行する算術演算ユニット
33と、乗算および累算を実行する乗累算ユニット34と、
入力パス35,36と、出力パス37,38とから構成されてい
る。
のマルチポート形で複数のレジスタから構成される汎用
レジスタ31と、命令デコーダからの演算命令により汎用
レジスタ31の各構成レジスタをアドレスするアドレスデ
コーダ32と、算術論理演算を実行する算術演算ユニット
33と、乗算および累算を実行する乗累算ユニット34と、
入力パス35,36と、出力パス37,38とから構成されてい
る。
次に、本実施例の動作について説明する。
命令メモリ１から命令デコーダ２に転送された命令は
演算ブロック３に入力される。
演算ブロック３に入力される。
演算ブロック３は、デコードされた命令にしたがっ
て、所要の演算を行なう。
て、所要の演算を行なう。
また、デコードされた命令によって、演算ブロック３
は、データメモリの出力MOを介して、データメモリ４か
らデータ入力する。
は、データメモリの出力MOを介して、データメモリ４か
らデータ入力する。
あるいは、演算ブロック３は、データメモリの入力MI
を介してデータメモリ４へのデータ出力を行なう。
を介してデータメモリ４へのデータ出力を行なう。
次に、演算実行時について説明する。
演算に必要なデータは、汎用レジスタ31から入力パス
35を経由して算術演算ユニット33に、また、入力パス36
を経由して乗累算ユニット34にそれぞれ入力され演算さ
れる。
35を経由して算術演算ユニット33に、また、入力パス36
を経由して乗累算ユニット34にそれぞれ入力され演算さ
れる。
演算結果は、算術演算ユニット33から出力パス37を経
由して、また、乗累算ユニット34から出力パス38を経由
してそれぞれ汎用レジスタ31に入力される。
由して、また、乗累算ユニット34から出力パス38を経由
してそれぞれ汎用レジスタ31に入力される。
ここで、汎用レジスタ31は、前述のように、複数の入
出力ポートを持つマルチポート形であるので、算術演算
ユニット33と乗累算ユニット34とが同時に別々のレジス
タ入出力ポートをアクセスできる。
出力ポートを持つマルチポート形であるので、算術演算
ユニット33と乗累算ユニット34とが同時に別々のレジス
タ入出力ポートをアクセスできる。
次に、本発明の第二の実施例について説明する。
前述の第一の実施例との相違点は、第１図のブロック
図における演算ブロック３の構成である。
図における演算ブロック３の構成である。
第３図は、本発明の第二の実施例を示す演算ブロック
３のブロック図である。
３のブロック図である。
第３図において、本実施例の信号処理プロセッサの演
算ブロック３は、マルチポート形の汎用レジスタ41と、
汎用レジスタ41のアドレスデコーダ42と、データの全構
成ビットを転送する並列シフトレジスタであるバレルシ
フタ44と、２つの算術演算ユニット45,46と、乗累算ユ
ニット47とからなる算術演算ユニット43と、４つの入力
パス48〜51と、３つの出力パス52〜54とから構成されて
いる。
算ブロック３は、マルチポート形の汎用レジスタ41と、
汎用レジスタ41のアドレスデコーダ42と、データの全構
成ビットを転送する並列シフトレジスタであるバレルシ
フタ44と、２つの算術演算ユニット45,46と、乗累算ユ
ニット47とからなる算術演算ユニット43と、４つの入力
パス48〜51と、３つの出力パス52〜54とから構成されて
いる。
次に、本実施例の動作について説明する。
まず、第１図の命令メモリ１から命令デコーダ２に転
送された命令は、デコードされ、第３図に示す命令デコ
ードレジスタ21に格納される。
送された命令は、デコードされ、第３図に示す命令デコ
ードレジスタ21に格納される。
命令デコードレジスタ21に格納された命令は、そのフ
ィールドに応じて、アドレスデコーダ42、算術演算ユニ
ット43のバレルシフタ44、算術演算器45,46、乗累算ユ
ニット47にそれぞれ転送される。
ィールドに応じて、アドレスデコーダ42、算術演算ユニ
ット43のバレルシフタ44、算術演算器45,46、乗累算ユ
ニット47にそれぞれ転送される。
命令の転送終了後、演算に必要なデータは、入力パス
48,49を介して、汎用レジスタ41からバレルシフタ44、
算術演算器45,46に、また、入力パス50,51を介して、汎
用レジスタ41から乗累算ユニット47にそれぞれ入力さ
れ、所要の演算が実行される。
48,49を介して、汎用レジスタ41からバレルシフタ44、
算術演算器45,46に、また、入力パス50,51を介して、汎
用レジスタ41から乗累算ユニット47にそれぞれ入力さ
れ、所要の演算が実行される。
演算終了後、バレルシフタ44および算術演算ユニット
33は出力パス52を介して、また、算術演算器44は、出力
パス53または出力パス54を介してそれぞれ演算結果を汎
用レジスタ41に入力する。
33は出力パス52を介して、また、算術演算器44は、出力
パス53または出力パス54を介してそれぞれ演算結果を汎
用レジスタ41に入力する。
第一の実施例と同様、汎用レジスタ41は、マルチポー
ト形であるので、バレルシフタ44、算術演算器45,46、
乗累算ユニット47の各演算ユニットは、同時に別々の入
出力ポートをアクセスでき、各演算を実行できる。
ト形であるので、バレルシフタ44、算術演算器45,46、
乗累算ユニット47の各演算ユニットは、同時に別々の入
出力ポートをアクセスでき、各演算を実行できる。
本実施例では、命令デコーダレジスタ21にロード、ス
トアなるフィールドを備えることにより、データメモリ
４とのデータの入出力と演算実行も並列に行なうことが
できる。
トアなるフィールドを備えることにより、データメモリ
４とのデータの入出力と演算実行も並列に行なうことが
できる。
次に、本実施例の画像処理演算について説明する。
ここで、汎用レジスタ41および対応する命令デコード
レジスタ21のレジスタの一例は、第２図に示したものと
する。
レジスタ21のレジスタの一例は、第２図に示したものと
する。
まず、（１）式の動き補償処理Σ|xj−yk|の演算につ
いて説明する。
いて説明する。
第１ステップは、データメモリ４からxj,ykを汎用レ
ジスタ41（sr1,sr2）にロードする。
ジスタ41（sr1,sr2）にロードする。
第２ステップは、算術演算器45にて演算xj−ykを行な
い、同時に、算術演算器46にて演算yk−xjを行ない、２
つの結果のうち正の方を汎用レジスタ41（dst）に書込
む。
い、同時に、算術演算器46にて演算yk−xjを行ない、２
つの結果のうち正の方を汎用レジスタ41（dst）に書込
む。
第３ステップは、乗累算ユニット47に、汎用レジスタ
41（dst）から第２ステップの演算結果を入力し、累算
を行なう。
41（dst）から第２ステップの演算結果を入力し、累算
を行なう。
第１〜３ステップを繰返す。
次に、（２）式のDCT処理Σxjykの演算について説明
する。
する。
第１ステップは、データメモリ４からxj,ykを汎用レ
ジスタ41（sr1′,sr2′）にロードする。
ジスタ41（sr1′,sr2′）にロードする。
第２ステップは、乗累算ユニット47に、汎用レジスタ
41（sr1′,sr2′）から第１ステップでロードしたデー
タを入力し、乗算およびその結果の累算を行なう。
41（sr1′,sr2′）から第１ステップでロードしたデー
タを入力し、乗算およびその結果の累算を行なう。
第１〜２ステップを繰返す。
次に、（３）式のフレーム内フレーム間適応予測Σ
（xj−yk）２の演算について説明する。
（xj−yk）２の演算について説明する。
第１ステップは、データメモリ４からxj,ykを汎用レ
ジスタ41（sr1,sr2）にロードする。
ジスタ41（sr1,sr2）にロードする。
第２ステップは、算術演算器45にて演算xj−ykを行な
い、その結果を汎用レジスタ41（dst）に書込む。
い、その結果を汎用レジスタ41（dst）に書込む。
第３ステップは、乗累算ユニット47に、汎用レジスタ
41（dst）から第２ステップの演算結果を入力し、乗算
およびその結果の累算を行なう。
41（dst）から第２ステップの演算結果を入力し、乗算
およびその結果の累算を行なう。
第１〜３ステップを繰返す。
次に、第６図に示すFCTの演算について説明する。
ここでは、代表的な演算の例として、ｘ′＝ａ（ｘ＋
ｙ）,y′＝ａ（ｘ−ｙ）の演算を説明する。
ｙ）,y′＝ａ（ｘ−ｙ）の演算を説明する。
その他の演算は、データと四則演算の組合せ等が相違
するだけで、ほぼ、同様な処理なので、本発明に直接間
連するもの以外は冗長とならないよう説明を省略する。
するだけで、ほぼ、同様な処理なので、本発明に直接間
連するもの以外は冗長とならないよう説明を省略する。
第１ステップは、データメモリ４からa,xを汎用レジ
スタ41（sr1′,sr2′）にロードする。
スタ41（sr1′,sr2′）にロードする。
第２ステップは、乗累算ユニット47に、汎用レジスタ
41（sr1′,sr2′）から第１ステップでロードしたデー
タを入力し、axの乗算を行ない、その結果を汎用レジス
タ41（dst′）に書込む。
41（sr1′,sr2′）から第１ステップでロードしたデー
タを入力し、axの乗算を行ない、その結果を汎用レジス
タ41（dst′）に書込む。
第３ステップは、データメモリ４からｙを汎用レジス
タ41（sr2′）にロードする。
タ41（sr2′）にロードする。
第４ステップは、乗累算ユニット47でayの乗算を行な
い、その結果を汎用レジスタ41（dst″）に書込む。
い、その結果を汎用レジスタ41（dst″）に書込む。
第５ステップは、算術演算器45にて演算ax＋ayを行な
い、その結果を汎用レジスタ41（dst）に書込む。
い、その結果を汎用レジスタ41（dst）に書込む。
第６ステップは、算術演算器46にて演算ax−ayを行な
い、その結果を汎用レジスタ41（dst）に書込む。
い、その結果を汎用レジスタ41（dst）に書込む。
第７ステップは、ax＋ay,ax−ayの結果が書込まれた
汎用レジスタ41（dst）の内容をデータメモリ４に転送
する。
汎用レジスタ41（dst）の内容をデータメモリ４に転送
する。
以上、本発明の実施例を説明したが、本発明は上記実
施例に限られることなく種々の変形が可能である。
施例に限られることなく種々の変形が可能である。
以上説明したように本発明は、一つの命令で、算術演
算ユニットおよび乗算器の演算実行と、外部メモリとの
ロードおよびストアのアクセルを全て並列に行なうこと
ができるので、演算を１つの命令で実行できるという効
果がある。
算ユニットおよび乗算器の演算実行と、外部メモリとの
ロードおよびストアのアクセルを全て並列に行なうこと
ができるので、演算を１つの命令で実行できるという効
果がある。
また、高速コサイン変換（FCT）演算を行なうとき
も、演算結果の演算毎にデータメモリに書戻す必要がな
いので、バタフライ演算に要するステップ数が削減でき
るという効果がある。
も、演算結果の演算毎にデータメモリに書戻す必要がな
いので、バタフライ演算に要するステップ数が削減でき
るという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した実施例の演算器の構成を示す図、第３図
は本発明の第二の実施例の演算器の構成を示す図、第４
図および第５図は従来の信号処理プロセッサの第一およ
び第二の例をそれぞれ示すブロック図、第６図は高速コ
サイン変換の演算を示す図である。 １……命令メモリ、２……命令デコーダ、３……演算ブ
ロック、４……データメモリ、５……乗算器、６……シ
フトレジスタ、7,45,46……算術演算ユニット、８……
累算器、９……レジスタ、10……パラレル論理ユニッ
ト、11……プログラムメモリ、12〜14……選択回路、1
5,16,19……データバス、17,44……バレルシフタ、18…
…シフタ、21……命令デコードレジスタ、31,41……汎
用レジスタ、32,42……アドレスデコーダ、33,43……算
術演算ユニット、34,47……乗累算ユニット、35,36,48
〜51……入力パス、37,38,52〜53……出力パス。
第１図で示した実施例の演算器の構成を示す図、第３図
は本発明の第二の実施例の演算器の構成を示す図、第４
図および第５図は従来の信号処理プロセッサの第一およ
び第二の例をそれぞれ示すブロック図、第６図は高速コ
サイン変換の演算を示す図である。 １……命令メモリ、２……命令デコーダ、３……演算ブ
ロック、４……データメモリ、５……乗算器、６……シ
フトレジスタ、7,45,46……算術演算ユニット、８……
累算器、９……レジスタ、10……パラレル論理ユニッ
ト、11……プログラムメモリ、12〜14……選択回路、1
5,16,19……データバス、17,44……バレルシフタ、18…
…シフタ、21……命令デコードレジスタ、31,41……汎
用レジスタ、32,42……アドレスデコーダ、33,43……算
術演算ユニット、34,47……乗累算ユニット、35,36,48
〜51……入力パス、37,38,52〜53……出力パス。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 17/00 G06T 1/20
Claims (3)
- 【請求項１】演算命令を格納する命令メモリと、 前記命令メモリから読出した演算命令を復号する命令デ
コーダ回路と、 算術論理演算を実行する算術論理演算回路と、乗算およ
び累算を実行する乗累算回路と、複数のレジスタと前記
算術論理演算回路及び前記乗累算回路の各々の入出力回
路にそれぞれ同時に接続する複数の入出力手段とを有し
演算対象および演算結果データを一時格納するマルチポ
ートレジスタ回路と、前記命令デコーダ回路からの演算
命令に応答して前記マルチポートレジスタ回路の各構成
レジスタをアドレスするアドレスデコーダ回路とを備
え、前記命令デコーダ回路が復号した復号演算命令にし
たがって演算を実行する演算回路と、 前記演算回路で実行する演算用の演算対象データおよび
その演算結果生成された演算結果データをそれぞれ格納
し、前記演算回路との間で前記演算対象および演算結果
データの入出力を行なうデータメモリとを有することを
特徴とする信号処理プロセッサ。 - 【請求項２】前記演算回路が、少なくとも２つの前記算
術論理演算回路を有し、 前記命令デコーダが、前記２つの前記算術論理演算回路
に異なる演算の指定と共通のオペランドの指定とを同時
に行なうことを特徴とする請求項１記載の信号処理プロ
セッサ。 - 【請求項３】前記演算回路が、データの全構成ビットを
転送する並列シフトレジスタ回路を有することを特徴と
する請求項１記載の信号処理プロセッサ。
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