JP2958968B2 - ディスクリートコサイン演算装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像データの圧縮処理に用いられるディス
クリートコサイン演算装置に関する。

［従来の技術］ 最近、テレビ電話などの分野にはディスクリートコサ
イン変換（以下、DCTと略称する。）を利用した画像デ
ータの圧縮処理が注目されている。

ここで、DCTは、直交変換の一つであり、カールネン
・レーベ変換と並んでエネルギー集中度の最も高い変換
法といわれるものである。

いま、信号ｆ（ｊ）（ｊ＝０、１、…、Ｎ−１）の一
次元DCTによる結果Ｆ（ｕ）（ｕ＝０、１、…、Ｎ−
１）は次式で定義される。

ただし、 また、逆変換は、 で定義される。

つまり、DCTは、ある波形を周波数成分に分割して、
入力サンプル数と同じ数だけコサイン波で表現するもの
である。そして、夫々の波形は、 Ｆ（０）：直流 Ｆ（１）:cos［（2j＋１）π/2N］ Ｆ（２）:cos［（2j＋１）２π/2N］ で表現される。ここで、Ｎ＝８の場合には、第８図に示
すようになる。

このような直交変換を画像に対して施すことにより、
エネルギーが集中し、そのエネルギーの多い成分だけを
符号化することで、画像データの圧縮が行なわれるよう
になる。

ところで、このようなDCTを定義式のままで計算しよ
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッサーでは、処理に相当な時間がかかってしまい、
現実的でない。

そこで、DCTの演算を効率よく実行するため、参考文
献IEEE TRANSACTION ON COMMUNICATIONS.VOL.COM−2
5、NO.11、NOVEMBER1977（Adaptive Coding of Mono
chrome and Color Image、WEN−HSIUNG CHEN、C.HA
RRISON SMITH）に開示されているDCTフローグラフが考
えられている。第９図は、このようなDCTフローグラフ
の一例を示すもので、ここでは、８次DCTフローグラフ
を示している。そして、このようなグラフを用いての演
算処理は、DCTの場合は左から右方向に演算を実行し、
逆DCTの場合は右から左方向に演算を実行するようにな
る。

ところで、このようなフローグラフを利用してDCT演
算を実行するものは、画像データを記憶した記憶手段よ
り配列順に画像データを読出し、これらデータに対して
上述のフローグラフにしたがってDCT演算を実行し、こ
の演算により得られた結果を元の記憶手段に戻して書込
むようにしている。ここで、８×８のDCT変換処理にお
ける計算シーケンスを第10図により説明すると、この場
合の記憶手段Ｍは、Ａ系統とＢ系統の２系統の記憶部M
A、MBを有し、各記憶部MA、MBに入力データの格納エリ
アとしてアドレスA0〜A3およびB0〜B3からなるエリアを
それぞれ有している。そして、各記憶部MA、MBのアドレ
スA0〜A3、B0〜B3に、それぞれ画像データｆ（０）〜ｆ
（３）、ｆ（４）〜ｆ（７）を図示のように書込み、こ
の状態から上述したDCTフローグラフに基づいて第10図
の計算手順でDCT演算が実行される。ここでは、まず、
データｆ（０）とｆ（７）についてｆ（０）＋ｆ
（７）、ｆ（０）−ｆ（７）が演算され、加算結果がア
ドレスA0に、減算結果がアドレスB3に書込まれ、次い
で、データｆ（１）とｆ（６）についてｆ（１）＋ｆ
（６）、ｆ（１）−ｆ（６）が演算され、加算結果がア
ドレスA1に、減算結果がアドレスB2に書込まれ、以下、
同様にして第10図に示す順序で演算が実行され、その演
算結果がＡ、Ｂ系統の各記憶部MA、MBの格納アドレスに
書込まれるようになる。ここで、演算部（ａ）は加算、
演算部（ｂ）は減算、○を有する演算部（ａ′）は乗算
と加算、演算部（ｂ′）は乗算と減算の実行を示してい
る。

［発明が解決しようとする課題］ ところが、このようなDCT演算によると、最終的な処
理結果としてＡ、Ｂ系統の記憶部MA、MBの格納アドレス
A0〜A3、B0〜B3に書込まれるデータＦ（０）〜Ｆ（７）
は、それぞれ第10図に示すような関係になり、DCT演算
処理前の入力データｆ（０）〜ｆ（７）を格納したアド
レスと全く一致しなくなる。このため、従来では、DCT
演算後に記憶手段により演算結果データを最初の配列順
で読出す場合は、データ配列を並べ替えるなどしている
が、これには特別にアドレス発生回路を用意してリード
アドレスおよびライトアドレスを発生し、データの入替
えを行なうようにしなければならず、その分回路構成が
複雑になるだけでなく、このための処理時間も必要にな
るなど、効率のよい処理が望めない欠点があった。

本発明は上記事情に鑑みてなされたもので、入力デー
タを格納するアドレスとDCT演算処理後のデータを格納
するアドレスを一致させることができ、効率のよい処理
が可能なディスクリートコサイン演算装置を提供するこ
とを目的とする。

［課題を解決するための手段］ 本発明は、データの格納エリアの他にワークエリアを
有する少なくとも２系統の記憶部を有するデータ記憶手
段と、このデータ記憶手段より読み出される被演算デー
タに対してディスクリートコサイン演算を実行する演算
手段と、前記データ記憶手段の記憶部より被演算データ
を読み出すとともに、該被演算データの読み出しアドレ
スに対し前記演算手段より得られる演算データの書き込
みアドレスを変更して該演算データを前記記憶部の格納
エリアとワークエリアを用いて再書き込みさせる制御手
段とを具備し、前記記憶部からの最初の被演算データの
読み出しアドレスと最後の演算データの書き込みアドレ
スが同じになるように前記記憶部への演算データの再書
き込みを制御するようになっている。

［作用］ この結果、データ記憶手段より読出されDCT演算処理
より得られた演算データを、入力データを格納していた
アドレスと同じアドレスに書込むことができるようにな
り、DCT処理後のデータ読出しなどを簡単に行なうこと
ができるようになる。

［実施例］ 以下、本発明の一実施例を図面にしたがい説明する。

第１図は、同実施例の主回路の回路構成を示すもので
ある。図において、１は外部インターフェース回路で、
この外部インターフェース回路１は図示しないCPUから
の制御信号CP（10:12）でアドレスされるコマンドレジ
スタを有し、内部動作／外部動作、DCT/逆DCT、READ/WR
ITE、Y/B−Ｙ・Ｒ−Ｙなどの切替え指定を行なうととも
に、フラグEXECをセットしてシステム全体の制御を行な
う。また、２次元DCTの演算または量子化中はNBUSY信号
を外部に出力する機能を有している。２はタイミングジ
ェネレータで、このタイミングジェネレータ２はシステ
ムを動作させるための基本タイミングクロックを発生す
る。３は10ビットのシンクロナスカウンタで、このカウ
ンタ３はタイミングジェネレータ２からのクロックP3を
カウントし、後述するシーケンサメモリ６のアドレスを
指定するようにしている。ここで、シンクロナスカウン
タ３は、第３図に示すように構成している。31はオア回
路で、このオア回路31の一方の入力端子にイバータ32を
介して後述するシーケンスメモリ６にDCT変換の制御プ
ログラムとともに書込まれるエンドマーク信号LNENDが
与えられ、他方の入力端子に後述するカウンタ８のカウ
ント内容CT（０）〜CT（３）が入力されるナンド回路33
の出力が与えられる。このオア回路31の出力はアンド回
路34の一方の入力端子に与えられる。このアンド回路34
の他方の入力端子には外部インターフェース１からのフ
ラグEXEC出力が与えられる。アンド回路34の出力はフリ
ップフロップ35のＤ端子に与えられる。このフリップフ
ロップ35のＱ端子からの出力はフリップフロップ36のＤ
端子、ノア回路37の一方の入力端子およびアンド回路38
の一方の入力端子に与えられ、端子からの出力はナン
ド回路39の一方の入力端子に与えられる。さらに、フリ
ップフロップ36のＱ端子からの出力は、ノア回路37の他
方の入力端子に与えられ、端子からの出力はナンド回
路39の他方の入力端子に与えられる。ノア回路37から
は、ビジィ信号NBUSYが出力される。また、アンド回路3
8の他方の入力端子には、タイミングジェネレータ２か
らのクロックP3が与えられ、このクロックP3をカウンタ
40に対して出力するようにしている。さらにナンド回路
39の出力は、ナンド回路41の一方の入力端子に与えられ
る。このナンド回路41の他方の入力端子には、ライトイ
ネーブル信号WEが与えられ、その出力端子よりNWE信号
が出力される。カウンタ40は、３個の４ビットバイナリ
カウンタ401、402、403からなるもので、アンド回路38
より与えられるクロックP3をカウントしてシーケンスメ
モリ６のデータを読出すためのIA（０）〜IA（９）のア
ドレス信号を出力するようになっている。なお、リセッ
ト信号RESETは、インバータ42を介してフリップフロッ
プ35,36のCLR端子、カウンタ40を構成するバイナリカウ
ンタ401、402、403のCLR端子に与えられ、エンドマーク
信号LNENDは、インバータ32を介してバイナリカウンタ4
01、402、403のLD端子に与えられる。さらにタイミング
信号ARCKはフリップフロップ35、36のCK端子に与えられ
る。

第１図に戻って、４、５、11は2to1のマルチプレクサ
で、このうちマルチプレクサ４が１ビット、マルチプレ
クサ５および11が共に10ビットの幅を有している。これ
らマルチプレクサ４、５、11はCPUからの制御信号CPUが
「Ｌ」レベルのときＡ側入力、「Ｈ」レベルのときＢ側
入力を選択するものである。この場合、マルチプレクサ
４はタイミングジェネレータ２またはCPUからのライト
イネーブル信号NCWE、マルチプレクサ５はシンクロナス
カウンタ３からのアドレス信号IA（0:9）またはCPUから
のアドレス信号CP（0:9）、マルチプレクサ11はアドレ
ス変換回路10の出力またはアドレス変換部23を介したCP
Uからのアドレス信号（0:9）を選択するようになってい
る。

６はシーケンスメモリで、このメモリ６は外部インタ
ーフェース回路１より与えられるDCTまたは逆DCTの演算
に必要な各種の制御データCS（５ビット）を１ステップ
ごとにプログラムとしてストアするとともに、所定ステ
ップごとにエンドマーク信号LNENDが書込まれている。
この場合、DCTおよび逆DCTに必要な制御データは異なる
領域、ここでは下位エリアにDCTプログラム、上位エリ
アに逆DCTプログラムをストアし、外部インターフェー
ス１の領域指定信号DCTIによりDCT、逆DCTのいずれかの
プログラムを指定し、読出すようになっている。ここ
で、シーケンスメモリ６は、書換え可能な40ビット×2K
のRAMで構成され、DCTまた逆DCTの演算に必要な制御信
号に対して最大1024ステップまでのプログラムを動作で
きるようにしている。第４図はシーケンスメモリ６の構
成図を示すもので、３ビットをデュアルポートメモリ12
のＡ領域のリードアドレスAR（0:2）、３ビットを同メ
モリ12のＡ領域のライトアドレスAW（0:2）、３ビット
を同メモリ12のＢ領域のリードアドレスBR（0:2）、３
ビットを同メモリ12のＢ領域のライトアドレスBW（0:
2）、５ビットをシフタ17のコントロールSA（0:4）、１
ビットを加減算器19のコントロールASA、２ビットをフ
リップフロップ13、14のラッチモードAM（0:1）、５ビ
ットをシフタ18のコントロールSB（0:4）、１ビットを
加減算器20のコントロールASB、２ビットをフリップフ
ロップ15、16のラッチモードBM（0:1）、１ビットを演
算系統Ａのスルー：ループ切替ATL、１ビットを演算系
統Ｂのスルー／ループ切替BTL、１ビットをクロス／パ
ラレル切替CP、１ビットをシーケンサエンドマークLNEN
D、２ビットを演算系統Ａの量子化データAN（0:1）、２
ビットを演算系統Ｂの量子化データBN（0:1）、１ビッ
トを量子化コントロールCOMPに利用している。

そして、シーケンスメモリ６の各種の制御信号は、タ
イミングジェネレータ２からのクロックP3の反転信号NP
3の立上がりエッヂでフリップフロップ７に一時ラッチ
されたのち、出力される。

ここで、フリップフロップ７にラッチされるエンドマ
ーク信号LNENDは、インバータ24を介してカウンタ８に
与えられる。この場合、カウンタ８はエンドマーク信号
LNENDの立下りをカウントする４ビットのもので、８×
８のサブブロック化された画像データに対して０〜7Hで
１次の行演算を８〜ＦHで２次の列演算を行なわせるよ
うにしている。また、フリップフロップ７に記憶される
リードアドレスAR（0:2）、ライトアドレスAW（0:2）は
アドレス変換回路９に、リードアドレスBR（0:2）、ラ
イトアドレスBW（0:2）はアドレス変換回路10に夫々与
えられる。アドレス変換回路９は、フリップフロップ７
からのリードアドレスAR（0:2）、ライトアドレスAW
（0:2）とカウンタ８のカウント値からデュアルポート
メモリ12のＡ領域のアドレス信号Ａ（0:9）を出力し、
アドレス変換回路10は、フリップフロップ７からのリー
ドアドレスBR（0:2）、ライトアドレスBW（0:2）とカウ
ンタ８のカウント値からデュアルポートメモリ12のＢ領
域のアドレス信号Ｂ（0:9）を出力するようになってい
る。

デュアルポートメモリ12は画像データを記憶するもの
で、16ビット×1024ワードより構成されている。そし
て、アドレス変換回路９、10からのアドレス信号Ａ（0:
9）、Ｂ（0:9）にしたがって同時に２つのデータMA（0:
15）、MB（0:15）について書込み読出しができるように
なっている。また、このデュアルポートメモリ12はDCT
または逆DCTを行なう場合の入力データおよびその演算
結果である出力データの記憶の他に、演算途中のデータ
を一時的に記憶するワークメモリとしても使用される。
ここで、デュアルポートメモリ12は第７図に示すよう
に、Ａ系統とＢ系統の２系統の記憶部121、122を有し、
記憶部121に入力データの格納エリアとしてアドレスA0
〜A3のエリアの他にワークエリアAW、記憶部122に入力
データの格納エリアとしてアドレスB0〜B3のエリアの他
にワークエリアBWを有している。

次に、第２図は同実施例の演算部の回路構成を示すも
のである。この場合、演算部は２つの演算系統Ａ、Ｂを
有している。

13、14は16ビットのフリップフロップ群で、ジュアル
ポートメモリ12からの第１のデータMA（0:15）をラッチ
する。また、15、16も16ビットのフリップフロップ群
で、ジュアルポートメモリ12からの第２のデータMB（0:
15）をラッチする。ここで、フリップフロップ群13、16
の動作タイミングはタイミング信号ARCK、BRCKで行なわ
れ、フリップフロップ群14、15の動作タイミングはタイ
ミング信号ARPCK、BRPCKで行なわれる。

フリップフロップ群13にラッチされたデータはシフタ
17に与えられるとともに、ゲートG1を介して加減算器20
の＋端子に与えられ、フリップフロップ群16にラッチさ
れたデータはシフタ18に与えられとともに、ゲートG2を
介して加減算器19の＋端子に与えられる。また、フリッ
プフロップ群14にラッチされたデータはゲートG7を介し
て加減算器19の＋端子に与えられ、フリップフロップ群
15にラッチされたデータはゲートG8を介して加減算器19
の＋端子に与えられる。

また、シフタ17からの出力は加減算器19の±端子に与
えられるとともに、ゲートG3を介してデュアルポートメ
モリ12に書込まれ、シフタ18からの出力は加減算器20の
±端子に与えられるとともに、ゲートG4を介してデュア
ルポートメモリ12に書込まれる。加減算器19、20は、４
ビットフルアダー×４とEX−OR群で構成され、２つの補
数演算を行なうようになっている。そして、これら加減
算器19、20からの演算結果はフリップフロップ21、22に
各別にラッチされたのち、ゲートG5、G6を各別に介して
デュアルポートメモリ12に書込まれる。ここで、フリッ
プフロップ21、22の動作タイミングはタイミング信号AL
CKで行なわれる。

次に、このように構成した実施例の動作を説明する。

この場合、CPUからの制御信号CPUが「Ｌ」レベルでマ
ルチプレクサ４、５はともにＡ入力側が選択されるよう
になっている。また、シーケンスメモリ６には既に下位
エリアにDCTプログラムおよび上位エリアに逆DCTプログ
ラムがそれぞれロードされていて、この状態から、いま
外部インターフェース１の領域指定信号DCTIによりシー
ケンスメモリ６の下位エリアのDCTプログラムが指定さ
れたものとする。

始めに、第３図において、リセット信号RESETによ
り、フリップフロップ35、36およびウンタ40がクリアさ
れる。その後、８ビットの画像データを符号付き16ビッ
トに拡張したものがDB（0:7）としてCPUからデュアルポ
ートメモリ12に与えられる。そして、サブブロック８×
８のデータ16ビット×64ケを全て書込んだところで、外
部インターフェース１でフラグEXECがセットされる［第
５図（ｂ）］。すると、アンド回路34の出力が「Ｈ」レ
ベルになるので［第５図（ｋ）］、第５図（ｃ）に示す
タイミング信号ARCKの立上がりでフリップフロップ35、
36のＱ端子の出力が順に「Ｈ」レベルとなり［第５図
（ｄ）（ｅ）］、アンド回路38を介して第５図（ａ）に
示すクロックP3がカウンタ40に供給される［第５図
（ｆ）］。また、これと同時にノア回路37の出力が
「Ｌ」レベルとなり、CPUに対してビジィ信号NBUSYが出
力される［第５図（ｌ）］。また、ナンド回路29の出力
が「Ｈ」レベルになるので、第５図（ｊ）に示すライト
イネーブル信号WEがナンド回路41を介して極性を反転し
たライトネーブル信号NWEとして出力される［第５図
（ｍ）］。この状態で、カウンタ40の出力が、シンクロ
ナスカウンタ３からのアドレス信号IA（0:9）としてシ
ーケンスメモリ６に与えられ制御データが読出され、DC
T変換が行なわれる［第５図（ｇ）］。ここで、シーケ
ンスメモリ６の３ステップ目に読出される制御データに
第５図（ｈ）に示すようにエンドマーク信号LNENDが書
込まれているとすると、カウンタ40は、次に与えられる
クロックP3の立上がりで０がロードされ、リセットされ
るとともに、エンドマーク信号LNENDの立下りでカウン
タ８のカウント内容CT（0:3）をカウントアップするよ
うになる［第５図（ｉ）］。この場合、カウンタ８のカ
ウント内容CT（0:3）のカウントアップにより８×８のD
CT変換が２番目の行に進む。以下、同様な操作の繰返し
により、２次元の最終段（８番目）に達し、CT（0:3）
＝15になると、エンドマーク信号LNENDの「Ｈ」レベル
により、オア回路31の出力が「Ｌ」レベルとなり、次に
与えられるタイミング信号ARCKでフリップフロップ35の
Ｑ端子の出力が「Ｌ」レベルになるので、AND回路38を
通してカウンタ40に与えられるクロックP3が停止され、
シーケンスメモリ６のデータ読出しも停止される。ま
た、フリップフロップ36により１タイミング遅れてライ
トイネーブル信号NWEも停止される。

次に、演算部での演算タイミングを説明する。まず、
第６図（ａ）に示すタイミングジェネレータ２からのク
ロックP3によりシンクロマスカウンタ３より第６図
（ｃ）に示すシーケンスメモリ６へのアドレス信号IA
（0:9）が０、１、２…の順で出力されると、シーケン
スメモリ６のシーケンスデータが読出され［第６図
（ｄ）］、クロック信号P3の立下り信号NP3でフリップ
フロップ７にラッチされる［第６図（ｅ）］。この状態
は演算の１サイクルの間維持される。

ここで、１サイクルの前半は第６図（ｆ）に示すよう
にデュアルポートメモリ12のリード区間であり、フリッ
プフロップ７にラッチされたリードアドレスAR（0:
2）、BR（0:2）がアドレス変換回路９、10に与えられ、
第１および第２のアドレス信号Ａ（0:9）、Ｂ（0:9）と
してデュアルポートメモリ12に与えられる。これによ
り、対応するアドレスのデータMA（0:15）、MB（0:15）
が２つ同時にリードされ、第６図（ｇ）に示すタイミン
グ信号ARCK、BRCKのタイミングで、フリップフロップ1
3、16にラッチされ、その後、加減算器19、20での所定
の演算が実行される［第６図（ｉ）］。

ここで、フリップフロップ７からのクロスパラレル切
替CPが「Ｈ」レベルの場合、ゲートG1、G2が閉じ、ゲー
トG7、G8が開いて、フリップフロップ13にラッチされた
データはシフタ17を介して加減算器19の±端子に与えら
れるとともに、ゲートG1を介して加減算器20の＋端子に
与えられ、フリップフロップ16にラッチされたデータは
シフタ18を介して加減算器20の±端子に与えられるとと
もに、ゲートG2を介して加減算器19の＋端子に与えら
れ、また、クロスパラレル切替CPが「Ｌ」レベルの場合
には、ゲートG1、G2が開き、ゲートG7、G8が閉じて、フ
リップフロップ13にラッチされたデータはシフタ17を介
して加減算器19の±端子に与えられ、リップフロップ14
にラッチされたデータは加減算器19の＋端子に与えら
れ、フリップフロップ16にラッチされたデータはシフタ
18を介して加減算器20の±端子に与えられ、フリップフ
ロップ15にラッチされたデータは加減算器20の＋端子に
与えられるようになり、所定の演算が実行される。そし
て、各加減算器19、20での演算が実行されると、第６図
（ｆ）に示す後半のライト区間となり、第６図（ｈ）に
示すALCKのタイミングで演算結果がフリップフロップ2
1、22にラッチされ、第６図（ｊ）に示すライトネーブ
ル信号NWEの立上がりタイミングでデュアルポートメモ
リ12のAW（0:2）、BW（0:2）でアドレスされる番地に書
込まれる。なお、スルーループ切替ATL、BTLが「Ｈ」レ
ベルになって、ゲートG3、G4が開かれるスルーモードの
場合は、シフタ17、18でシフトされた結果は、そのまま
デュアルポートメモリ12に書込まれるようになる。

次に、デュアルポートメモリ12に書込まれる演算シー
ケンスを第７図にしたがい説明する。第７図は、８×８
のDCT変換の計算手順を示すもので、図面中の（10）〜
（90）の数字は、この部分での演算が第９図で述べた８
×８のDCT変換フローグラフの各ノードに付された数字
（10）〜（90）に対応することを表わしている。

そして、デュアルポートメモリ12のＡ系統の記憶部12
1に画像データｆ（０）〜ｆ（３）、Ｂ系統の記憶部122
に画像データｆ（４）〜ｆ（７）がそれぞれ書込まれた
とすると、上述したDCTフローグラフに基づいて同図の
計算手順によりDCT演算が実行される。ここでは、ま
ず、記憶部121よりデータｆ（０）が読出されるととも
に、記憶部122よりデータｆ（７）が読出され、数字（1
0）で示す部分でｆ（０）＋ｆ（７）、数字（11）で示
す部分でｆ（０）−ｆ（７）が演算され、加算結果がア
ドレスA0に、減算結果がアドレスB3に書込まれ、次い
で、記憶部121よりデータｆ（１）が読出されるととも
に、記憶部122よりデータｆ（６）が読出され、数字（2
0）で示す部分でｆ（１）＋ｆ（６）、数字（21）で示
す部分でｆ（１）−ｆ（６）が演算される。この場合、
加算結果がワークエリアBWに、減算結果がワークエリア
AWに書込まれるようになる。以下、同様にして第７図に
示す順序で演算が行なわれ、この結果がデュアルポート
メモリ12の記憶部121、122のワークエリアAW、BWを含め
て各アドレスに格納されながらDCT演算が実行される。
この場合、デュアルポートメモリ12のＡ、Ｂ系統の記憶
部121、122にそれぞれワークエリアAW、BWを設けること
で、演算前の読出しデータのアドレスに対して演算後の
データの書込みアドレスを変えることができるので、演
算データの並び変えを行ないながら、DCT演算処理を進
めることができるようになり、これによりDCT演算のの
ちのデータＦ（０）〜Ｆ（３）は画像データｆ（０）〜
ｆ（３）が格納されていたアドレスA0〜A3、同様にＦ
（４）〜Ｆ（７）は画像データｆ（４）〜ｆ（７）が格
納されていたアドレスB0〜B3に格納されるようになる。

［発明の効果］ 本発明は、データ記憶手段より読出されるデータに対
しデュスクリートコサイン演算を実行するとともに演算
結果データを上記データ記憶手段に書込むようなディス
クリートコサイン演算装置において、上記データ記憶手
段に少なくとも２系統の記憶部を設けるとともに、各記
憶部に入力データの格納エリアの他にワークエリアを設
け、各記憶部より同時に読出された被演算データの読出
しアドレスとこれら被演算データより得られた演算デー
タの書込みアドレスを変えることを可能にして演算デー
タを並び替えながらディスクリートコサイン演算を実行
するようにしたので、DCT演算処理された後の演算デー
タを、入力データが格納されていたアドレスと同じアド
レスに書込むことができるようになり、これによりDCT
演算処理後のデータ並べ替えを行なうことなく読出すこ
とができ、従来のデータの並べ換えを必要にしたものに
比べ、処理時間の短縮を図ることができるなど効率のよ
い処理を実現できる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例の回路構成を示
すブロック図、第３図は同実施例に用いられるシンクロ
ナスカウンタの回路構成を示すブロック図、第４図は同
実施例に用いられるシーケンスメモリの構成図、第５図
および第６図は同実施例を説明するためのタイムチャー
ト、第７図は同実施例のDCT演算の計算シーケンスを説
明するための図、第８図はDCTを説明するための波形
図、第９図はDCT演算に供されるDCTフローグラフの一例
を示す図、第10図はDCT処理の計算シーケンスを説明す
るための図である。 １……外部インターフェース、２……タイミングジェネ
レータ、３……シンクロナスカウンタ、４、５、11……
マルチプレクサ、６……シーケンスメモリ、７……フリ
ップフロップ、８……カウンタ、９、10……アドレス変
換回路、12……テュアルポートメモリ、13〜16、21、22
……フリップフロップ、17、18……シフタ、19、20……
加減算器、23……アドレス変換部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松岡 毅 東京都西多摩郡羽村町栄町３丁目２番１ 号 カシオ計算機株式会社羽村技術セン ター内 (56)参考文献 特開 昭60−17563（ＪＰ，Ａ) 特開 昭60−254278（ＪＰ，Ａ) 特開 昭58−151675（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/14

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】データの格納エリアの他にワークエリアを
   有する少なくとも２系統の記憶部を有するデータ記憶手
   段と、 このデータ記憶手段より読み出される被演算データに対
   してディスクリートコサイン演算を実行する演算手段
   と、 前記データ記憶手段の記憶部より被演算データを読み出
   すとともに、該被演算データの読み出しアドレスに対し
   前記演算手段より得られる演算データの書き込みアドレ
   スを変更して該演算データを前記記憶部の格納エリアと
   ワークエリアを用いて再書き込みさせる制御手段と を具備し、 前記記憶部からの最初の被演算データの読み出しアドレ
   スと最後の演算データの書き込みアドレスが同じになる
   ように前記記憶部への演算データの再書き込みを制御す
   ることを特徴とするディスクリートコサイン演算装置。