JP2708013B2 - Ｎポイントｆｆｔプロセッサ用メモリ制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＦＴプロセッサ用メ
モリ制御回路に関し、特に、一つのＦＦＴプロセッサで
複数のステージあるいは複数の基数に対する処理を行う
場合のデジタル信号処理用のＮポイントＦＦＴプロセッ
サ用メモリ制御回路に関する。

【０００２】

【従来の技術】従来のこの種のＦＦＴプロセッサ用メモ
リ制御回路について述べる前に、ＦＦＴアルゴリズムに
ついて簡単に説明する。

【０００３】離散フーリエ変換を式で表すと、

【０００４】

【数１】 となる。ここでＷ_Nは、

【０００５】

【数２】 とする。

【０００６】以下にサンデー・チューキのひねり係数ア
ルゴリズムを示す。

【０００７】

【数３】 ここで、

【０００８】

【数４】 とすると、

【０００９】

【数５】 と記述される。

【００１０】上述したアルゴリズムにおいて、，，
，，部は加減算部にて処理され、，，，
部は乗算部にて処理される。ただし基数が２及び４以外
の場合には加減算部にて加算処理に加えて乗算処理が必
要となる。なお、最終式はＦＦＴ演算結果の順序の復元
を行うことを示すものである。

【００１１】図８は、一般的なＮポイントＦＦＴ専用プ
ロセッサの基本構成図である。

【００１２】図８に示すように、入力データ１０の書き
込みと演算処理用データの読み出し及び書き込みを並列
に行うデータメモリ回路１と、複数の基数に対応する乗
算及び加減算を行う演算処理回路２と、演算処理用デー
タの乗算係数（余弦及び正弦係数）１９を発生する係数
メモリ回路４と、データメモリ回路１及び係数メモリ回
路４用の読み出しアドレス１６及び１７並びにパイプラ
イン接続時の次段のデータメモリへの出力アドレス１４
及び出力イネーブル１５を生成するメモリ制御回路５と
から構成される。また、演算処理回路２には、乗算器６
と、加減算を行うための基数ｒ₁用演算回路８１、基数
ｒ₂用演算回路８２，・・・，基数ｒ_m用演算回路８ｍが
組み込まれた加減算回路８と、現ステージの基数ｒ_Lと
同じ基数用の演算回路（８１ｏｒ８２，・・・ ｏｒ８
ｍ）を選択するセレクタ回路７及び９とが設けられてい
る。図８においては、セレクタ回路７及び９はｒ_L＝ｒ₂
の状態を示しており、ｒ₂用の加減算回路８２がセレク
トされている。

【００１３】ここで、メモリ部、乗算部、加減算部の順
番に処理を行うＦＦＴプロセッサの構成を図８に示した
ものとする場合、各ステージの処理は以下のように書き
換えられる。

【００１４】

【数６】 ここで、データメモリ読み出しアドレスＤＡＤＲは、

【００１５】

【数７】 となり、また、各ステージにおける係数メモリの読み出
しアドレスＣＡＤＲは、

【００１６】

【数８】 となる。

【００１７】図９は、図８に示したデータメモリ回路１
の機能ブロック図である。

【００１８】データメモリ回路は図９に示すように、デ
ータの書き込み及び読み出しが行われるメモリブロック
２０及び２１と、セレクタ２２及び２３とから構成され
ている。

【００１９】データメモリ回路１（図８参照）におい
て、入力データ１０と入力アドレス１１が受信される
と、メモリブロック２０及び２１のうち一方のメモリブ
ロックにＮサンプル分のデータが書き込まれ、もう一方
のメモリブロックからは演算用のデータメモリ出力デー
タ１８（図８参照）の読み出しと演算結果である出力デ
ータ１３（図８参照）の書き込みが行われる。書き込み
が行われているメモリブロックにＮサンプル分データが
書き込まれると、メモリブロック２０及び２１のモード
がそれぞれ切り換えられ、今まで書き込みが行われてい
たメモリブロックからはメモリ制御回路５（図８参照）
にて生成されたデータメモリ読み出しアドレス１６（図
８参照）にしたがってデータメモリ出力データ１８（図
８参照）が読み出される。読み出されたデータメモリ出
力データ１８（図８参照）は演算処理回路２へ送られ
る。

【００２０】図１１は、図８に示したデータメモリ回路
１の各メモリブロックの構成を示す図であり、図１２
は、図８に示したデータメモリ回路１の各メモリブロッ
クのモード切り換えタイミングを示す図である。

【００２１】図１２に示すように、内部処理速度が入力
データのサンプリングレートよりも５倍高速の場合、Ｎ
サンプルの書き込みの間に５ステージ分の演算処理が無
駄なく行われる。

【００２２】図１０は、図８に示した係数メモリ回路４
の構成及びメモリマップを示す図である。

【００２３】係数メモリ回路４（図８参照）は、演算処
理回路２（図８参照）における乗算係数を格納している
メモリで、図１０に示すように、実部係数メモリ２４に
余弦係数ｃｏｓ（２πｋ／Ｎ）、虚部係数メモリ２５に
正弦係数ｓｉｎ（２πｋ／Ｎ）（ｋ＝０，１，・・・，
Ｎ−１、ｋは係数メモリのアドレス）がそれぞれ書き込
まれており、メモリ制御回路５（図８参照）から出力さ
れる係数メモリ読み出しアドレス１７にしたがって読み
出される。このとき実部係数メモリ２４と虚部係数メモ
リ２５からは同じアドレスのデータが読み出される。

【００２４】以下に、上述したＮポイントＦＦＴ専用プ
ロセッサに適用される、従来のメモリ制御回路について
説明する。

【００２５】図１３は、ＮポイントＦＦＴ専用プロセッ
サに適用される従来のメモリ制御回路の機能ブロック図
である。

【００２６】本従来例は図１３に示すように、係数メモ
リ読み出しアドレスが、読み出される順番に書き込まれ
ている係数アドレスメモリ２６と、データメモリ読み出
しアドレスが、読み出される順番に書き込まれているデ
ータアドレスメモリ２７と、係数アドレスメモリ２６及
びデータアドレスメモリ２７を１つずつカウントアップ
するシーケンシャルカウンタ２８と、リードイネーブル
信号を生成するリードイネーブル生成回路２９と、遅延
回路３０及び３１とから構成されている。

【００２７】係数アドレスメモリ２６及びデータアドレ
スメモリ２７にシーケンシャルカウンタ２８からの出力
が読み込まれると、シーケンシャルカウンタからの出力
が読み出しアドレスとして使用され、係数メモリ読み出
しアドレス１１７及びデータメモリ読み出しアドレス１
１６がそれぞれ生成される。係数アドレスメモリ２６と
データアドレスメモリ２７は、電源立上げ後で、かつ、
このＦＦＴプロセッサを動作させる前に、外部よりデー
タが書き込まれる必要がある。このとき書き込まれるデ
ータは各ステージ毎に異なり、データ数としては１ステ
ージ当たりポイント数Ｎ個分必要となる。

【００２８】また、メモリ制御回路５（図８参照）では
出力アドレス３２と出力イネーブル３３が生成される。

【００２９】係数メモリ回路４（図８参照）に書き込ま
れるデータ数は、ポイント数Ｎによって決まり、係数ア
ドレスメモリ２６に書き込まれるデータによって、自由
に読み出しが制御される。

【００３０】また、図８におけるプロセッサをパイプラ
イン接続する場合は、入力信号としてデータメモリ回路
１の書き込みに必要な入力データ１０、入力アドレス１
１及び入力イネーブル１２が入力され、出力信号として
次ステージのデータメモリ回路に書き込みができるよう
に出力データ１３、出力アドレス１４及び出力イネーブ
ル１５が出力される。ここで出力される出力アドレス１
４は、データメモリ回路１で演算処理回路２にデータを
読み出したときのデータメモリ読み出しアドレス１６を
演算処理時間分遅延させたアドレスが出力される。ま
た、出力イネーブル１５は、演算結果を同プロセッサの
データメモリ回路１に書き込むか、次段のプロセッサの
データメモリに書き込むかのセレクト信号になってい
る。

【００３１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＮポイントＦＦＴプロセッサ用メモリ制御回路
では、係数アドレスメモリ及びデータアドレスメモリに
書き込まれるデータ数は、１ステージ当たり、ポイント
数Ｎ個分がそれぞれ必要であり、また、複数ステージ分
を１個のプロセッサで処理する場合には、さらに処理す
るステージ分の係数アドレスメモリ及びデータアドレス
メモリが必要である。そのため、ポイント数Ｎが大きな
場合、あるいは入力データのサンプルレートがシステム
クロックに対して非常に遅い場合等は、メモリ制御回路
内の係数アドレスメモリ及びデータアドレスメモリの規
模が、ポイント数Ｎ及び１プロセッサ当たりの処理ステ
ージ数に比例して増大し、処理スピードの面においては
十分処理可能であるのにかかわらず、規模的に実装不可
能になるという問題点があり、また、実装可能とするた
めに１個のプロセッサ当たりの処理量を減少させなけれ
ばならないという問題点があった。

【００３２】また、メモリ制御回路の他の従来例とし
て、係数アドレスメモリとデータアドレスメモリを使用
せずに、与えられた式を演算することによって係数メモ
リ読み出しアドレス及びデータメモリ読み出しアドレス
を生成する方式がある。

【００３３】図１４は、従来のＮポイントＦＦＴ演算回
路における係数メモリ読み出しアドレス生成アルゴリズ
ムを示すフローチャートである。

【００３４】図１４に示す方式においては、各ステージ
における処理が異なるためにステージ別に演算回路を用
意する必要が生じ、その上、演算処理に乗算が必要であ
るため、消費電力、回路規模共に大きくなってしまうと
いう問題点が生じることは明白である。

【００３５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、ポイント数
Ｎ及び処理ステージ数が大きな場合においても１チップ
のプロセッサに収容可能となるように小型化されたメモ
リ制御回路を提供することを目的とする。

【００３６】

【課題を解決するための手段】上記目的を達成するため
に本発明は、外部からの入力データの書き込みと内部演
算用のデータの読み出し及び演算結果の再書き込みを行
うデータメモリ回路と、前記データメモリ回路から読み
出されるデータと乗算される乗算係数を記憶する係数メ
モリ回路と、前記データメモリ回路と前記係数メモリ回
路から読み出されたデータの乗算を行う乗算回路と、前
記乗算回路の出力に対して現在の処理ステージの基数に
対応する加減算を実行する加減算回路とを備えるＮポイ
ントＦＦＴプロセッサ用制御回路であって、ポイント数
（Ｎ）、総ステージ数（Ｍ）、各ステージの基数
（ｒ_L）、各ステージの双対接点間隔（Ｄ_L）、ステージ
１からステージ（Ｌ−２）までの基数を掛けた値
（Ｋ_L）及び前記双対接点間隔（Ｄ_L）と前記ステージ１
からステージ（Ｌ−２）までの基数を掛けた値（Ｋ_L）
との積（Ｄ_LＫ_L）が、予め外部から書き込まれ、各ステ
ージの処理に対応して書き込まれた値が出力されるパラ
メータ記憶回路と、前記各ステージの処理に対応して前
記パラメータ記憶回路から出力された値から前記演算処
理用データの読み出しアドレス及び前記係数の読み出し
アドレスを算出する読み出しアドレス算出回路と、前記
読み出しアドレス算出回路に対しクロック及び制御信号
を生成するタイミング生成回路とを有することを特徴と
する。

【００３７】また、前記読み出しアドレス算出回路は、
前記パラメータ記憶回路から出力される値に対して加減
算処理のみを行うことにより前記演算処理用データの読
み出しアドレス及び前記係数の読み出しアドレスを算出
するアルゴリズムを有することを特徴とする。

【００３８】

【作用】上記のように構成された本発明では、読み出し
アドレスの算出において必要とされる値のうち、予め計
算可能なパラメータがＦＦＴプロセッサの外部で計算さ
れてパラメータ記憶回路に書き込まれる。書き込まれた
パラメータは、既知の値として利用され、読み出しアド
レス算出部にて演算処理用データの読み出しアドレス及
び係数の読み出しアドレスが算出されるので、ポイント
数Ｎが大きい場合においても、メモリ制御回路内の係数
アドレスメモリ及びデータアドレスメモリの規模が、ポ
イント数Ｎ及び１プロセッサ当たりの処理ステージ数に
比例して増大することはない。

【００３９】

【実施例】以下に、本発明の実施例について図面を参照
して説明する。

【００４０】図１は、本発明のＮポイントＦＦＴプロセ
ッサ用メモリ制御回路の一実施例を示すブロック図であ
る。

【００４１】本実施例は図１に示すように、係数メモリ
読み出しアドレス６７及び演算処理用データの読み出し
アドレスであるデータメモリ読み出しアドレス６６を算
出する読み出しアドレス算出回路４０と、読み出しアド
レス算出回路４０に必要なクロック制御信号４５及び出
力イネーブル６５の生成を行うタイミング生成回路４２
と、出力アドレス６４生成のための遅延回路４３と、ポ
イント数Ｎ、総ステージ数Ｍ、各ステージの基数ｒ
_L（１≦Ｌ≦Ｍ、Ｌは自然数）、各ステージの双対接点
間隔Ｄ_L（＝Ｎ／ｒ₁ｒ₂・・・ｒ_L）、ステージ１からス
テージ（Ｌ−２）までの基数を掛けた値Ｋ_L（＝ｒ₁ｒ₂
・・・ｒ_L-2）及びＤ_LとＫ_Lの積Ｄ_LＫ_Lといったパラメ
ータ信号４８を全て記憶しておくためのパラメータ記憶
回路４１とから構成される。

【００４２】読み出しアドレス算出回路４０において
は、加減算処理のみで各読み出しアドレス６６、６７の
生成が可能な全ステージ共通のアルゴリズムを使用して
いる。そのため、乗除算器を使わず、回路規模の小型化
が実現できた。

【００４３】パラメータ記憶回路４１は、単なるレジス
タの集まりと考えて良い。記憶するパラメータ数は、総
ステージ数Ｍによって決まり、（２＋４・Ｍ）データと
なる。

【００４４】タイミング生成回路４２においては、読み
出しアドレス算出回路４０用のクロック制御信号４５及
びパラメータ記憶回路４１用の制御信号４７の生成、並
びに出力イネーブル信号６５の生成が行われる。

【００４５】遅延回路４３は、従来からのメモリ制御回
路において使用されているものと同様のものである。

【００４６】本発明のメモリ制御回路を実現するキーポ
イントは、係数メモリ読み出しアドレス及びデータメモ
リ読み出しアドレスの算出アルゴリズムにある。以下に
それぞれの読み出しアドレスの算出アルゴリズムについ
て説明する。

【００４７】まず、係数メモリ読み出しアドレスの算出
アルゴリズムについて説明する。

【００４８】従来技術において示したように、Ｎ＝ｒ₁
ｒ₂ｒ₃ｒ₄ｒ₅の場合の係数メモリの読み出しアドレス生
成式は以下のようになる。

【００４９】

【数９】 ステージ１については演算不要なのでステージ２〜５に
ついて記述する。上式の各項を分類して見やすい形に並
べると次のようになる。

【００５０】

【数１０】 各式の第１項（ｎ₀，ｎ₁，ｎ₂，ｎ₃）は変数であり、現
在のステージ番号をＬとすると、この変数は、０，１，
・・・・，ｒ_L-1−１という値をとる。

【００５１】次に第２項は、ステージ番号Ｌが決まれば
固定値となる定数であり、その値は現在のステージをＬ
とするとステージ１からステージ（Ｌ−２）までの基数
を掛けた値Ｋ_L＝ｒ₁ｒ₂・・・ｒ_L-2となる。ただし、Ｌ
＝２の場合は、Ｋ₂＝ｒ₀＝１とする。

【００５２】第３項は、現在のステージ番号がＬの場合
に０，１，・・・，ｒ_L −１となる変数である。

【００５３】第４項は、双対接点間隔Ｄ_L＝Ｎ／（ｒ₁ｒ
₂・・・ｒ_L）に等しく、ステージ番号Ｌによって決まる
定数である。

【００５４】第５項は、ステージ番号がＬの場合に０，
１，・・・，Ｄ_L−１の値をとる変数である。

【００５５】第１項の変数をｉ、第３項の変数をｊ、第
５項の変数をｋとすると、ステージＬの係数メモリ読み
出しアドレスＣＡＤＲは、

【００５６】

【数１１】 と記述できる。

【００５７】ここで変数ｉは、０からスタートして変数
ｋが０から（Ｄ_L−１）の値を一通りとる毎に１ずつ増
加し、（ｒ_L-1−１）の次に再び０に戻る変数であり、
変数ｊはステージＬの係数メモリアドレスの演算が行わ
れる毎に１ずつ増加し、（ｒ _L−１）の次に再び０に戻
る変数であり、変数ｋは、変数ｊが０から（ｒ_L−１）
の値を一通りとる毎に１ずつ増加し、（Ｄ_L−１）の次
に再び０に戻る変数である。

【００５８】また、

【００５９】

【数１２】 とするＸ１、Ｘ２、Ｘ３及びＸ４を設定する。

【００６０】図２は、本発明のＮポイントＦＦＴプロセ
ッサ用係数メモリ読み出しアドレス算出アルゴリズムの
フローチャートである。

【００６１】図２に示すフローチャートは、従来技術に
おいて説明した各ステージの係数メモリ読み出しアドレ
ス及びデータメモリ読み出しアドレスの算出式をベース
として、現在のステージＬをパラメータとする各ステー
ジ共通の係数メモリ及びデータメモリの読み出しアドレ
ス算出アルゴリズムとなっている。

【００６２】図２において、まず、ポイント数Ｎ、総ス
テージ数Ｍ及び現在のステージ番号Ｌが設定される（ス
テップＳ１１）。

【００６３】次に、ステージＬ用のパラメータとしては
ステージＬ及び（Ｌ−１）の基数ｒ _L及びｒ_L-1、双対接
点間隔Ｄ_L、ステージ１から（Ｌ−２）までの基数を掛
けたＫ_L、Ｄ_LとＫ_Lとの積Ｄ_LＫ_Lの設定が行われる（ス
テップＳ１２）。

【００６４】その後、変数及びレジスタの初期化が行わ
れ（ステップＳ１３）、係数メモリ読み出しアドレスの
演算が行われる（ステップＳ１４）。

【００６５】ステップＳ１４における演算が行われる度
に変数ｊがカウントアップされ、Ｘ１＝Ｘ１＋Ｘ３の処
理が実行され（ステップＳ１５）、ステップＳ１４にお
ける演算が行われる。

【００６６】変数ｊ＝ｒ_Lになったら、変数ｋに１が加
えられＸ２＝Ｘ２＋Ｘ４が実行される（ステップＳ１
６）。

【００６７】さらに処理が進んでｋ＝Ｄ_Lとなったら変
数ｉに１が加えられてＸ３＝Ｘ３＋Ｋ_LＤ_L及びＸ４＝Ｘ
４＋Ｋ_Lの演算が実行され（ステップＳ１７）、変数
ｊ、ｋが初期化された上で再びステップＳ１４における
演算が行われる。

【００６８】変数ｉがｒ_L-1となったとき変数ｍに１が
加えられて、変数ｉ、ｊ、ｋ、Ｘ３及びＸ４が初期化さ
れて演算処理が続けられる。

【００６９】ここで、変数ｎは０，１，・・・，Ｎ−１
をとる変数であり、変数ｍは演算処理の繰り返し回数の
カウント数であり、ｍ＝ｋ_LとなったときにステージＬ
の処理が終了する。そして、ステージ番号Ｌに１が加え
られて、次のステージの処理へ移る。ただし、最終ステ
ージまで終了した場合（Ｌ＞Ｍ）には一連の処理が終了
する。

【００７０】図４は、図２に示したアルゴリズムを実行
するハードウェアの実施例の機能ブロック図である。

【００７１】図４に示すように、本実施例の係数メモリ
読み出しアドレスの算出アルゴリズムメモリにおける制
御回路のハードウェアは、５個の加算器と、５個のレジ
スタと、３個のカウンタから構成される。

【００７２】図５は、図４に示したハードウェアを実現
した場合の所用クロック（ＣＫ１，ＣＫ２，ＣＫ３）及
び各レジスタの出力タイミング関係を示す図である。

【００７３】加算器１個のディレイは次段のレジスタで
吸収できるので、１システムクロック毎に安定した出力
を行うことができる。

【００７４】次に、データメモリ読み出しアドレスの算
出アルゴリズムについて述べる。

【００７５】図３は、本発明のＮポイントＦＦＴプロセ
ッサ用データメモリ読み出しアドレス算出アルゴリズム
のフローチャートである。

【００７６】図３に示すフローチャートは、図２に示し
たフローチャートと同様に、従来技術において説明した
各ステージの係数メモリ読み出しアドレス及びデータメ
モリ読み出しアドレスの算出式をベースとして、現在の
ステージＬをパラメータとする各ステージ共通の係数メ
モリ及びデータメモリの読み出しアドレス算出アルゴリ
ズムとなっている。

【００７７】従来技術において示したように、Ｎ＝ｒ₁
ｒ₂ｒ₃ｒ₄ｒ₅の場合のデータメモリの読み出しアドレス
生成式は、全ステージ共通で以下のようになる。

【００７８】

【数１３】 各ステージ毎にまとめ直すと以下のようになる。

【００７９】

【数１４】 ここで、ステージ１からステージ（Ｌ−１）までの基数
を掛けた値Ｋ_L+1、ステージＬ及び（Ｌ−１）の双対接
点間隔Ｄ_L及びＤ_L-1 、ステージＬの基数ｒ_Lを用い、以
下の変数を定義する。

【００８０】０から（Ｋ_L+1−１）まで変化する自然数
を変数ｍ、０から（Ｄ_L −１）まで変化する自然数を変
数ｋ、０から（ｒ_L −１）まで変化する自然数を変数ｊ
とするとき、上式の第１項はｍ・Ｄ_L-1となり、同様に
第２項はｊ・Ｄ_L、第３項はｋと記述できる。したがっ
て、ステージＬのデータメモリ読み出しアドレスＤＡＤ
Ｒは、

【００８１】

【数１５】 となる。これをフローチャートで示したものが図３であ
る。図３における変数Ａ、Ｂは、上式の第２項、第１項
をそれぞれ示しており、

【００８２】

【数１６】 である。

【００８３】図６は、図３に示したアルゴリズムを実行
するハードウェアの実施例の機能ブロック図を示す図で
ある。

【００８４】図６に示すように、本実施例のデータメモ
リ読み出しアドレスの算出アルゴリズムにおけるメモリ
制御回路のハードウェアは、２個の加算器と、４個のレ
ジスタと、３個のカウンタから構成される。

【００８５】図７は、図６に示したハードウェアを実現
した場合の所用クロック（ＣＫ１，ＣＫ２，ＣＫ３）及
び各レジスタの出力タイミング関係を示す図である。

【００８６】加算器におけるディレイは、次段のレジス
タで吸収できると考えられるので１システムクロック毎
に安定した出力を行うことができる。もし、加算器ディ
レイが問題となる場合には、各加算器の出力にレジスタ
を入れてパイプライン構造にすればよい。

【００８７】上述したアルゴリズムを使用して、ポイン
ト数１２０、各ステージの基数をｒ ₁＝５，ｒ₂＝４，ｒ
₃＝３，ｒ₄＝２とした場合は、 記憶データ数 ポイント数：Ｎ １ワード 総ステージ数：Ｍ １ワード 各ステージ基数：ｒ₁，ｒ₂，ｒ₃，ｒ₄ ４ワード 各ステージの双対接点間隔：Ｄ₁，Ｄ₂，Ｄ₃，Ｄ₄ ４ワード 各ステージのＫ_L：Ｋ₁，Ｋ₂，Ｋ₃，Ｋ₄ ４ワード 各ステージのＫ_L・Ｄ_L：Ｋ₁Ｄ₁，Ｋ₂Ｄ₂，Ｋ₃Ｄ₃，Ｋ₄Ｄ₄ ４ワード をＦＦＴ処理を行う前に設定しておくだけでよいので、
トータル１８ワードを記憶すればよいことになる。

【００８８】ポイント数Ｎと総ステージ数Ｍを用いて一
般的に記憶データ数を見積もると、

【００８９】

【数１７】 となり、総ステージ数Ｍに比例するが、ポイント数Ｎに
は影響されない。

【００９０】一方、従来の読み出しパターンデータを全
てメモリに書き込む方式の場合において必要な記憶デー
タ数は、データメモリ読み出し用にＮ・Ｍ（４８０ワー
ド）、係数メモリ読み出し用に同じくＮ・Ｍ（４８０ワ
ード）、合計２・Ｎ・Ｍ（９６０ワード）となる。ポイ
ント数が増加するにつれて、必要なメモリが増大し、ゲ
ート規模を大きくすることが明らかにわかる。

【００９１】ここで、Ｎ＝１２０のときのそれぞれの方
式の所用ゲート数を比較する。

【００９２】本発明のメモリ制御回路においては、従来
方式と比べると演算回路が新たに必要となるが、この場
合には４ｋ〜５ｋゲートもあれば十分である。また、１
８ワード分のレジスタは１ワードを１６ビットとする
と、１ビットレジスタが８ゲートとして計算しても２．
３ｋゲートとなる。したがって、トータルでも７ｋ〜８
ｋゲートである。

【００９３】それに対して従来方式においては、９６０
×１６ビット分のＲＡＭを使用した場合、５０ｋゲート
以上を必要とする。衛星搭載時には、ソフトエラー対策
として冗長ビットを各ワードに数ビット付加する必要が
あるので、さらに２０ｋゲート程度必要となる。

【００９４】したがって、本発明のメモリ制御回路にお
いては、検査用冗長ビットが不要の場合は４０ｋゲート
以上、冗長ビットを必要とする場合は６０ｋゲート以上
も従来方式よりも小型化が図れたことになる。

【００９５】

【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載するような効果を奏する。

【００９６】請求項１に記載のものにおいては、読み出
しアドレスの算出において必要とされる値のうち、予め
計算可能なパラメータがＦＦＴプロセッサの外部で計算
されてパラメータ記憶回路に書き込まれ、既知の値とし
て利用されて読み出しアドレス算出回路にて演算処理用
データの読み出しアドレス及び係数の読み出しアドレス
が算出される構成としたため、ポイント数Ｎが大きい場
合においても、メモリ制御回路内の係数アドレスメモリ
及びデータアドレスメモリの規模が、ポイント数Ｎ及び
１プロセッサ当たりの処理ステージ数に比例して増大す
ることはない。それにより、従来の技術において必要と
されていた巨大なパターン記憶メモリが不要となり回路
規模の大幅な小型化が実現できる。また、従来の演算方
式では実現できなかった高速演算及び小型演算回路の実
現も可能となる。

【００９７】上述した効果においては、衛星搭載のよう
にソフトエラーを考慮する必要がある場合には特に効果
的である。

【００９８】請求項２に記載のものにおいては、読み出
しアドレス算出回路における演算処理が、加減算処理の
みにより行われる構成としたため、さらなる回路規模の
小型化が実現できる。

【図面の簡単な説明】

【図１】本発明のＮポイントＦＦＴプロセッサ用メモリ
制御回路の一実施例を示すブロック図である。

【図２】本発明のＮポイントＦＦＴプロセッサ用係数メ
モリ読み出しアドレス算出アルゴリズムのフローチャー
トである。

【図３】本発明のＮポイントＦＦＴプロセッサ用データ
メモリ読み出しアドレス算出アルゴリズムのフローチャ
ートである。

【図４】図２に示したアルゴリズムを実行するハードウ
ェアの実施例の機能ブロック図である。

【図５】図４に示したハードウェアを実現した場合の所
用クロック（ＣＫ１，ＣＫ２，ＣＫ３）及び各レジスタ
の出力タイミング関係を示す図である。

【図６】図３に示したアルゴリズムを実行するハードウ
ェアの実施例の機能ブロック図である。

【図７】図６に示したハードウェアを実現した場合の所
用クロック（ＣＫ１，ＣＫ２，ＣＫ３）及び各レジスタ
の出力タイミング関係を示す図である。

【図８】一般的なＮポイントＦＦＴ専用プロセッサの一
例を示す基本構成図である。

【図９】図８に示したデータメモリ回路の機能ブロック
図である。

【図１０】図８に示した係数メモリ回路４の構成及びメ
モリマップを示す図である。

【図１１】図８に示したデータメモリ回路１の各メモリ
ブロックの構成を示す図である。

【図１２】図８に示したデータメモリ回路１の各メモリ
ブロックのモード切り換えタイミングを示す図である。

【図１３】ＮポイントＦＦＴ専用プロセッサに適用され
る従来のメモリ制御回路の機能ブロック図である。

【図１４】従来のＮポイントＦＦＴ演算回路における係
数メモリ読み出しアドレス生成アルゴリズムを示すフロ
ーチャートである。

【符号の説明】

１ データメモリ回路 ２ 演算処理回路 ４ 係数メモリ回路 ５ メモリ制御回路 ６ 乗算器 ７，９ セレクタ回路 ８，８１，８２，８ｍ 加減算回路 １０ 入力データ １１ 入力アドレス １２ 入力イネーブル １３ 出力データ １４，６４ 出力アドレス １５，６５ 出力イネーブル １６，６６ データメモリ読み出しアドレス １７，６７ 係数メモリ読み出しアドレス １８ データメモリ出力データ １９ 乗算係数 ２０，２１ メモリブロック ２２，２３ セレクタ ２４ 実部係数メモリ ２５ 虚部係数メモリ ４０ 読み出しアドレス算出回路 ４１ パラメータ記憶回路 ４２ タイミング生成回路 ４３ 遅延回路 ４４ システムクロック信号 ４５ クロック制御信号 ４６ パラメータデータ ４７ 制御信号 ４８ パラメータ信号

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 外部からの入力データの書き込みと内部
   演算用のデータの読み出し及び演算結果の再書き込みを
   行うデータメモリ回路と、前記データメモリ回路から読
   み出されるデータと乗算される乗算係数を記憶する係数
   メモリ回路と、前記データメモリ回路と前記係数メモリ
   回路から読み出されたデータの乗算を行う乗算回路と、
   前記乗算回路の出力に対して現在の処理ステージの基数
   に対応する加減算を実行する加減算回路とを備えるＮポ
   イントＦＦＴプロセッサ用制御回路であって、 ポイント数（Ｎ）、総ステージ数（Ｍ）、各ステージの
   基数（ｒ_L）、各ステージの双対接点間隔（Ｄ_L）、ステ
   ージ１からステージ（Ｌ−２）までの基数を掛けた値
   （Ｋ_L）及び前記双対接点間隔（Ｄ_L）と前記ステージ１
   からステージ（Ｌ−２）までの基数を掛けた値（Ｋ_L）
   との積（Ｄ_LＫ_L）が、予め外部から書き込まれ、各ステ
   ージの処理に対応して書き込まれた値が出力されるパラ
   メータ記憶回路と、 前記各ステージの処理に対応して前記パラメータ記憶回
   路から出力された値から前記演算処理用データの読み出
   しアドレス及び前記係数の読み出しアドレスを算出する
   読み出しアドレス算出回路と、 前記読み出しアドレス算出回路に対しクロック及び制御
   信号を生成するタイミング生成回路とを有することを特
   徴とするＮポイントＦＦＴプロセッサ用メモリ制御回
   路。
2. 【請求項２】 請求項１に記載のＮポイントＦＦＴプロ
   セッサ用メモリ制御回路において、 前記読み出しアドレス算出回路は、前記パラメータ記憶
   回路から出力される値に対して加減算処理のみを行うこ
   とにより前記演算処理用データの読み出しアドレス及び
   前記係数の読み出しアドレスを算出するアルゴリズムを
   有することを特徴とするＮポイントＦＦＴプロセッサ用
   メモリ制御回路。