JP2697619B2 - Ｎポイントｆｆｔ専用プロセッサ - Google Patents
Ｎポイントｆｆｔ専用プロセッサInfo
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は音声通信のディジタル信
号処理のように信号の周波数成分を多チャンネル、高速
処理で算出するためのＦＦＴ演算回路に関し、特にチャ
ンネル数ＮがＮ＝ｒn とならないような場合のディジタ
ル信号処理用のＮポイントＦＦＴ専用プロセッサに関す
る。
号処理のように信号の周波数成分を多チャンネル、高速
処理で算出するためのＦＦＴ演算回路に関し、特にチャ
ンネル数ＮがＮ＝ｒn とならないような場合のディジタ
ル信号処理用のＮポイントＦＦＴ専用プロセッサに関す
る。
【０００２】
【従来の技術】従来技術を述べる前に、ＦＦＴアルゴリ
ズムについて簡単に記述する。ＦＦＴ演算アルコリズム
としては種々提案されているが、演算回数の少ないアル
ゴリズムの代表例として、以下にＮ＝ｒ1 ・ｒ2 ・ｒ3
・ｒ4 ・ｒ5 の場合のサンデー・チューキのひねり係数
アルゴリズムを示す。
ズムについて簡単に記述する。ＦＦＴ演算アルコリズム
としては種々提案されているが、演算回数の少ないアル
ゴリズムの代表例として、以下にＮ＝ｒ1 ・ｒ2 ・ｒ3
・ｒ4 ・ｒ5 の場合のサンデー・チューキのひねり係数
アルゴリズムを示す。
【０００３】チャンネル数：Ｎ＝ｒ1 ・ｒ2 ・ｒ3 ・ｒ
4 ・ｒ5 ｎ＝ｎ4 （ｒ1 ｒ2 ｒ3 ｒ4 ）＋ｎ3 （ｒ1 ｒ2 ｒ3 ）
＋ｎ2 （ｒ1 ｒ2 ）＋ｎ1 ｒ1 ＋ｎ0 ｋ＝ｋ4 （ｒ2 ｒ3 ｒ4 ｒ5 ）＋ｋ3 （ｒ3 ｒ4 ｒ5 ）
＋ｋ2 （ｒ4 ｒ5 ）＋ｋ1 ｒ5 ＋ｋ0 ここで、 ｎ0 ＝０，１，…，ｒ1 −１ ｋ0 ＝０，１，…，
ｒ5 −１ ｎ1 ＝０，１，…，ｒ2 −１ ｋ1 ＝０，１，…，
ｒ4 −１ ｎ2 ＝０，１，…，ｒ3 −１ ｋ2 ＝０，１，…，
ｒ3 −１ ｎ3 ＝０，１，…，ｒ4 −１ ｋ3 ＝０，１，…，
ｒ2 −１ ｎ4 ＝０，１，…，ｒ5 −１ ｋ4 ＝０，１，…，
ｒ1 −１ Ｗθ＝ｅｘｐ（−ｊθ）＝ｃｏｓθ−ｊｓｉｎθ とすると、中間結果は以下の数式１〜数式５のようにな
る。
4 ・ｒ5 ｎ＝ｎ4 （ｒ1 ｒ2 ｒ3 ｒ4 ）＋ｎ3 （ｒ1 ｒ2 ｒ3 ）
＋ｎ2 （ｒ1 ｒ2 ）＋ｎ1 ｒ1 ＋ｎ0 ｋ＝ｋ4 （ｒ2 ｒ3 ｒ4 ｒ5 ）＋ｋ3 （ｒ3 ｒ4 ｒ5 ）
＋ｋ2 （ｒ4 ｒ5 ）＋ｋ1 ｒ5 ＋ｋ0 ここで、 ｎ0 ＝０，１，…，ｒ1 −１ ｋ0 ＝０，１，…，
ｒ5 −１ ｎ1 ＝０，１，…，ｒ2 −１ ｋ1 ＝０，１，…，
ｒ4 −１ ｎ2 ＝０，１，…，ｒ3 −１ ｋ2 ＝０，１，…，
ｒ3 −１ ｎ3 ＝０，１，…，ｒ4 −１ ｋ3 ＝０，１，…，
ｒ2 −１ ｎ4 ＝０，１，…，ｒ5 −１ ｋ4 ＝０，１，…，
ｒ1 −１ Ｗθ＝ｅｘｐ（−ｊθ）＝ｃｏｓθ−ｊｓｉｎθ とすると、中間結果は以下の数式１〜数式５のようにな
る。
【０００４】
【数１】
【数２】
【数３】
【数４】
【数５】 最後に順序入れ替えを行うと、Ｘ（ｎ4 ，ｎ3 ，ｎ2 ，
ｎ1 ，ｎ0 ）＝ｘ5 （ｎ0 ，ｎ1 ，ｎ2 ，ｎ3 ，ｎ4）
となり、最終出力が得られる。
ｎ1 ，ｎ0 ）＝ｘ5 （ｎ0 ，ｎ1 ，ｎ2 ，ｎ3 ，ｎ4）
となり、最終出力が得られる。
【０００５】後述するように、このアルゴリズムにおい
て中括弧｛｝の内部は加減算部で処理し、中括弧｛｝の
外部は乗算部で処理する部分に相当する。但し、加減算
部は基数によっては乗算を行う場合がある。
て中括弧｛｝の内部は加減算部で処理し、中括弧｛｝の
外部は乗算部で処理する部分に相当する。但し、加減算
部は基数によっては乗算を行う場合がある。
【０００６】ここで、データメモリの読み出しアドレス
ＡＤＲ（Ｄ）は、 ＡＤＲ（Ｄ）＝ｋ4 （ｒ2 ｒ3 ｒ4 ｒ5 ）＋ｋ3 （ｒ3
ｒ4 ｒ5 ）＋ｋ2 （ｒ4 ｒ5 ）＋ｋ1 ｒ5 ＋Ｋ0 また、係数メモリの読み出しアドレスＡＤＲ（Ｃ）は、 第１ステージ： ＡＤＲ（Ｃ）＝ｎ0 （ｋ2 ｋ3 ｋ4 ｋ5 ＋ｋ2 ｋ4 ｋ5
＋ｋ1 ｋ5 ＋ｋ0 ） 第２ステージ： ＡＤＲ（Ｃ）＝ｎ1 ｒ1 （ｋ2 ｋ4 ｋ5 ＋ｋ1 ｋ5 ＋ｋ
0 ） 第３ステージ： ＡＤＲ（Ｃ）＝ｎ2 ｒ1 ｒ2 （ｋ1 ｋ5 ＋ｋ0 ） 第４ステージ： ＡＤＲ（Ｃ）＝ｎ3 ｒ1 ｒ2 ｒ3 ｋ0 第５ステージ： ＡＤＲ（Ｃ）＝０ となる。
ＡＤＲ（Ｄ）は、 ＡＤＲ（Ｄ）＝ｋ4 （ｒ2 ｒ3 ｒ4 ｒ5 ）＋ｋ3 （ｒ3
ｒ4 ｒ5 ）＋ｋ2 （ｒ4 ｒ5 ）＋ｋ1 ｒ5 ＋Ｋ0 また、係数メモリの読み出しアドレスＡＤＲ（Ｃ）は、 第１ステージ： ＡＤＲ（Ｃ）＝ｎ0 （ｋ2 ｋ3 ｋ4 ｋ5 ＋ｋ2 ｋ4 ｋ5
＋ｋ1 ｋ5 ＋ｋ0 ） 第２ステージ： ＡＤＲ（Ｃ）＝ｎ1 ｒ1 （ｋ2 ｋ4 ｋ5 ＋ｋ1 ｋ5 ＋ｋ
0 ） 第３ステージ： ＡＤＲ（Ｃ）＝ｎ2 ｒ1 ｒ2 （ｋ1 ｋ5 ＋ｋ0 ） 第４ステージ： ＡＤＲ（Ｃ）＝ｎ3 ｒ1 ｒ2 ｒ3 ｋ0 第５ステージ： ＡＤＲ（Ｃ）＝０ となる。
【０００７】次に従来技術について述べる。従来のＦＦ
Ｔ専用プロセッサは、図３に示すように、基数ｒ用の乗
算及び加減算を行う演算処理回路２ａと、この演算処理
用の乗算係数（余弦及び正弦係数）を発生する係数メモ
リ回路４と入力信号の書き込みと演算処理用の読みだし
を並列に行うデータメモリ回路１と、これらのデータメ
モリ回路１，係数メモリ回路４用の読み出しアドレス及
びパイプライン接続時の次段のデータメモリへの書き込
みアドレスを生成するメモリ制御回路３ａから構成され
る。
Ｔ専用プロセッサは、図３に示すように、基数ｒ用の乗
算及び加減算を行う演算処理回路２ａと、この演算処理
用の乗算係数（余弦及び正弦係数）を発生する係数メモ
リ回路４と入力信号の書き込みと演算処理用の読みだし
を並列に行うデータメモリ回路１と、これらのデータメ
モリ回路１，係数メモリ回路４用の読み出しアドレス及
びパイプライン接続時の次段のデータメモリへの書き込
みアドレスを生成するメモリ制御回路３ａから構成され
る。
【０００８】この従来のＦＦＴ専用プロセッサにおいて
は、処理の単純化が可能なことから基数を固定したＦＦ
Ｔ専用プロセッサとなっていた。前述のアルゴリズムに
当てはめればｒ1 ＝ｒ2 ＝ｒ3 ＝ｋ4 ＝ｒ5 ＝ｒ（固
定）となる。
は、処理の単純化が可能なことから基数を固定したＦＦ
Ｔ専用プロセッサとなっていた。前述のアルゴリズムに
当てはめればｒ1 ＝ｒ2 ＝ｒ3 ＝ｋ4 ＝ｒ5 ＝ｒ（固
定）となる。
【０００９】次に、従来のＦＦＴプロセッサを構成する
各ブロックについて説明する。演算処理回路２ａは乗算
器５と加減算部７ａに分けられ、加減算部７ａは基数ｒ
に対応するブロックで構成される。まず、データメモリ
回路１から読み出された実部データＸＲ(n) と虚数デー
タＸＩ(n) は係数メモリ回路４から読み出された実部係
数データＷＲ(n) と虚部係数データＷＩ(n) との間で複
素乗算され、乗算器出力１９として、 実部：ＭＲ(n) ＝ＸＲ(n) ×ＷＲ(n) −ＸＩ(n) ×ＷＩ
(n) 虚部：ＭＩ(n) ＝ＸＲ(n) ×ＷＩ(n) ＋ＸＩ(n) ×ＷＲ
(n) を得る。
各ブロックについて説明する。演算処理回路２ａは乗算
器５と加減算部７ａに分けられ、加減算部７ａは基数ｒ
に対応するブロックで構成される。まず、データメモリ
回路１から読み出された実部データＸＲ(n) と虚数デー
タＸＩ(n) は係数メモリ回路４から読み出された実部係
数データＷＲ(n) と虚部係数データＷＩ(n) との間で複
素乗算され、乗算器出力１９として、 実部：ＭＲ(n) ＝ＸＲ(n) ×ＷＲ(n) −ＸＩ(n) ×ＷＩ
(n) 虚部：ＭＩ(n) ＝ＸＲ(n) ×ＷＩ(n) ＋ＸＩ(n) ×ＷＲ
(n) を得る。
【００１０】今、第ｉステージの演算処理とすると、基
数ｒに対応する加減算部７ａにおいて、入力される乗算
器出力１９に対して加減算が実行される。加減算部７ａ
では実虚の乗算器出力１９各ｒ個（ＭＲ(n) 〜ＭＲ(n+r
-1) 、ＭＩ(n) 〜ＭＩ(n+r-1) ）を必要とするため、演
算の途中結果を必要に応じてレジスタに蓄えておき、全
ての加減算演算が終了した時点でこの演算結果ＹＲ(n)
〜ＹＲ(n+r-1) 、ＹＩ(n) 〜ＹＩ(n+r-1) は出力され
る。
数ｒに対応する加減算部７ａにおいて、入力される乗算
器出力１９に対して加減算が実行される。加減算部７ａ
では実虚の乗算器出力１９各ｒ個（ＭＲ(n) 〜ＭＲ(n+r
-1) 、ＭＩ(n) 〜ＭＩ(n+r-1) ）を必要とするため、演
算の途中結果を必要に応じてレジスタに蓄えておき、全
ての加減算演算が終了した時点でこの演算結果ＹＲ(n)
〜ＹＲ(n+r-1) 、ＹＩ(n) 〜ＹＩ(n+r-1) は出力され
る。
【００１１】係数メモリ回路４においては、図４に示す
ように、実部用メモリ５１に余弦係数ｃｏｓ（２πｋ／
Ｎ）、虚部用メモリ５２に正弦係数ｓｉｎ（２πｋ／
Ｎ）（ｋ＝０，１，…，Ｎ−１、ｋは係数メモリのアド
レス）がそれぞれ書き込まれており、メモリ制御回路３
ａから出力される係数メモリアドレス１７に従って読み
出される。この時、実部用メモリ５１と虚部用メモリ５
２からは同じアドレスのデータが読み出される。
ように、実部用メモリ５１に余弦係数ｃｏｓ（２πｋ／
Ｎ）、虚部用メモリ５２に正弦係数ｓｉｎ（２πｋ／
Ｎ）（ｋ＝０，１，…，Ｎ−１、ｋは係数メモリのアド
レス）がそれぞれ書き込まれており、メモリ制御回路３
ａから出力される係数メモリアドレス１７に従って読み
出される。この時、実部用メモリ５１と虚部用メモリ５
２からは同じアドレスのデータが読み出される。
【００１２】データメモリ回路１は、図５に示すよう
に、２重化されたメモリブロック２０，２１で構成さ
れ、その各メモリブロック２０，２１は、図６に示すよ
うに、実部メモリ２４と虚部メモリ２５で構成される。
図５において、一方のメモリブロック２０が受信データ
の書き込みモードの時には、もう一方のメモリブロック
２１は演算処理のためのデータの読み出しモードにな
る。図５では入力段のスイッチ２２は上側のメモリブロ
ック２０をセレクトし、出力段のスイッチ２３は下側の
メモリブロック２１をセレクトしている。書き込みモー
ドのメモリがＦＦＴのポイント数分（Ｎサンプル）のデ
ータを受信した時点で各メモリのモードは切り替わり、
一方は書き込み、一方は読み出しを行う。このような処
理を行うことによってデータメモリ回路１は、常時、演
算処理回路２ａへデータを供給することができるため、
演算処理回路２ａは常時動作することができ、演算処理
回路の利用率が向上する事になる。
に、２重化されたメモリブロック２０，２１で構成さ
れ、その各メモリブロック２０，２１は、図６に示すよ
うに、実部メモリ２４と虚部メモリ２５で構成される。
図５において、一方のメモリブロック２０が受信データ
の書き込みモードの時には、もう一方のメモリブロック
２１は演算処理のためのデータの読み出しモードにな
る。図５では入力段のスイッチ２２は上側のメモリブロ
ック２０をセレクトし、出力段のスイッチ２３は下側の
メモリブロック２１をセレクトしている。書き込みモー
ドのメモリがＦＦＴのポイント数分（Ｎサンプル）のデ
ータを受信した時点で各メモリのモードは切り替わり、
一方は書き込み、一方は読み出しを行う。このような処
理を行うことによってデータメモリ回路１は、常時、演
算処理回路２ａへデータを供給することができるため、
演算処理回路２ａは常時動作することができ、演算処理
回路の利用率が向上する事になる。
【００１３】メモリ制御回路３ａは、図７に示すよう
に、係数メモリ回路４の読み出しシーケンスを書き込ん
だ係数アドレスメモリ６１と、データメモリ回路１の読
み出しシーケンスを書き込んだデータアドレスメモリ６
２とを備えている。これらのメモリは、１つずつカウン
トアップするシーケンシャルカウンタ６３の出力を読み
出しアドレス３８として、係数メモリアドレス１７及び
データメモリアドレス１６を生成することになる。係数
アドレスメモリ６１とデータアドレスメモリ６２は電源
立ち上げ後、プロセッサを動作させる前に外部より書き
込む必要がある。また、このとき書き込まれるデータは
各ステージ毎に異なる。データ数としてはポイント数Ｎ
個分必要となる。また、出力アドレス１４はデータメモ
リアドレス１６を演算に必要な時間分だけディレイさせ
ることによって生成される。そして、出力イネーブル１
５も係数アドレスメモリ６１とデータアドレスメモリ６
２用のリードイネーブルを出力アドレス１４の場合と同
様にディレイさせることによって生成される。
に、係数メモリ回路４の読み出しシーケンスを書き込ん
だ係数アドレスメモリ６１と、データメモリ回路１の読
み出しシーケンスを書き込んだデータアドレスメモリ６
２とを備えている。これらのメモリは、１つずつカウン
トアップするシーケンシャルカウンタ６３の出力を読み
出しアドレス３８として、係数メモリアドレス１７及び
データメモリアドレス１６を生成することになる。係数
アドレスメモリ６１とデータアドレスメモリ６２は電源
立ち上げ後、プロセッサを動作させる前に外部より書き
込む必要がある。また、このとき書き込まれるデータは
各ステージ毎に異なる。データ数としてはポイント数Ｎ
個分必要となる。また、出力アドレス１４はデータメモ
リアドレス１６を演算に必要な時間分だけディレイさせ
ることによって生成される。そして、出力イネーブル１
５も係数アドレスメモリ６１とデータアドレスメモリ６
２用のリードイネーブルを出力アドレス１４の場合と同
様にディレイさせることによって生成される。
【００１４】このプロセッサをパイプライン接続する場
合には、入力信号としてデータメモリ回路１の書き込み
に必要な受信データ、書き込みアドレス、書き込みイネ
ーブルを入力し、出力信号としては、次ステージのデー
タメモリ回路に書き込みができるようにデータ、書き込
みアドレス、書き込みイネーブルを出力する。ここで出
力される書き込みアドレス及び書き込みイネーブルはデ
ータメモリ回路１で演算処理回路２ａにデータを読み出
した時の読み出しアドレス及び読み出しイネーブルを演
算処理時間分遅延させた信号が出力される。
合には、入力信号としてデータメモリ回路１の書き込み
に必要な受信データ、書き込みアドレス、書き込みイネ
ーブルを入力し、出力信号としては、次ステージのデー
タメモリ回路に書き込みができるようにデータ、書き込
みアドレス、書き込みイネーブルを出力する。ここで出
力される書き込みアドレス及び書き込みイネーブルはデ
ータメモリ回路１で演算処理回路２ａにデータを読み出
した時の読み出しアドレス及び読み出しイネーブルを演
算処理時間分遅延させた信号が出力される。
【００１５】
【発明が解決しようとする課題】この従来のＮポイント
ＦＦＴ専用プロセッサでは、１種類のプロセッサではＮ
＝ｒn となるＮポイントのＦＦＴ演算しか行えなかった
ので、所要ポイント数Ｎがｒn とはならなかった場合に
は、ポイント数を増やしてｒn の値に修正してＦＦＴ処
理を行うか、あるいは複数品種のＬＳＩを開発して使用
する必要があった。ポイント数をｒn に修正する場合、
ＦＦＴ専用プロセッサの入力信号のデータレートをポイ
ント数を増大した分だけ大きくする必要がある。同時
に、プロセッサの内部処理用のクロック周波数も比例し
て大きくすることになり、その結果、プロセッサ及びそ
の前段のＡ／Ｄ変換器等の消費電力までクロック周波数
に比例して増大してしまうという問題があった。また、
複数品種開発する場合にはコストが非常に高くなるとい
う問題があった。
ＦＦＴ専用プロセッサでは、１種類のプロセッサではＮ
＝ｒn となるＮポイントのＦＦＴ演算しか行えなかった
ので、所要ポイント数Ｎがｒn とはならなかった場合に
は、ポイント数を増やしてｒn の値に修正してＦＦＴ処
理を行うか、あるいは複数品種のＬＳＩを開発して使用
する必要があった。ポイント数をｒn に修正する場合、
ＦＦＴ専用プロセッサの入力信号のデータレートをポイ
ント数を増大した分だけ大きくする必要がある。同時
に、プロセッサの内部処理用のクロック周波数も比例し
て大きくすることになり、その結果、プロセッサ及びそ
の前段のＡ／Ｄ変換器等の消費電力までクロック周波数
に比例して増大してしまうという問題があった。また、
複数品種開発する場合にはコストが非常に高くなるとい
う問題があった。
【００１６】そこで、本発明の主たる課題は、ｒn ポイ
ントＦＦＴ専用プロセッサにおけるポイント数がシステ
ム要求のポイント数よりも大きい場合に、入力信号のサ
ンプリングレートを高速にして対応する場合の回路内の
消費電力の増大を防ぐことにある。
ントＦＦＴ専用プロセッサにおけるポイント数がシステ
ム要求のポイント数よりも大きい場合に、入力信号のサ
ンプリングレートを高速にして対応する場合の回路内の
消費電力の増大を防ぐことにある。
【００１７】
【課題を解決するための手段】本発明は、高速フーリエ
変換（以下、ＦＦＴと記述する）演算の各ステージに対
応する加減算及び乗算を実行する演算処理回路と、前記
乗算に必要な正弦係数と余弦係数を乗算係数として供給
する係数メモリ回路と、外部からの入力データの書き込
みと内部演算処理用データの読み出しを並列処理する２
重化されたデータメモリ回路と、この２重化されたデー
タメモリ回路の読み出しアドレス及びパイプライン接続
時の次ステージのデータメモリへの書き込みアドレスの
生成を各ステージに対応した各メモリの読み出しシーケ
ンスを書き込んだメモリをアドレス順に読み出すことで
実現するメモリ制御回路から構成される高速処理可能な
ＮポイントＦＦＴ専用プロセッサにおいて、前記演算処
理回路が、複数の基数ｒ1，ｒ2 ，…，ｒm （ｍは自然
数）に対する演算処理を可能とするように複数の基数に
対する加減算部を備え、前記加減算部は、前記複数の基
数ｒ 1 ，ｒ 2 ，…，ｒ m のそれぞれに対応した複数の演
算回路を有し、前記演算処理回路は更に、前記２重化さ
れたデータメモリ回路からの読み出しデータと前記乗算
係数との乗算を行う乗算器と、現ステージの基数ｒ ｉ を
示す信号に基づいて前記複数の演算回路の１つを選択し
て前記乗算器に接続する第１のセレクタ回路と、前記現
ステージの基数ｒ ｉ を示す信号に基づいて前記選択され
た演算回路の出力を出力データとして出力する第２のセ
レクタ回路とを備えたことを特徴とする。
変換（以下、ＦＦＴと記述する）演算の各ステージに対
応する加減算及び乗算を実行する演算処理回路と、前記
乗算に必要な正弦係数と余弦係数を乗算係数として供給
する係数メモリ回路と、外部からの入力データの書き込
みと内部演算処理用データの読み出しを並列処理する２
重化されたデータメモリ回路と、この２重化されたデー
タメモリ回路の読み出しアドレス及びパイプライン接続
時の次ステージのデータメモリへの書き込みアドレスの
生成を各ステージに対応した各メモリの読み出しシーケ
ンスを書き込んだメモリをアドレス順に読み出すことで
実現するメモリ制御回路から構成される高速処理可能な
ＮポイントＦＦＴ専用プロセッサにおいて、前記演算処
理回路が、複数の基数ｒ1，ｒ2 ，…，ｒm （ｍは自然
数）に対する演算処理を可能とするように複数の基数に
対する加減算部を備え、前記加減算部は、前記複数の基
数ｒ 1 ，ｒ 2 ，…，ｒ m のそれぞれに対応した複数の演
算回路を有し、前記演算処理回路は更に、前記２重化さ
れたデータメモリ回路からの読み出しデータと前記乗算
係数との乗算を行う乗算器と、現ステージの基数ｒ ｉ を
示す信号に基づいて前記複数の演算回路の１つを選択し
て前記乗算器に接続する第１のセレクタ回路と、前記現
ステージの基数ｒ ｉ を示す信号に基づいて前記選択され
た演算回路の出力を出力データとして出力する第２のセ
レクタ回路とを備えたことを特徴とする。
【００１８】
【００１９】
【００２０】
【実施例】次に本発明について図面を用いて説明する。
図１は、本発明のＮポイントＦＦＴ専用プロセッサの機
能ブロック図を示している。図１において、図３に示し
た部分と同じ部分には同一番号を付して説明は省略す
る。データメモリ回路１は入力データ９と入力アドレス
１０を受信して、図５で説明した一方のメモリブロック
にＮサンプル分のデータを書き込み、もう一方のメモリ
ブロックからは演算用のデータを読み出す。書き込みを
行っているメモリブロックがＮサンプル分データを書き
込んだら、それぞれのメモリブロックのモードを切り替
え、今まで書き込みを行っていたメモリブロックはメモ
リ制御回路３の生成するデータメモリアドレス１６に従
ってデータを読み出す。読み出されたデータ１２は演算
処理回路２へ送られる。
図１は、本発明のＮポイントＦＦＴ専用プロセッサの機
能ブロック図を示している。図１において、図３に示し
た部分と同じ部分には同一番号を付して説明は省略す
る。データメモリ回路１は入力データ９と入力アドレス
１０を受信して、図５で説明した一方のメモリブロック
にＮサンプル分のデータを書き込み、もう一方のメモリ
ブロックからは演算用のデータを読み出す。書き込みを
行っているメモリブロックがＮサンプル分データを書き
込んだら、それぞれのメモリブロックのモードを切り替
え、今まで書き込みを行っていたメモリブロックはメモ
リ制御回路３の生成するデータメモリアドレス１６に従
ってデータを読み出す。読み出されたデータ１２は演算
処理回路２へ送られる。
【００２１】図２は内部処理速度が入力データのサンプ
リングレートよりも５倍高速の場合のデータメモリ回路
１内の各メモリブロック２０，２１のモードを示し、Ｎ
サンプルの書き込みの間に５ステージ分の演算処理が無
駄なく行われていることを示している。
リングレートよりも５倍高速の場合のデータメモリ回路
１内の各メモリブロック２０，２１のモードを示し、Ｎ
サンプルの書き込みの間に５ステージ分の演算処理が無
駄なく行われていることを示している。
【００２２】演算処理回路２は、乗算器５と加減算を行
うための基数ｒ1 用演算回路７１，基数ｒ2 用演算回路
７２，…，基数ｒm 用演算回路７ｍが組み込まれた加減
算器７と、現ステージの基数ｒi と同じ基数用の演算回
路を選択するための加減算器前後のセレクタ回路６，８
から構成されている。図１においてセレクタ回路６，８
はｒi ＝ｒ2 の場合を示しており、ｒ2 用の加算器をセ
レクトしている。
うための基数ｒ1 用演算回路７１，基数ｒ2 用演算回路
７２，…，基数ｒm 用演算回路７ｍが組み込まれた加減
算器７と、現ステージの基数ｒi と同じ基数用の演算回
路を選択するための加減算器前後のセレクタ回路６，８
から構成されている。図１においてセレクタ回路６，８
はｒi ＝ｒ2 の場合を示しており、ｒ2 用の加算器をセ
レクトしている。
【００２３】係数メモリ回路４は演算処理回路２での乗
算係数を格納しているメモリで、メモリマップなどは従
来例の場合と同様である。読み出し順番はメモリ制御回
路３で生成される係数メモリアドレス１７に従う。
算係数を格納しているメモリで、メモリマップなどは従
来例の場合と同様である。読み出し順番はメモリ制御回
路３で生成される係数メモリアドレス１７に従う。
【００２４】メモリ制御回路３は、図７で説明したよう
に、係数メモリアドレス１７を読み出したい順番に書き
込んだ係数アドレスメモリ６１とデータメモリアドレス
１７を読み出したい順番に書き込んだデータアドレスメ
モリ６２とを備えている。これらのメモリ６１、６２は
１つずつカウントアップするシーケンシャルカウンタ６
３の出力を読み出しアドレス３８として使用し、係数メ
モリアドレス１７及びデータメモリアドレス１６を生成
する。係数アドレスメモリ６１とデータアドレスメモリ
６２は電源立ち上げ後、このＦＦＴプロセッサを動作さ
せる前に外部より書き込む必要がある。また、このとき
書き込まれるデータは各ステージ毎に異なる。データ数
としてはポイント数Ｎ個分必要となる。また、メモリ制
御回路３では従来の場合と同様にして、出力アドレス１
４と出力イネーブル１５を生成する。
に、係数メモリアドレス１７を読み出したい順番に書き
込んだ係数アドレスメモリ６１とデータメモリアドレス
１７を読み出したい順番に書き込んだデータアドレスメ
モリ６２とを備えている。これらのメモリ６１、６２は
１つずつカウントアップするシーケンシャルカウンタ６
３の出力を読み出しアドレス３８として使用し、係数メ
モリアドレス１７及びデータメモリアドレス１６を生成
する。係数アドレスメモリ６１とデータアドレスメモリ
６２は電源立ち上げ後、このＦＦＴプロセッサを動作さ
せる前に外部より書き込む必要がある。また、このとき
書き込まれるデータは各ステージ毎に異なる。データ数
としてはポイント数Ｎ個分必要となる。また、メモリ制
御回路３では従来の場合と同様にして、出力アドレス１
４と出力イネーブル１５を生成する。
【００２５】係数メモリ回路４に書き込むデータはポイ
ント数Ｎによって決まり、メモリ制御回路３の係数アド
レスメモリ６１とデータアドレスメモリ６２に書き込む
データによって自由に読み出しを制御できるので、メモ
リ制御回路３及び係数メモリ回路４のハードウェア構成
は従来と同様でよい。
ント数Ｎによって決まり、メモリ制御回路３の係数アド
レスメモリ６１とデータアドレスメモリ６２に書き込む
データによって自由に読み出しを制御できるので、メモ
リ制御回路３及び係数メモリ回路４のハードウェア構成
は従来と同様でよい。
【００２６】このプロセッサをパイプライン接続する場
合には、入力信号としてデータメモリ回路の書き込みに
必要な受信データ、書き込みアドレス、書き込みイネー
ブル（図１ではそれぞれ入力データ９、入力アドレス１
０、入力イネーブル１１となる）を入力し、出力信号と
しては、次ステージのデータメモリ回路に書き込みがで
きるようにデータ、書き込みアドレス、書き込みイネー
ブル（図１ではそれぞれ出力データ１３、出力アドレス
１４、出力イネーブル１５となる）を出力する。ここで
出力される書き込みアドレスはデータメモリ回路１で演
算処理回路２にデータを読み出した時の読み出しアドレ
スを演算処理時間分遅延させたアドレスが出力される。
合には、入力信号としてデータメモリ回路の書き込みに
必要な受信データ、書き込みアドレス、書き込みイネー
ブル（図１ではそれぞれ入力データ９、入力アドレス１
０、入力イネーブル１１となる）を入力し、出力信号と
しては、次ステージのデータメモリ回路に書き込みがで
きるようにデータ、書き込みアドレス、書き込みイネー
ブル（図１ではそれぞれ出力データ１３、出力アドレス
１４、出力イネーブル１５となる）を出力する。ここで
出力される書き込みアドレスはデータメモリ回路１で演
算処理回路２にデータを読み出した時の読み出しアドレ
スを演算処理時間分遅延させたアドレスが出力される。
【００２７】具体例を示して効果を説明する。本Ｎポイ
ントＦＦＴ専用プロセッサが基数２，３，４，５に対応
可能な構成となっているとすると仮定する。
ントＦＦＴ専用プロセッサが基数２，３，４，５に対応
可能な構成となっているとすると仮定する。
【００２８】Ｎ＝３２０のような場合には、ｒ1 ＝５，
ｒ2 ＝４，ｒ3 ＝４，ｒ4 ＝４となり、入力信号条件と
してチャンネル当たりのデータレートを５ｋｂｐｓとす
ると、ＦＦＴプロセッサの入力信号のサンプリングレー
トは１．６Ｍｂｐｓとなる。一方、基数ｒ＝４用のＦＦ
Ｔプロセッサの場合には、Ｎ＝１０２４（ｒ1 ＝ｒ2 ＝
ｒ3 ＝ｒ4 ＝ｒ5 ＝４）にする必要があり、その結果Ｆ
ＦＴプロセッサの入力信号のサンプリングレートは５．
１２Ｍｂｐｓとなる。また、ｒ＝２である場合にはＮ＝
５１２（ｒ1 ＝ｒ2 ＝ｒ3 ＝ｒ4 ＝ｒ5 ＝ｒ6 ＝ｒ7 ＝
ｒ8 ＝ｒ9 ＝２）となり、その結果ＦＦＴプロセッサの
入力信号のサンプリングレートは２．５６Ｍｂｐｓとな
る。入力信号のサンプリングレートはそのままプロセッ
サの動作クロックに反映され、プロセッサの消費電力は
動作しているゲート数はほぼ同じと考えられるので、こ
の動作クロックの周波数に比例すると考えて良い。
ｒ2 ＝４，ｒ3 ＝４，ｒ4 ＝４となり、入力信号条件と
してチャンネル当たりのデータレートを５ｋｂｐｓとす
ると、ＦＦＴプロセッサの入力信号のサンプリングレー
トは１．６Ｍｂｐｓとなる。一方、基数ｒ＝４用のＦＦ
Ｔプロセッサの場合には、Ｎ＝１０２４（ｒ1 ＝ｒ2 ＝
ｒ3 ＝ｒ4 ＝ｒ5 ＝４）にする必要があり、その結果Ｆ
ＦＴプロセッサの入力信号のサンプリングレートは５．
１２Ｍｂｐｓとなる。また、ｒ＝２である場合にはＮ＝
５１２（ｒ1 ＝ｒ2 ＝ｒ3 ＝ｒ4 ＝ｒ5 ＝ｒ6 ＝ｒ7 ＝
ｒ8 ＝ｒ9 ＝２）となり、その結果ＦＦＴプロセッサの
入力信号のサンプリングレートは２．５６Ｍｂｐｓとな
る。入力信号のサンプリングレートはそのままプロセッ
サの動作クロックに反映され、プロセッサの消費電力は
動作しているゲート数はほぼ同じと考えられるので、こ
の動作クロックの周波数に比例すると考えて良い。
【００２９】各場合の消費電力を比べると、基数２，
３，４，５に対応可能なプロセッサの消費電力を１とす
ると、基数４用のプロセッサの消費電力は３．２、基数
２用のプロセッサの消費電力は１．６となり、本ＦＦＴ
プロセッサは消費電力の低減を実現していることがわか
る。また、ＦＦＴプロセッサの数は基数２，３，４，５
対応可能な場合には４個、基数４用の場合は５個、基数
２用の場合は９個必要になり、規模的にも小型化を実現
できることがわかる。
３，４，５に対応可能なプロセッサの消費電力を１とす
ると、基数４用のプロセッサの消費電力は３．２、基数
２用のプロセッサの消費電力は１．６となり、本ＦＦＴ
プロセッサは消費電力の低減を実現していることがわか
る。また、ＦＦＴプロセッサの数は基数２，３，４，５
対応可能な場合には４個、基数４用の場合は５個、基数
２用の場合は９個必要になり、規模的にも小型化を実現
できることがわかる。
【００３０】
【発明の効果】以上説明したように、複数の基数を処理
可能な本発明のＮポイントＦＦＴ専用プロセッサは回路
の低消費電力化、回路規模の小型化を実現するという結
果を有する。
可能な本発明のＮポイントＦＦＴ専用プロセッサは回路
の低消費電力化、回路規模の小型化を実現するという結
果を有する。
【図１】本発明によるＮポイント専用プロセッサの機能
ブロック図である。
ブロック図である。
【図２】図１におけるデータメモリ回路の各メモリブロ
ックのモードの切り替わり状態を示すタイミングチャー
ト図である。
ックのモードの切り替わり状態を示すタイミングチャー
ト図である。
【図３】従来例のｒn ポイントＦＦＴ専用プロセッサの
機能ブロック図である。
機能ブロック図である。
【図４】図３に示された係数メモリ回路のメモリマップ
及び構成を示した図である。
及び構成を示した図である。
【図５】図３に示されたデータメモリ回路のメモリの２
重化構成を示すブロック図である。
重化構成を示すブロック図である。
【図６】図５に示されたデータメモリ回路の各メモリブ
ロックの構成を示すブロック図である。
ロックの構成を示すブロック図である。
【図７】図３に示されたメモリ制御回路の機能ブロック
図である。
図である。
２，２ａ 演算処理回路 ７ 加減算器 ５１ 実部用メモリ ５２ 虚部用メモリ
Claims (1)
- 【請求項１】 高速フーリエ変換（以下、ＦＦＴと記述
する）演算の各ステージに対応する加減算及び乗算を実
行する演算処理回路と、前記乗算に必要な正弦係数と余
弦係数を乗算係数として供給する係数メモリ回路と、外
部からの入力データの書き込みと内部演算処理用データ
の読み出しを並列処理する２重化されたデータメモリ回
路と、この２重化されたデータメモリ回路の読み出しア
ドレス及びパイプライン接続時の次ステージのデータメ
モリへの書き込みアドレスの生成を各ステージに対応し
た各メモリの読み出しシーケンスを書き込んだメモリを
アドレス順に読み出すことで実現するメモリ制御回路か
ら構成される高速処理可能なＮポイントＦＦＴ専用プロ
セッサにおいて、前記演算処理回路は、複数の基数ｒ 1 ，ｒ 2 ，…，ｒ m
（ｍは自然数）に対する演算処理を可能とするように複
数の基数に対する加減算部を備え、 前記加減算部は、前記複数の基数ｒ 1 ，ｒ 2 ，…，ｒ m
のそれぞれに対応した複数の演算回路を有し、 前記演算処理回路は更に、前記２重化されたデータメモ
リ回路からの読み出しデータと前記乗算係数との乗算を
行う乗算器と、 現ステージの基数ｒ ｉ を示す信号に基づいて前記複数の
演算回路の１つを選択して前記乗算器に接続する第１の
セレクタ回路と、 前記現ステージの基数ｒ ｉ を示す信号に基づいて前記選
択された演算回路の出力を出力データとして出力する第
２のセレクタ回路と を備えたことを特徴とするＮポイン
トＦＦＴ専用プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162502A JP2697619B2 (ja) | 1994-07-14 | 1994-07-14 | Ｎポイントｆｆｔ専用プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162502A JP2697619B2 (ja) | 1994-07-14 | 1994-07-14 | Ｎポイントｆｆｔ専用プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0830584A JPH0830584A (ja) | 1996-02-02 |
| JP2697619B2 true JP2697619B2 (ja) | 1998-01-14 |
Family
ID=15755842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162502A Expired - Fee Related JP2697619B2 (ja) | 1994-07-14 | 1994-07-14 | Ｎポイントｆｆｔ専用プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697619B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4687948B2 (ja) * | 2004-10-29 | 2011-05-25 | ソニー株式会社 | ディジタル信号処理装置、ディジタル信号処理方法及びプログラム並びに認証装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950703B2 (ja) * | 1992-04-30 | 1999-09-20 | シャープ株式会社 | 高速フーリエ変換用ディジット反転のためのアドレス発生器及び反転フィールドシーケンス発生器並びにディジット反転シーケンス信号発生方法 |
| JP2848134B2 (ja) * | 1992-07-03 | 1999-01-20 | 富士通株式会社 | 可変高速フーリエ変換回路 |
-
1994
- 1994-07-14 JP JP6162502A patent/JP2697619B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0830584A (ja) | 1996-02-02 |
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| JPH0467661B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970819 |
|
| R250 | Receipt of annual fees |
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|
| S531 | Written request for registration of change of domicile |
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