JP2002152014A - 正規最小平均二乗アルゴリズムに基づいた係数適応用ハードウエアアクセリレータ - Google Patents

Abstract

(57)【要約】 【課題】 適応フィルタ用の効率的な係数適応処理技術
を提供する。 【解決手段】 データメモリが入力信号を格納し、係数
メモリが係数ベクトルを格納する。乗算及び累算ユニッ
トがデータメモリから入力信号を読取り且つ係数メモリ
から係数ベクトルを読取って畳込みを実施する。乗算及
び累算ユニットとは別体の係数適応ユニットがデータメ
モリから入力信号を読取り且つ係数メモリから係数ベク
トルを読取って、乗算及び累算ユニットが読取を実施す
るのと同時に係数適応を実施して適応した係数ベクトル
を発生し、それを出力信号を発生するために畳込みの次
の繰返し期間中に乗算及び累算ユニットによって使用す
るために係数メモリ内へ書込み、各タップを１マシンク
ロックサイクルにおいて実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大略、適応システ
ムの分野に関するものであって、更に詳細には、適応フ
ィルタ用の効率的な係数適応処理技術に関するものであ
る。

【０００２】

【従来の技術】適応システムは、あるパラメータ又は重
みを調節するために計算アルゴリズムを使用して改良さ
れた性能をサーチするシステムである。適応フィルタは
対話的な態様で実時間において２つの信号の間の入力・
出力関係をモデル化せんとする計算装置である。適応フ
ィルタは、例えば、エコー相殺及びライン等化用の計算
システムにおいて使用されている。適応フィルタは、
又、実時間最適化に関連している異なる種類のアプリケ
ーションに対する実時間制御システムにおいて使用する
のに適している。適応信号処理は、例えばレーダー、ソ
ナー、地震学、バイオ医学エレクトロニクス等のその他
の分野においても拡大している。

【０００３】適応フィルタは４つの側面によって定義さ
れ、即ち、フィルタによって処理される入力信号ｘ
(ｎ)と、その入力信号ｘ（ｎ）からどのようにしてフィ
ルタ出力ｙ（ｎ）が計算されるかを定義する構成と、フ
ィルタの入力−出力関係を変えるために繰返し変化させ
ることが可能なフィルタパラメータと、ある時刻から次
の時刻へどのようにしてパラメータを調節するかを記述
する適応アルゴリズムとである。

【０００４】適応フィルタは、性能フィードバック特徴
を具備した閉ループフィルタとして又は開ループフィル
タとして実現することが可能である。該アルゴリズムは
繰返し態様で動作して、新たなデータの到着及び現在の
信号の性能フィードバックで調節可能なパラメータをア
ップデートする。各繰返しにおいて、本システムは入力
信号ｘ（ｎ）の特性について益々知ることとなり、且つ
信号プロセッサがエラー信号ｅ (ｎ)を介して最新のシ
ステム性能に基づいた現在の組のパラメータに対して調
節を行う。次いで、該調節可能なパラメータの最適な組
の値に逐次的に到達する。

【０００５】適応フィルタは、しばしば、デジタル信号
プロセッサ (ＤＳＰ)上で稼動する１組のプログラム命
令として実現される。図１は一般的な適応フィルタ処理
を示している。通常、出力ｙ（ｎ）がどのようにして入
力ｘ（ｎ）から計算されるかに影響を与える有限の数の
パラメータを有する任意のシステムを図１における適応
フィルタ１０として使用することが可能である。

【０００６】該フィルタの係数ベクトルＴ（ｎ）はＴ
(ｎ)＝［ｔ₁ (ｎ)ｔ₂ (ｎ)．．．ｔ_N(ｎ)］^Tによって定
義される。上述したように、該フィルタの入力はｘ
(ｎ)であり、一方該フィルタの出力はｙ（ｎ）である。
所望の応答信号はｂ (ｎ)である。エラー信号ｅ (ｎ)は
所望の信号ｄ (ｎ)と実際の出力ｙ (ｎ)との間の差異を
表している。適応フィルタの最も頻繁に使用される構成
は有限インパルス応答(ＦＩＲ)フィルタであり、それを
図２に示してある。

【０００７】図２において、ユニットｚ^-1は遅延ユニッ
トと呼ばれる。フィルタ自身はコンボリューション即ち
畳込みに基づいている。完全な計算ステップは「タッ
プ」と呼ばれる。図２はその線形性のために妥当なアー
キテクチャを示している。フィルタ処理を実施する場合
に、係数の組を使用して以下の式１を使用する畳込みを
介して出力を見つけ出す。

【０００８】

【数１】

【０００９】出力ｙ (ｎ)は所望の出力でない場合があ
る。即ち、ｙ (ｎ)は所望の信号ｄ (ｎ)に非常に近いも
のであるが充分に近いものではない場合がある。その場
合には、係数の組を補正するために適応アルゴリズムを
実行し、従って出力ｙ (ｎ)は次第に所望の信号ｄ (ｎ)
に近づく。所望の信号ｄ (ｎ)は不知であり且つ常に変
化する。従って、適応フィルタは実時間閉ループフィー
ドバックシステムであり、それは所望の信号ｄ (ｎ)に
追従するために常に適応を行う。

【００１０】高品質の適応フィルタにおいては、係数の
組は常に適応し、そのことは多大の計算能力を必要と
し、適応フィルタを高価なものとしている。最もポピュ
ラーな適応アルゴリズムは正規最小平均二乗アルゴリズ
ム (ＬＭＳ又はＮＬＭＳ)と呼ばれる。ＬＭＳアルゴリ
ズムは所謂「最も急峻な降下」アプローチを利用し、制
限された数のデータサンプルに基づいて勾配ベクトルの
推定を派生する。

【００１１】この適応アルゴリズムは収束制御及び係数
適応の処理を包含している。収束制御は全てのタップに
おいて実施されるものではなく、そのことは、それに関
連する計算能力が非常に高いものではないことを意味し
ている。そのために、本発明は収束制御処理の最適化を
取扱うものではない。然しながら、係数適応は、高性能
適応フィルタを達成するために、各サンプル期間中にお
いて全てのタップに対し実施すべきである。通常、計算
能力の殆どは係数適応を実施する場合に消費される。

【００１２】適応計算のタップは、畳込みステップ及び
係数適応ステップを包含している。タップｉにおいて関
与するタスクは次式によって示される。

【００１３】

【数２】

【００１４】上の式３において、ｔ_new (ｉ＋１)は適応
後の新たな係数であり、且つｔ_old(ｉ＋１)はこれから
適応が行われる古い係数である。

【００１５】可変係数と共に処理のサンプルにおいて多
数のタップが存在しているので、デジタル信号プロセッ
サ (ＤＳＤ)が所謂ＬＭＳアルゴリズムを実行するため
に必要とされる。図３は典型的なデジタル信号プロセッ
サのアーキテクチャを示している。

【００１６】典型的なデジタル信号プロセッサと関連す
るアルゴリズムに従って、ＬＳＭ計算処理のタップは７
個のステップを包含している。第一に、データがデータ
メモリＤＭ２０からデータレジスタＤＲ２８へロードさ
れる。次いで、該係数はタップメモリ又は係数メモリＴ
Ｎ２２から係数レジスタＴＲ３０へロードされる。レジ
スタＡＣＲ３６がｔ_new (ｉ)＝ｔ_old (ｉ)＋ (収束ファ
クタ)×ＤＲの式を使用して係数を計算する。次いで、
この新しい係数はバッファＢＲ２６へ移動される (ＢＲ
＝ＡＣＲ)。次のステップにおいて、ＡＣＢがＡＣＲへ
移動され且つＡＣＲ＝ＡＣＲ＋データ×ＢＲであるよう
に畳込みが実施される。次いで、ＡＣＲの内容がＡＣＢ
へ移動され、且つ、最後に、ｔ_new (ｎ)が係数メモリＴ
Ｍ２２へ移動される。

【００１７】１つのタップに対する実行用クロックサイ
クルの数は異なるアーキテクチャに対して異なる場合が
ある。例えば、スタンダードの中央処理装置 (ＣＰＵ)
を使用する場合には７個のステップが必要である。乗算
器−アキュムレータ (累算器)ハードウエアに基づいた
進化したデジタル信号プロセッサを使用する場合には、
１つのタップの畳込み及び係数適応に対するクロックサ
イクルの数は２と４との間である場合がある。

【００１８】係数メモリは２つのメモリアクセス、即ち
１つの読取と１つの書込とを有している。両方のメモリ
アクセスが係数適応のために必要とされるので、１つの
クロックサイクルにおいて７個の全てのステップを実行
することは困難である。メモリ読取及び書込アドレスは
互いに依存する場合があるので二重ポートメモリを使用
することは不可能である。非同期メモリを係数メモリと
して使用することが可能であるが、速度が比較的遅かっ
たり電力消費が高いこと等の問題が発生する場合があ
る。

【００１９】進化した入手可能なデジタルプロセッサに
おいては、特別の二重速度クロック(処理クロックと比
較して)が係数メモリに対してのみ適用され、従って係
数メモリは１つの処理クロックサイクルにおいて二度ア
クセスすることが可能である。然しながら、明らかな欠
点が存在している。メモリ速度は以前において論理速度
よりも遅いものであったので、処理サイクル当たりメモ
リが二度使用されるとすると、システム速度はメモリ速
度の半分とすることは不可能である。従って、システム
クロック速度を高いものとすることは不可能である。

【００２０】適応システムにおける計算能力を減少させ
ることが有益的である場合がある。計算能力を減少させ
ることを阻止する１つの基本的な問題は、単一クロック
サイクルにおいて任意の位置から読取又はそれへ書込を
行うために同期メモリを物理的に実現することは不可能
であるということである。非同期メモリは単一ＣＰＵク
ロックサイクルにおいて任意の位置から読取又はそれへ
書込を行うことが可能であるが、それは、ＣＰＵクロッ
クがメモリアクセス時間よりもかなり遅い場合である場
合のみである。

【００２１】従って、同期メモリを使用する場合には、
１つのタップの適応フィルタ処理を実行するために複数
の計算ステップを使用せねばならない。非同期メモリを
使用する場合には、１つのタップにおける全てのステッ
プを実行するために１クロックサイクルを使用すること
が可能であるが、このことは、システム速度が遅い場合
にのみ行うことが可能であるに過ぎない。別の可能性
は、１ＣＰＵクロックサイクルにおいてメモリを二度ア
クセスすることが可能であるようにメモリクロックを２
倍にさせることである。然しながら、その場合の欠点
は、二重速度メモリが「ボトルネック」となり、そのこ
とが性能を制限し且つ電力消費の主要な発生源となる。

【００２２】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、効率的な適応フィルタ用の係数適応技術を
提供することを目的とする。

【００２３】

【課題を解決するための手段】最近の通信及び制御シス
テムにおいては、非常に低い電力消費を有する高性能適
応フィルタが必要とされている。本発明の１つの目的と
するところは、エキストラな拘束条件又はボトルネック
を導入することなしに、全ての計算ステップを１つのク
ロックサイクル内に移動させることである。本発明は充
分な柔軟性を与えながら、従来のシステムよりもより高
い性能及びより低いパワーとすることを可能としてい
る。本発明は完全な１タップ計算処理に対し１サイクル
解決の目標を達成している。本発明は汎用デジタル信号
プロセッサ (ＤＳＰ)チップにおける適応フィルタクセ
リレータによるか、又は適応フィルタ及びその他の通常
のフィルタタスクの両方に対するスタンドアローンチッ
プによってハードウエアで実現することが可能である。

【００２４】本発明は３つの主要な部分を有しており、
即ち、ハードウエアパーティション、簡単化した乗算演
算、及び従来の単一ポートスタチックランダムアクセス
メモリ（ＳＲＡＭ）を使用した１クロックサイクルにお
いてのメモリ読取及び書込の新規な方法である。

【００２５】本発明は、１実施形態においては、最小平
均二乗アルゴリズムに基づいた係数適応を加速させるシ
ステムを提供しており、それは、入力信号を格納するた
めのデータメモリと、係数ベクトルを格納するための係
数メモリと、畳込みを実施するためにデータメモリから
入力信号を読取り且つ係数メモリから係数ベクトルを読
取るための乗算及び累算ユニットと、適応させた係数ベ
クトルを発生させるために乗算及び累算ユニットが読取
を実施するのと同時に係数適応を実施するためにデータ
メモリから入力信号を読取り且つ係数メモリから係数ベ
クトルを読取るための乗算及び累算ユニットとは別体の
係数適応ユニットとを有しており、適応された係数ベク
トルは出力信号を発生するために次の繰返しの畳込み期
間中に乗算及び累算ユニットによって使用するために係
数メモリ内へ書込まれ、各タップは１マシンクロックサ
イクルにおいて実行される。

【００２６】係数適応ユニットは符号−大きさコード化
シフト制御ベクトルによって制御される演算右シフトを
使用して乗算を実施することが可能である。係数メモリ
は偶数係数メモリと奇数係数メモリとを有することが可
能であり、その各々は係数ベクトルの半分を格納する。
係数メモリは通常のメモリアクセスモードと係数適応モ
ードとを有することが可能であり、且つ係数適応モード
期間中に、係数メモリは１クロックサイクルでそれから
読取及びそれへの書込を行うことが可能である。各繰返
しの畳込みに対して、各タップ期間中にアップデートさ
れた係数ベクトルが使用される。

【００２７】本発明は、別の実施形態においては、最小
平均二乗アルゴリズムに基づいた係数適応を加速させる
方法を提供しており、該方法は、 (ａ)データメモリ内
に入力信号を格納し、 (ｂ)係数メモリ内に係数ベクト
ルを格納し、 (ｃ)畳込みを実施するためにデータメモ
リから入力信号を及び係数メモリから係数ベクトルを読
取り、且つ (ｄ)適応させた係数ベクトルを発生するた
めにステップ (ｃ)の読取と同時に係数適応を実施する
ためにデータメモリから入力信号を読取り且つ係数メモ
リから係数ベクトルを読取る、上記各ステップを有して
おり、適応された係数ベクトルは出力信号を発生するた
めに次の繰返しの畳込みにおいて使用するために係数メ
モリ内へ書込まれ、各タップは１マシンクロックサイク
ルにおいて実行される。

【００２８】

【発明の実施の形態】図４は本発明の好適実施例に基づ
くハードウエアパーティションを例示している。ハード
ウエアパーティションは係数適応ハードウエア用の計算
処理を従来の畳込みハードウエアから分離するために使
用している。従来の畳込み部分は乗算及び累算 (ＭＡ
Ｃ)ユニットを有している。係数適応用の別の部分もＭ
ＡＣ又は簡単化したＭＡＣとすることが可能である。

【００２９】データメモリ４０はデータベクトルｘ
(ｎ)を格納即ち記憶する (尚、ｎは０乃至Ｎ−１であ
る)。係数メモリ４２は係数ベクトルｔ (ｎ)を格納する
(尚、ｎは０乃至Ｎ−１である)。１つのタップにおけ
る完全な計算タスクは２つの「パイプライン」ステップ
に分割される。最初のパイプラインステップ期間中に、
データベクトルｘ (ｎ)及び係数ベクトルｔ (ｎ)の両方
が乗算及び累算ユニット (ＭＳＥ)４４及び係数適応ハ
ードウエア (ＣＡＨ)４６に対して読込まれる。係数適
応ハードウエア (ＣＡＨ)は第一パイプライン期間中に
式３に従って係数適応を実施する。

【００３０】適応された新たな係数は係数適応ハードウ
エア４６内に登録される。次のパイプラインステップ期
間中に、アップデートされた新たな係数が係数メモリ４
２へ書込まれる。ＦＩＲが適応フィルタである場合に、
係数適応ハードウエア４６によって与えられる適応され
た新たな係数を使用して、第二のパイプラインステップ
期間中にＦＩＲ畳込みが実施される。個々で、基本的な
特徴は、適応された新たな係数は現在のサンプルにおけ
るパイプラインにおける次のクロックサイクルにおいて
畳込みのために使用される。このことはアルゴリズムの
遅延を他のアーキテクチャにおけるものよりもより短い
ものとさせる。ＦＩＲが適応フィルタでない場合には、
通常の有限インパルス応答が実行される。この場合にお
いては、係数は定数であり且つ係数メモリ４２から乗算
及び累算ユニット４４へ直接的に読込まれる。

【００３１】パイプライン型計算処理は並列的に実施さ
れるので、係数適応処理の２番目の点は畳込み処理の１
番目の点と並列的に実施される。更に、最初のアップデ
ートした新たな係数の書込は２番目の古い係数及び２番
目のデータの読取と並列的に行われる。このように、適
応フィルタの１つのタップに対する完全な計算はパイプ
ライン型並列性を使用した１クロックサイクルにおいて
等価的に実施される。

【００３２】図５は同時的な畳込み及び係数適応を管理
するパイプラインを例示している。２つの特別な命令が
特定される。１つの命令はＳＰＦＣ (即ち、畳込み用セ
ットアップパイプライン)である。この命令は乗算及び
累算ユニット４４及び係数適応ハードウエア４６の両方
に対し第一データ (即ち、入力信号)及び第一係数ベク
トルの両方をフェッチする。同時に、係数適応処理をフ
ェッチ期間中に係数適応ハードウエア４６において実行
する。

【００３３】別の命令はＣＯＮＶ (畳込みハードウエア
ループ命令)である。この命令はハードウエアループを
開始させ且つ以下の機能を実施する。最初に、適応させ
た係数を係数メモリ４２における以前の点へ書込む。次
いで、データメモリアドレスをインクリメントさせ且つ
アドレスモジュールオーバーフローを実施する。次い
で、係数メモリアドレスをインクリメントさせる。次い
で、ループカウンタを減少させループが終了したか否か
の判別を行う。この後に、乗算及び累算ユニット４４に
おいて畳込みの１つのステップを実施する。最後に、次
のタップに対してデータ及び係数が読取られ、且つ次の
タップに対する係数適応が実施される。

【００３４】本発明に基づく係数適応に対する簡単化し
た乗算について以下に説明する。係数適応処理は式３の
関数に従う。係数適応の計算は大きなダイナミックレン
ジ及び比較的緩和された分解能を必要とする。何故なら
ば、係数適応は所謂フィードバックを使用した「試行錯
誤」手順だからである。係数適応に対して乗算器が使用
される場合には、必要とされるダイナミックレンジを維
持するために大型の乗算器 (即ち、長尺の被乗数)が必
要である。通常の汎用デジタル信号プロセッサ(ＤＳＰ)
が使用される場合には、このことは通常である。

【００３５】係数適応ハードウエア４６を乗算及び累算
ユニット４４から分離した後に、係数適応ハードウエア
４６はアクセリレータとして作用し且つ係数適応のみを
実施する。従って、係数適応ハードウエア４６の出力は
高いダイナミックレンジ及び緩和された分解能を有する
ものでなければならない。本発明においては、乗算は５
ビット符号−大きさコード化シフト制御ベクトルによっ
て制御される演算右シフトへ変換される。従って、係数
適応に必要な計算能力は減少される。

【００３６】式３における収束ファクタは適応計算のサ
ンプル期間中一定である。収束ファクタは１つの被乗数
であり、シフト制御ベクトルへ変換される。別の被乗
数、即ちデータはシフトされるべく維持される。符号−
大きさシフト制御ベクトルは表１に従って発生される。

【００３７】

【表１】

【００３８】表１は１つの例に過ぎず且つ一般的な変換
方法を示している。この表は、Ｎビット２の補数二進コ
ードがＮ個のグループのコードへ変換され、従って２^N
の分解能がＮへ緩和されることを示している。この表は
２の補数小数二進データを緩和した分解能及び高いダイ
ナミックレンジを有する符号−大きさ小数二進データへ
変換する。「Ｆ」は「符号」ビットを意味している。変
換されたシフト制御は、位置の数をシフトすることの制
御を与える。例えば、Ｓ０１１１は７ビット演算右シフ
トを与える。

【００３９】上の表１によって変換されたシフト制御ベ
クトルを使用して、係数適応用の乗算はシフト関数 (機
能)として簡単化される。このことは電力消費及びシリ
コン面積のコストの両方を減少させる。このことは、
又、タイミングクリチカルパスを減少させ且つパイプラ
インを簡単化させる。従って、係数適応ハードウエアは
簡単化され且つ１つの例を図６において簡単化した乗算
に基づいて示してある。図６に例示した機能について以
下に説明する。

【００４０】式３、即ちｔ_new (ｎ)＝ｔ_old (ｎ)± (収
束ファクタ)×ｘ (ｎ)を実行するために、収束ファクタ
がシフト制御ベクトルへ変換され且つレジスタファイル
バス５０上に与えられる。データベクトルｘ（ｎ）が異
なる可能なデータ供給源からノード「否定入力 (ｎｅｇ
ａｔｅ ｉｎ)」上に与えられる。データベクトルの第
一の点は前のデータベクトルの組からの最も古いデータ
でなければならない。

【００４１】最も古いデータはレジスタファイル内にリ
ザーブし且つレジスタファイルバス５０から古いＤバッ
ファ５４へ送るか、又は前の畳込みを終了する前に古い
Ｄバッファ５４内にリザーブし且つ維持することが可能
である。現在の畳込み及び係数適応用のデータベクトル
はデータベクトルバスからのものであり且つレジスタデ
ータバッファ５２によってパイプライン処理される。シ
フト制御ベクトルの符号が１である場合には、データベ
クトルｘ (ｎ)に関して否定処理が実施され、そうでな
い場合には、否定ブロック５８はデータベクトルｘ
(ｎ)をバイパスさせる。

【００４２】演算シフター６０はシフト制御ベクトルの
大きさに従って演算シフト処理を実施し且つシフト動作
の間その符号を維持する。古い係数は式３におけるｔ
_old (ｎ)によって表されるように係数メモリからのもの
であり且つメモリアクセスパイプラインステップにおい
て使用可能である。全加算器６６がメモリアクセスに対
するパイプラインステップにおいて新たな係数６８であ
る結果をレジスタへ与える。次のパイプラインステップ
において、新たな係数が係数メモリへ書込まれる。

【００４３】アップデート制御ブロック６２が、演算シ
フター６０の出力がゼロであるか否かをチェックする。
その出力がゼロでない場合には、アップデート用制御信
号は「真」であり、新しい係数は古い係数と異なってお
り、従って係数のアップデートが必要であることを意味
する。この機能はデータ依存性メモリ書込制御と呼称さ
れ、それはデータ転送及びアクセスパワーを節約するた
めのエキストラなチャンスを与えている。アップデート
制御信号は、ＬＭＳ畳込みループ命令を実行している場
合にのみ真となることが可能であり、そのことは、アッ
プデート制御信号は畳込みの後にリセットされるべきで
あることを意味している。

【００４４】次に、好適実施例に基づいて１クロックサ
イクルメモリ読取及び書込解決方法について説明する。
単一ポート同期スタチックランダムアクセスメモリ (Ｓ
ＲＡＭ)は殆どのデジタル信号処理適用例に対しての典
型的なメモリである。

【００４５】前に説明したように、単一ポートＳＲＡＭ
においては、１つのクロックサイクルにおいて唯１つの
処理、即ち読取又は書込のいずれかが存在するに過ぎ
ず、それは単一ポート同期ＳＲＡＭにおいて実施するこ
とが可能である。最小平均二乗(ＬＭＳ)ＦＩＲ適応フィ
ルタは１つのタップ処理期間中に、係数メモリからの読
取及び係数メモリへの書込の両方について質問する。こ
のことは、単一ポート同期ＳＲＡＭが使用される場合に
は、タップ処理を１つのクロックサイクルにおいて実行
することが不可能であることを意味している。非同期Ｓ
ＲＡＭを使用することが可能であり、且つ１つのクロッ
クサイクルにおいて読取及び書込を管理することが可能
である。然しながら、完全な読取及び書込非同期ＳＲＡ
Ｍに対して消費される時間は長いものであるので、適応
フィルタの性能は非常に低くなる。別の可能な古典的な
解決方法は、同期ＳＲＡＭが１つのＣＰＵクロックサイ
クルにおいて２つの処理を有することが可能であるよう
にメモリクロックを２倍とさせることであるが、その場
合の欠点は、そのメモリがシステム性能を低くさせるボ
トルネックとなるということである。

【００４６】本発明は、同一のサイクルにおいて物理的
に単一のポートメモリを使用して係数メモリからの読取
及びそれへの書込を行う場合に関与する構造的パイプラ
インハザード (危険性)なしで、単一ポート同期ＳＲＡ
Ｍを使用して１つのクロックサイクルにおいてメモリ読
取及び書込の両方を実施することをサポートすることが
可能なメモリアーキテクチャを提供している。即ち、本
発明によって提供されるメモリは特別のメモリとして及
び通常の単一ポート同期ＳＲＡＭとして両方に使用する
ことが可能である。

【００４７】図７は本発明に基づく係数メモリ用の１ク
ロックメモリ読取及び書込構成を示した回路図である。
この回路は以下の機能を行う。

【００４８】係数メモリは２つの等しい物理的なメモリ
に分割されている。一方の物理的メモリは係数の半分ｔ
(２ｋ)(０≦ｋ≦Ｎ／２−１)を保存するために使用さ
れ、且つ係数メモリ偶数又はタップメモリ偶数 (ＴＭ
Ｅ)７０として指定される。他方は係数の半分ｔ (２ｋ
＋１)(０≦ｋ≦Ｎ／２−１)を保存するために使用さ
れ、タップメモリ奇数 (ＴＭＯ)７２として指定され
る。

【００４９】２種類のメモリ作業モードが存在してお
り、即ち、係数適応モードと通常メモリアクセスモード
である。係数適応モードにおいては、メモリが分割され
且つ読取及び書込係数メモリの両方を１つのクロックサ
イクルにおいて実行させることが可能である。通常メモ
リモードにおいては、ＴＭＥとＴＭＯとが合体され、且
つ係数メモリは通常の１ポート同期ＳＲＡＭとしてアク
セスすることが可能である。

【００５０】制御信号ｓｐｅｃｉａｌ ａｃｃｅｓｓが
１である場合には、メモリは係数適応モードにあり、１
クロックサイクルにおいての読取と書込の両方をサポー
トする (且つ、係数適応及び畳込みを実行する場合に適
応ＦＩＲをサポートする)。そうでない場合には、該メ
モリは通常のメモリとして動作する。

【００５１】メモリアドレス [Ｍ−１，１](２^M＝Ｎ)は
ＴＭＥ７０及びＴＭＯ７２の両方のアドレス入力ポート
［Ｍ−２，０］へ接続している。メモリが係数適応モー
ドにあり且つ係数メモリが読取中である場合には、読取
メモリ処理がＴＭＥ７０及びＴＭＯ７２の両方に関して
実行される。メモリアドレスの最小桁ビット［０］はデ
ータ読出しを選択するために使用される。メモリアドレ
ス［０］が０である場合には、メモリ読出しはＴＭＥ７
０からである。メモリアドレス［０］が１である場合に
は、メモリ読出しはＴＭＯ７２からである。

【００５２】メモリが係数適応モードにある場合には、
書込処理はアドレスバスの最小桁ビットによって選択さ
れる。メモリアドレス［０］が１である場合には、メモ
リ書込はＴＭＥ７０に対して選択され、且つメモリアド
レス［０］がゼロである場合には、メモリ書込はＴＭＯ
７２に対して選択される。

【００５３】係数メモリＴＭが係数適応モードにない場
合には、メモリ書込イネーブルがメモリアドレス［０］
と共に与えられる。反転されたアドレス［０］は命令Ｔ
Ｍ ｗ ｅｎａｂｌｅと共に書込イネーブルをＴＭＥ７０
へ与える。直接アドレス［０］は命令ＴＭ ｗ ｅｎａ
ｂｌｅと共に書込イネーブルをＴＭＯ７２へ与える。

【００５４】係数メモリＴＭが係数適応モードにある場
合には、メモリアドレスＴＭＯは１つのパイプラインス
テップの遅れを持って登録される。このアドレス処理を
表２に要約してある。

【００５５】

【表２】

【００５６】適応させた係数が古い係数と同じである場
合には、信号アップデート用 (図６参照)は０であり、
ＴＭＥ７０又はＴＭＯ７２に対する書込許可は存在せ
ず、適応を行うことが必要でないことを意味している。

【００５７】単に１つの機能的アドレスが存在してお
り，２つの物理的アドレスが存在している。従って、本
システムは、常に、同一のサイクルにおいて、偶数
(ｉ)から読取り且つ奇数 (ｉ−１)へ書込むか、又は奇
数 (ｉ＋１)から読取り且つ偶数 (ｉ)へ書込むかのいず
れかである。畳込みのためにＴＭＥメモリから古い係数
バス上の係数を読取り且つ適応処理 (パイプラインステ
ップ１)を実施する場合に、ＴＭＯからの古い係数に基
づいてアップデートされた新たな係数がＴＭＯへ書込ま
れる。例えば、１０番目のサイクル期間中に、バス (ベ
クトル点１１)上の古い係数が次の点の畳込みのために
ＴＭＯからフェッチされる。フェッチ動作期間中に新た
な係数１１が計算され且つ新たな係数レジスタ内に格納
される。適応された係数１０がＴＭＥに対する新たな係
数バスを介して係数メモリＴＭへ書込まれる。１１番目
のサイクルの期間中に、新たな係数１１がＴＭＯへ書込
まれ且つ古い係数バス (ベクトル点１２)がＴＭＥから
読取られる。

【００５８】本発明によって与えられる利点について説
明すると、スタンダードのデジタル信号プロセッサを使
用した場合に１つのタップを完了するために７つのステ
ップが必要であることに注意すべきである。進化したデ
ジタル信号プロセッサを使用することは、複数蓄積レジ
スタを使用することによってステップ数を７から５へ減
少させることが可能である。二重乗算−累算ハードウエ
アを使用し且つ同一のクロックサイクルでデータメモリ
と係数メモリの両方へアクセスすることによって、ステ
ップ数は、アーキテクチャの柔軟性を制限することによ
って３へ減少させることが可能である。

【００５９】適応ハードウエアを畳込みハードウエアか
ら分離し、乗算をシフトへ簡単化させ、且つメモリ読取
及び書込を１つのクロックサイクルへ合体させることに
よって、本発明は計算ステップ数を最小である１へ減少
させている。従って、本発明は計算能力を最適に減少さ
せている。

【００６０】本発明においては、係数適応は全てのサン
プルにおける全てのステップに対して容易に実行するこ
とが可能である。このことは殆どのその他の使用可能な
解決手段と異なっている。例えば、１ＭＩＰ (百万個の
命令／秒)を使用して完全な畳込み及び係数適応を実施
する場合には、従来の解決手段は最大で７ＭＩＰを使用
する。

【００６１】１クロックサイクルにおいて係数メモリか
らの読取とそれへの書込を行うことは、従来のクロック
及びＩＣ (集積回路)設計方法の下で従来の単一ポート
同期ＳＲＡＭを製品が使用することを可能とする。乗算
を簡単なシフトへ変換することによって、乗算及び累算
ユニット (ＭＡＣ)の計算能力を減少させることが可能
である。

【００６２】本発明は、ハードウエアルックアップテー
ブルを使用することを包含しており、従ってシフト制御
ベクトルを得るための処理は簡単である。データ依存性
メモリ書込を使用することによって、メモリアクセス期
間中に消費される電力は更に減少される。

【００６３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 一般的な適応フィルタ処理を示した概略図。

【図２】 適応ＦＩＲフィルタを示した概略図。

【図３】 ＦＩＲ適応フィルタ用の従来のＤＳＢアーキ
テクチャを示した概略図。

【図４】 好適実施例のハードウエアパーティションを
示した概略図。

【図５】 同時的な係数適応及び畳込みを管理するパイ
プラインを示した概略図。

【図６】 係数適応用の簡単化した乗算処理を示した概
略図。

【図７】 単一ポート同期メモリを使用した同一サイク
ルにおける係数読取−書込処理を示した概略図。

【符号の説明】

４０ データメモリ ４２ 係数メモリ ４４ 乗算及び累算ユニット (ＭＳＥ) ４６ 係数適応ハードウエア (ＣＡＨ)

フロントページの続き (72)発明者 スティグ スタンス スウエーデン国， スントビュベルイ， リッスネレデン 138 (72)発明者 ハラルド ベルグ スウエーデン国， スントビュベルイ， リッスネレデン 138 (72)発明者 ニック スケルトン スウエーデン国， スントビュベルイ， リッスネレデン 138 Ｆターム(参考） 5B056 BB28 BB71 FF05 FF06 5J023 DB05 DC03

Claims (12)

【特許請求の範囲】
1. 【請求項１】 最小平均二乗アルゴリズムに基づいた係
   数適応を加速させるシステムにおいて、 入力信号を格納するためのデータメモリ、 係数ベクトルを格納するための係数メモリ、 畳込みを実施するために前記データメモリから前記入力
   信号及び前記係数メモリから前記係数ベクトルを読取る
   ための乗算及び累算ユニット、 適用させた係数ベクトルを発生するために前記乗算及び
   累算ユニットが前記読取を実施するのと同時に係数適応
   を実施するために前記データメモリから前記入力信号及
   び前記係数メモリから前記係数ベクトルを読取るための
   係数適応ユニット、を有しており、前記適応させた係数
   ベクトルは出力信号を発生するために次の畳込み繰返し
   期間中に前記乗算及び累算ユニットによって使用するた
   めに前記係数メモリ内に書き戻され、各タップが１マシ
   ンクロックサイクルにおいて実行される、ことを特徴と
   するシステム。
2. 【請求項２】 請求項１において、前記係数適応ユニッ
   トが、符号−大きさコード化シフト制御ベクトルによっ
   て制御される演算右シフトを使用して乗算を実施するこ
   とを特徴とするシステム。
3. 【請求項３】 請求項１において、前記係数メモリが偶
   数係数メモリと奇数係数メモリとを有しており、その各
   々が前記係数ベクトルの半分を格納することを特徴とす
   るシステム。
4. 【請求項４】 請求項３において、前記係数メモリが通
   常メモリアクセスモードと係数適応モードとを有してお
   り、且つ前記係数適応モード期間中に、１クロックサイ
   クルにおいて前記係数メモリが読取られ且つ書込まれる
   ことを特徴とするシステム。
5. 【請求項５】 請求項１において、前記係数適応が次
   式、 ｔ_new (ｉ＋１)＝ｔ_old (ｉ＋１)± (収束ファクタ)×
   ｘ (ｉ) 尚、ｔ_old (ｉ＋１)は適応されるべき古い係数ベクトル
   であり、ｔ_new (ｉ＋１)は適応後の新しい係数ベクトル
   であり、且つｘ (ｉ)は入力信号である、を使用して実
   施することを特徴とするシステム。
6. 【請求項６】 請求項１において、畳込みの各繰返しに
   対し、各タップ期間中にアップデートされた係数ベクト
   ルが使用されることを特徴とするシステム。
7. 【請求項７】 最小平均二乗アルゴリズムに基づいた係
   数適応を加速させる方法において、 （ａ）データメモリ内に入力信号を格納し、 （ｂ）係数メモリ内に係数ベクトルを格納し、 （ｃ）畳込みを実施するために前記データメモリから前
   記入力信号を及び前記係数メモリから前記係数ベクトル
   を読取り、 （ｄ）ステップ (ｃ)の読取りと同時に係数適応を実施
   するために前記データメモリから前記入力信号及び前記
   係数メモリから前記係数ベクトルを読取って適応させた
   係数ベクトルを発生し、前記適応させた係数ベクトルを
   出力信号を発生するために次の畳込みの繰返しにおいて
   使用するために前記係数メモリ内に書き戻し、各タップ
   を１マシンクロックサイクルにおいて実行させる、上記
   各ステップを有していることを特徴とする方法。
8. 【請求項８】 請求項７において、更に、符号−大きさ
   コード化シフト制御ベクトルによって制御される演算右
   シフトを使用して乗算を実施するステップを有している
   ことを特徴とする方法。
9. 【請求項９】 請求項７において、更に、前記係数メモ
   リを偶数係数メモリと奇数係数メモリとに分割するステ
   ップを有しており、前記各係数メモリが前記係数ベクト
   ルの半分を格納することを特徴とする方法。
10. 【請求項１０】 請求項９において、前記係数メモリが
    通常メモリアクセスモード及び係数適応モードを有して
    おり、且つ前記係数適応モード期間中に、１クロックサ
    イクルにおいて前記係数メモリが読取られ且つ書込まれ
    ることを特徴とする方法。
11. 【請求項１１】 請求項７において、更に、次式、 ｔ_new (ｉ＋１)＝ｔ_old (ｉ＋１)± (収束ファクタ)×
    ｘ (ｉ) 尚、ｔ_old (ｉ＋１)は適応されるべき古い係数ベクトル
    であり、ｔ_new (ｉ＋１)は適応後の新たな係数ベクトル
    であり、且つｘ (ｉ)は入力信号である、を使用して係
    数適応を実施するステップを有していることを特徴とす
    る方法。
12. 【請求項１２】 請求項７において、畳込み各繰返しに
    対して、各タップ期間中にアップデートされた係数ベク
    トルを使用することを特徴とする方法。