JP2738443B2 - プロセッサ - Google Patents
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- JP2738443B2 JP2738443B2 JP1140926A JP14092689A JP2738443B2 JP 2738443 B2 JP2738443 B2 JP 2738443B2 JP 1140926 A JP1140926 A JP 1140926A JP 14092689 A JP14092689 A JP 14092689A JP 2738443 B2 JP2738443 B2 JP 2738443B2
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Links
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- 239000000872 buffer Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 2
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- 238000005070 sampling Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0223—Computation saving measures; Accelerating measures
Description
【発明の詳細な説明】 ［産業上の利用分野］ デジタル信号処理システムは、通常システムの神経セ
ンターにあり、実行されるべきタスクに応じたプログラ
ムシーケンスにしたがってそこに負荷されたデータを処
理するプロセッサを含み、回路素子の発展の可能性が考
慮されなければならない。各プログラムシーケンスは、
ハードワイヤもしくはプログラムメモリ中に設定された
命令として蓄積され、２つの可能性の組合せが一般的に
最も能率的である。プログラムメモリ自体は読出し専用
メモリ、ランダムアクセスメモリ（RAM）またはその２
つの組合せであってもよい。プロセッサが多数製造され
る場合、固定プログラムおよび固定定数または係数がRO
M中にほとんど含まれ、一方関連する種々のデータがRAM
中に蓄積される。
ンターにあり、実行されるべきタスクに応じたプログラ
ムシーケンスにしたがってそこに負荷されたデータを処
理するプロセッサを含み、回路素子の発展の可能性が考
慮されなければならない。各プログラムシーケンスは、
ハードワイヤもしくはプログラムメモリ中に設定された
命令として蓄積され、２つの可能性の組合せが一般的に
最も能率的である。プログラムメモリ自体は読出し専用
メモリ、ランダムアクセスメモリ（RAM）またはその２
つの組合せであってもよい。プロセッサが多数製造され
る場合、固定プログラムおよび固定定数または係数がRO
M中にほとんど含まれ、一方関連する種々のデータがRAM
中に蓄積される。
［従来技術］ 実際の信号処理は、一般的に加算器または累算器、乗
算器およびシフト装置のようないくつかの論理素子を含
む計算／論理ユニット（ALU）において行われる。中央
制御ユニットはほとんどの場合、例えば計算ユニット
内、または後者とアドレス可能なメモリ位置との間にお
けるデータの移動等の限定された機能を実行するために
必要な各制御動作を開始するプログラムメモリである。
蓄積されたプログラムは種々の制御命令を含み、それら
の動作を開始する。動作のシーケンスはプログラムカウ
ンタによって制御されている。
算器およびシフト装置のようないくつかの論理素子を含
む計算／論理ユニット（ALU）において行われる。中央
制御ユニットはほとんどの場合、例えば計算ユニット
内、または後者とアドレス可能なメモリ位置との間にお
けるデータの移動等の限定された機能を実行するために
必要な各制御動作を開始するプログラムメモリである。
蓄積されたプログラムは種々の制御命令を含み、それら
の動作を開始する。動作のシーケンスはプログラムカウ
ンタによって制御されている。
利用できる市販のプロセッサは、できるだけユニバー
サルな適用性を保証するためにプログラムシーケンスへ
の組合せが可能な非常に多くの異なる命令を含む。ユニ
バーサルな適用性が重要でない場合には、プロセッサは
もっと小さく形成されることができる。
サルな適用性を保証するためにプログラムシーケンスへ
の組合せが可能な非常に多くの異なる命令を含む。ユニ
バーサルな適用性が重要でない場合には、プロセッサは
もっと小さく形成されることができる。
［発明の解決すべき課題］ したがって、本発明の目的はデジタルフィルタ技術で
発生するような３つの演算数で所定の論理動作を実行す
るように機能し、統合に適切である簡単なプロセッサを
提供することである。
発生するような３つの演算数で所定の論理動作を実行す
るように機能し、統合に適切である簡単なプロセッサを
提供することである。
［課題解決のための手段］ この目的は、ただ１つの乗算器の第１および第２の入
力は、データメモリから第１のデータワードＡおよび第
２のデータワードＢをそれぞれ供給され、シフト装置
は、データメモリから第３のデータワードＣを供給され
るデータ入力を有し、プログラムメモリからシフト命令
によって決定されるシフト数ｑを有するバレルシフタで
あり、乗算器の出力およびバレルシフタの出力は、第４
のデータワードＤ＝AB＋C2qとしてデータメモリの中に
書込まれる出力を有するだた１つの加算器の１つの入力
にそれぞれ接続されるプロセッサによって達成される。
力は、データメモリから第１のデータワードＡおよび第
２のデータワードＢをそれぞれ供給され、シフト装置
は、データメモリから第３のデータワードＣを供給され
るデータ入力を有し、プログラムメモリからシフト命令
によって決定されるシフト数ｑを有するバレルシフタで
あり、乗算器の出力およびバレルシフタの出力は、第４
のデータワードＤ＝AB＋C2qとしてデータメモリの中に
書込まれる出力を有するだた１つの加算器の１つの入力
にそれぞれ接続されるプロセッサによって達成される。
［実施例］ 第１図のブロック図は、本発明によるプロセッサの本
質的な部分だけを示す。例えば、パワー供給、システム
クロックc1の発生、および入出力ステージ等は示されて
いない。第１および第２のデータワードA,BはALU中のた
だ１つの乗算器mpに供給される。ALUに送られた第３の
データワードＣは、バレルシフタb1によって形成され、
プログラムメモリprからそのシフト命令iqを受信するシ
フト装置のデータ入力に供給される。バレルシフタb1の
出力は乗算器mpの出力に接続されている入力を有する加
算器adの別の入力に結合されている。乗算器mpからの出
力信号が通過される付加的なバレルシフタb2が本発明の
好ましい実施例において設けられてもよく、したがって
破線で示されている。関連する付加的なシフト命令ipは
またプログラムメモリpmから入来する。
質的な部分だけを示す。例えば、パワー供給、システム
クロックc1の発生、および入出力ステージ等は示されて
いない。第１および第２のデータワードA,BはALU中のた
だ１つの乗算器mpに供給される。ALUに送られた第３の
データワードＣは、バレルシフタb1によって形成され、
プログラムメモリprからそのシフト命令iqを受信するシ
フト装置のデータ入力に供給される。バレルシフタb1の
出力は乗算器mpの出力に接続されている入力を有する加
算器adの別の入力に結合されている。乗算器mpからの出
力信号が通過される付加的なバレルシフタb2が本発明の
好ましい実施例において設けられてもよく、したがって
破線で示されている。関連する付加的なシフト命令ipは
またプログラムメモリpmから入来する。
２進数システムが使用される場合には、２個のバレル
シフタb1,b2は２個の累乗によって供給された数値を乗
算し、べき指数はシフト命令iqによってシフト数ｑとし
て第１のバレルシフタb1に、またシフト命令iqによって
シフト数ｐとして第２のバレルシフタb2に送信される正
または負の整数である。
シフタb1,b2は２個の累乗によって供給された数値を乗
算し、べき指数はシフト命令iqによってシフト数ｑとし
て第１のバレルシフタb1に、またシフト命令iqによって
シフト数ｐとして第２のバレルシフタb2に送信される正
または負の整数である。
加算器adの出力は、データメモリdrに蓄積される第４
のデータワードＤを供給する。第１図は、第４のデータ
ワードＤがデータリミタdbを通ってALU内を通過し、プ
ログラムメモリprからの限定命令ibによって付勢された
後、第４のデータワードＤの値を限定し、したがってデ
ータがエラーをオーバーフローする好ましい実施例を示
す。
のデータワードＤを供給する。第１図は、第４のデータ
ワードＤがデータリミタdbを通ってALU内を通過し、プ
ログラムメモリprからの限定命令ibによって付勢された
後、第４のデータワードＤの値を限定し、したがってデ
ータがエラーをオーバーフローする好ましい実施例を示
す。
第１図に示されているデータメモリdrは定数を蓄積す
る読出し専用メモリr2、および外から入れられたデータ
diおよびALUによって送信された第４のデータワードＤ
を蓄積するランダムアクセスメモリr1を含む。
る読出し専用メモリr2、および外から入れられたデータ
diおよびALUによって送信された第４のデータワードＤ
を蓄積するランダムアクセスメモリr1を含む。
それぞれ４つのデータワードA,B,C,Dの１つを蓄積す
る４個のバッファz1…z4は、RAMr1またはROMr2およびAL
Uがデータを処理することができる異なる速度を補償す
るように機能する。第１図の実施例において、RAMr1ま
たはROMr2のアクセス時間はALUの実行時間ｕよりもかな
り短く、このためにデータは時分割マルチプレクスを使
用してバッファz1,z2,z3,z4を介して再度負荷される。
第１、第２および第３のバッファz1,z2およびz3にそれ
ぞれ負荷された第１の３つのデータワードA,BおよびＣ
はROMr2からの内部データまたはRAMr1からの外部データ
diのいずれかである。それぞれのデータラインが示され
ている。第４のバッファz4は、出力データdoとして外部
装置に読出されることができるRAMr1中にその出力デー
タを書込む。メモリにおけるアドレス選択はプログラム
メモリprからの制御信号によって行われる。
る４個のバッファz1…z4は、RAMr1またはROMr2およびAL
Uがデータを処理することができる異なる速度を補償す
るように機能する。第１図の実施例において、RAMr1ま
たはROMr2のアクセス時間はALUの実行時間ｕよりもかな
り短く、このためにデータは時分割マルチプレクスを使
用してバッファz1,z2,z3,z4を介して再度負荷される。
第１、第２および第３のバッファz1,z2およびz3にそれ
ぞれ負荷された第１の３つのデータワードA,BおよびＣ
はROMr2からの内部データまたはRAMr1からの外部データ
diのいずれかである。それぞれのデータラインが示され
ている。第４のバッファz4は、出力データdoとして外部
装置に読出されることができるRAMr1中にその出力デー
タを書込む。メモリにおけるアドレス選択はプログラム
メモリprからの制御信号によって行われる。
各制御信号は、読出されるべきプログラムアドレスp
i′によってプログラムメモリprから呼出される。プロ
グラムシーケンスは、プログラムメモリpr中に連続的に
蓄積されるプロセッサ用のプログラム命令によって限定
される。プログラムシーケンスは、制御ユニットstおよ
びプログラムメモリprの両方に接続されているプログラ
ムカウンタpcによって制御されている。制御ユニットst
は、プログラムカウンタpc用のクロック信号ptおよび例
えばシステムクロックc1からのサンプリングクロックct
等の別のクロック信号（ここでは説明しない）を出力す
る。
i′によってプログラムメモリprから呼出される。プロ
グラムシーケンスは、プログラムメモリpr中に連続的に
蓄積されるプロセッサ用のプログラム命令によって限定
される。プログラムシーケンスは、制御ユニットstおよ
びプログラムメモリprの両方に接続されているプログラ
ムカウンタpcによって制御されている。制御ユニットst
は、プログラムカウンタpc用のクロック信号ptおよび例
えばシステムクロックc1からのサンプリングクロックct
等の別のクロック信号（ここでは説明しない）を出力す
る。
１つのプログラム命令piに応答して、プロセッサは以
下の計算動作を実行する： Ｄ＝AB＋C2q プログラムメモリprに蓄積されたプログラム命令piは例
えば“Ｄ′,A′,B′,C′,q"であり、ここでＤ′,A′,
B′,C′はデータメモリdr中の４つの関連するデータワ
ードD,A,B,Cの各アドレスであり、ｑはバレルシフタb1
の関連するシフト数である。この命令は、単一命令とし
てのみ利用できる場合でも特定の適用に理想的に適切で
あるプロセッサの構成を可能にする。
下の計算動作を実行する： Ｄ＝AB＋C2q プログラムメモリprに蓄積されたプログラム命令piは例
えば“Ｄ′,A′,B′,C′,q"であり、ここでＤ′,A′,
B′,C′はデータメモリdr中の４つの関連するデータワ
ードD,A,B,Cの各アドレスであり、ｑはバレルシフタb1
の関連するシフト数である。この命令は、単一命令とし
てのみ利用できる場合でも特定の適用に理想的に適切で
あるプロセッサの構成を可能にする。
第１図の実施例における選択的な装置として与えられ
た付加的なバレルシフタb2によって、積ABは２つの累乗
によって再度乗算されることができる。これは上記に説
明された基本動作を拡大する。例えばデータがオーバー
フローする場合にオーバーフロー数を最大／最小の可能
な数と置換する限定機能が、別のオプションとしてプロ
セッサ中に含まれるデータリミタdbの効果である。
た付加的なバレルシフタb2によって、積ABは２つの累乗
によって再度乗算されることができる。これは上記に説
明された基本動作を拡大する。例えばデータがオーバー
フローする場合にオーバーフロー数を最大／最小の可能
な数と置換する限定機能が、別のオプションとしてプロ
セッサ中に含まれるデータリミタdbの効果である。
典型的なフィルタ構造の一例によりプロセッサの有効
な使用を示す。第２図に示されている３次のフィルタ構
造において、時間的に変化する入力はサンプリングクロ
ックctによって形成されるデジタル値Ｕである。このデ
ジタル値Ｕは第１の定数co、第２の定数c1、第３の定数
c2および第４の定数c3によって乗算され、積はそれぞれ
第１の加算器a1、第２の加算器a2、第３の加算器a3およ
び第４の加算器a4の第１の入力に供給される。
な使用を示す。第２図に示されている３次のフィルタ構
造において、時間的に変化する入力はサンプリングクロ
ックctによって形成されるデジタル値Ｕである。このデ
ジタル値Ｕは第１の定数co、第２の定数c1、第３の定数
c2および第４の定数c3によって乗算され、積はそれぞれ
第１の加算器a1、第２の加算器a2、第３の加算器a3およ
び第４の加算器a4の第１の入力に供給される。
デジタルフィルタの時間的に変化する出力はデジタル
値Ｙである。それは第５の定数do、第６の定数d1および
第７の定数d2によって乗算され、積はそれぞれ第１のデ
ジタル状態変数X1,第２のデジタル状態変数X2,第３のデ
ジタル状態変数X3である出力を有する第１の加算器a1、
第２の加算器a2、第３の加算器a3および第４の加算器a4
の第２の入力にそれぞれ供給される。これらの状態変数
はそれぞれ第１の状態メモリdt1,第２の状態メモリdt2
および第３の状態メモリdt3によって遅延され、第２の
加算器a2、第３の加算器a3および第４の加算器具a4の第
３の入力にそれぞれ供給される。３つの状態メモリによ
って与えられた遅延は等しい。
値Ｙである。それは第５の定数do、第６の定数d1および
第７の定数d2によって乗算され、積はそれぞれ第１のデ
ジタル状態変数X1,第２のデジタル状態変数X2,第３のデ
ジタル状態変数X3である出力を有する第１の加算器a1、
第２の加算器a2、第３の加算器a3および第４の加算器a4
の第２の入力にそれぞれ供給される。これらの状態変数
はそれぞれ第１の状態メモリdt1,第２の状態メモリdt2
および第３の状態メモリdt3によって遅延され、第２の
加算器a2、第３の加算器a3および第４の加算器具a4の第
３の入力にそれぞれ供給される。３つの状態メモリによ
って与えられた遅延は等しい。
本発明によるプロセッサによりこのフィルタ構造を実
現するために、状態変数X1,X2,X3がデータメモリdr中に
蓄積され、対応したプログラム命令piによって呼出され
る。
現するために、状態変数X1,X2,X3がデータメモリdr中に
蓄積され、対応したプログラム命令piによって呼出され
る。
プロセッサおよびプログラム命令piにより、図示され
たフィルタ構造は段々に形成されることができる。第２
の加算器a2および第３の加算器a3において必要な３つの
量の加算は、２つの量が中間値を得るために加算される
第１の中間ステップにおいて実行され、その後第３の量
が第２の中間段階で加えられる。プロセッサの速度は信
号周波数に比べて非常に速く、実行される動作が非常に
能率的であるため、述べられた中間ステップの問題にも
かかわらず、極めて短いプログラムシーケンスが得られ
る。プログラムカウンタpcによって制御されるプログラ
ム実行サイクルは、少なくともサンプリングクロックct
により形成されるサンプリング期間内に終了されなけれ
ばならない。
たフィルタ構造は段々に形成されることができる。第２
の加算器a2および第３の加算器a3において必要な３つの
量の加算は、２つの量が中間値を得るために加算される
第１の中間ステップにおいて実行され、その後第３の量
が第２の中間段階で加えられる。プロセッサの速度は信
号周波数に比べて非常に速く、実行される動作が非常に
能率的であるため、述べられた中間ステップの問題にも
かかわらず、極めて短いプログラムシーケンスが得られ
る。プログラムカウンタpcによって制御されるプログラ
ム実行サイクルは、少なくともサンプリングクロックct
により形成されるサンプリング期間内に終了されなけれ
ばならない。
第２図は３次の帰納フィルタの構造、およびそこにお
ける信号の流れを示す。伝達関数は： Ｈ（ｚ）＝（z3a3＋z2a2＋za1＋aC）／ （z3＋z2b2＋zb1＋b0） 説明したプロセッサにより適した同様の伝達関数は： Ｈ（ｚ）＝ｖ（z3c3＋z2c2＋zc1＋c0）／ （z3−z2d2−zd1−d0） ここで、 c0＝2q、ｖ＝a0/c0、c3＝a3/v、c2＝a2/v、c1＝a1/v、d
2＝−b2、d1＝−b1、d0＝−b0である。
ける信号の流れを示す。伝達関数は： Ｈ（ｚ）＝（z3a3＋z2a2＋za1＋aC）／ （z3＋z2b2＋zb1＋b0） 説明したプロセッサにより適した同様の伝達関数は： Ｈ（ｚ）＝ｖ（z3c3＋z2c2＋zc1＋c0）／ （z3−z2d2−zd1−d0） ここで、 c0＝2q、ｖ＝a0/c0、c3＝a3/v、c2＝a2/v、c1＝a1/v、d
2＝−b2、d1＝−b1、d0＝−b0である。
第２の式において、定数ｖは係数c0が２の累乗となる
ように伝達関数の分子から因数分解される。計算から係
数ｖを除くと、本質的な乗算がさらに簡単な２の累乗の
乗算に変えられる。多くの適用において、フィルタのカ
スケードが実現されなければならないので、係数ｖの全
ての積は例えばカスケードの始めまたは終りに本当の乗
算によって一度に形成される必要がある。カスケード
が、よくあることであるが、第１および／または第２番
目のフィルタサブ回路から成る場合にこの方法が特に能
率的である。
ように伝達関数の分子から因数分解される。計算から係
数ｖを除くと、本質的な乗算がさらに簡単な２の累乗の
乗算に変えられる。多くの適用において、フィルタのカ
スケードが実現されなければならないので、係数ｖの全
ての積は例えばカスケードの始めまたは終りに本当の乗
算によって一度に形成される必要がある。カスケード
が、よくあることであるが、第１および／または第２番
目のフィルタサブ回路から成る場合にこの方法が特に能
率的である。
以下の“フィルタ計算例を有する表”に与えられた式
は第２図に例示されているフィルタの構造から得られ
る。表の左側には、３次のフィルタが実行することがで
きる式が係数ｖを除いて示されている。
は第２図に例示されているフィルタの構造から得られ
る。表の左側には、３次のフィルタが実行することがで
きる式が係数ｖを除いて示されている。
表の右側には関連したプログラム命令piが示されてい
る。２つの式はそれぞれ２つのプログラムステップで実
現されなければならない。右側に与えられたプログラム
シーケンスは、フィルタが６つの連続する命令により実
行されることを示す。Ｎ次のフィルタは2N個の命令によ
り実行されることができる。これは、基本動作として使
用される命令が非常に能率的であることを示す。
る。２つの式はそれぞれ２つのプログラムステップで実
現されなければならない。右側に与えられたプログラム
シーケンスは、フィルタが６つの連続する命令により実
行されることを示す。Ｎ次のフィルタは2N個の命令によ
り実行されることができる。これは、基本動作として使
用される命令が非常に能率的であることを示す。
第１図のALUuは、一般にこの目的のために使用される
ALUとは累算器を含まないことが異なる。これは、ALUが
パイプライン原理で動作される場合に有効である。その
場合、動作の結果Ｄはまだ次の命令サイクルで利用され
ることはできないが、しかしずっと後になるとパイプラ
イン処理の深さに依存する。その待機時間にかかわらず
プロセッサ時間を損失しないために、複数の処理の連続
命令は重複されることができる。結果Ｄが例えば３つの
プログラムステップの後にだけ利用可能な場合、能率的
なプログラムは以下の構造を有する： 処理１の動作１ 処理２の動作１ 処理３の動作１ 処理１の動作２ 処理２の動作２ 処理３の動作２ 処理１の動作３ 等。
ALUとは累算器を含まないことが異なる。これは、ALUが
パイプライン原理で動作される場合に有効である。その
場合、動作の結果Ｄはまだ次の命令サイクルで利用され
ることはできないが、しかしずっと後になるとパイプラ
イン処理の深さに依存する。その待機時間にかかわらず
プロセッサ時間を損失しないために、複数の処理の連続
命令は重複されることができる。結果Ｄが例えば３つの
プログラムステップの後にだけ利用可能な場合、能率的
なプログラムは以下の構造を有する： 処理１の動作１ 処理２の動作１ 処理３の動作１ 処理１の動作２ 処理２の動作２ 処理３の動作２ 処理１の動作３ 等。
第１図は本発明によるプロセッサの１実施例のブロック
図である。 第２図は、３次の帰納フィルタがプロセッサによりどの
ように実行されるかを示す回路図である。 b1,b2……バレルシフタ、ad……加算器、pr……プログ
ラムメモリ、dr……データメモリ、ab……データリミ
タ、r1……RAM、r2……ROM、z1,z2,z3,z4……バッフ
ァ。
図である。 第２図は、３次の帰納フィルタがプロセッサによりどの
ように実行されるかを示す回路図である。 b1,b2……バレルシフタ、ad……加算器、pr……プログ
ラムメモリ、dr……データメモリ、ab……データリミ
タ、r1……RAM、r2……ROM、z1,z2,z3,z4……バッフ
ァ。
Claims (8)
- 【請求項１】制御ユニット、プログラムメモリ、データ
メモリ、および加算器、乗算器およびシフト装置を含む
計算／論理ユニットを有するプロセッサにおいて、 ただ１つの乗算器の第１および第２の入力は、データメ
モリから第１のデータワードＡおよび第２のデータワー
ドＢをそれぞれ供給され、 シフト装置は、データメモリから第３のデータワードＣ
を供給されるデータ入力を有し、プログラムメモリから
シフト命令によって決定されるシフト数ｑを有するバレ
ルシフタであり、 乗算器の出力およびバレルシフタの出力は、第４のデー
タワードＤ＝AB＋C2qとしてデータメモリの中に書込ま
れる出力を有するただ１つの加算器の１つの入力にそれ
ぞれ接続されることを特徴とするプロセッサ。 - 【請求項２】プログラムメモリに蓄積されたプログラム
命令に応答して、ALU装置がデータワードA,B,Cから第４
のデータワードＤを生成することを特徴とする請求項１
記載のプロセッサ。 - 【請求項３】プログラム命令は、４つのデータワードA,
B,C,Dの読出しおよび書込みアドレスおよびシフト数ｑ
を含むことを特徴とする請求項２記載のプロセッサ。 - 【請求項４】付加的なバレルシフタは乗算器の出力と加
算器の関連した入力との間に挿入され、そのシフト数ｐ
はプログラム命令に含まれているプログラムメモリから
の付加的なシフト命令によって決定されることを特徴と
する請求項３記載のプロセッサ。 - 【請求項５】加算器の出力はその値の中のデータワード
Ｄを限定するデータリミタによって直接に後続され、プ
ログラムメモリはプログラム命令に含まれる限定命令に
よってデータリミタを付勢することを特徴とする請求項
４記載のプロセッサ。 - 【請求項６】４つのデータワードA,B,C,Dに対する少な
くとも４個のバッファがALU装置とデータメモリとの間
に挿入されることを特徴とする請求項１乃至５のいずれ
か１項記載のプロセッサ。 - 【請求項７】デジタルフィルタはプログラム命令から形
成された命令シーケンスによって実現されることを特徴
とする請求項２乃至６のいずれか１項記載のプロセッ
サ。 - 【請求項８】プロセッサによって処理された命令だけ
が、付加的シフト数ｐおよび限定命令により拡大されて
もよいプログラム命令であることを特徴とする請求項４
乃至７のいずれか１項記載のプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88108833.0 | 1988-06-02 | ||
| EP88108833A EP0344347B1 (de) | 1988-06-02 | 1988-06-02 | Einrichtung zur digitalen Signalverarbeitung |
Publications (2)
| Publication Number | Publication Date |
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