JPS6297062A - デイジタルシグナルプロセツサ - Google Patents

デイジタルシグナルプロセツサ

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Publication number
JPS6297062A
JPS6297062A JP60238831A JP23883185A JPS6297062A JP S6297062 A JPS6297062 A JP S6297062A JP 60238831 A JP60238831 A JP 60238831A JP 23883185 A JP23883185 A JP 23883185A JP S6297062 A JPS6297062 A JP S6297062A
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JP
Japan
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data
storage
digital signal
shift register
signal processor
Prior art date
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Pending
Application number
JP60238831A
Other languages
English (en)
Inventor
Hideki Ando
秀樹 安藤
Harufusa Kondo
晴房 近藤
Hirohisa Machida
町田　浩久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US07/162,306 priority patent/US4811267A/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
    • G06F7/5443—Sum of products

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  • General Physics & Mathematics (AREA)
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  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
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  • General Engineering & Computer Science (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ディジタルシグナルプロセッサ（以下、Ｄ
ＳＰと称す）に関し、特に、ディジタル信号処理を効率
良く行なうように改良されたＤＳＰに関する。
［従来の技術］ ＤＳＰは、ディジタル信号処理に多く存在する積和演算
を高速に行なうために開発されたディジタル信号処理専
用のマイクロプロセッサである。
第３図は従来のＤＳＰの一例を示す概略ブロック図であ
る。図において、このＤＳＰは一般のマイクロコンピュ
ータと同様、記憶部１と、制御部２と、演算部３と、デ
ータバス４とから構成される。記憶部１は、ＲＡＭ１１
と、ＲＯＭ１２とを含む。これらＲＡＭＩ　１．ＲＯＭ
１２には、演算部３で処理すべきデータおよび当該処理
に必要なデータが格納されている。なお、ＲＡＭ１１に
は非固定的なデータが格納され、ＲＯＭ１２には固定的
なデータ（たとえば乗算時の定数データ等）が格納され
る。これらＲＡＭＩ　１．ＲＯＭ１２は、データバス４
と接続される。制御部２は、命令ＲＯＭ２１と、プログ
ラムカウンタ２２と、命令レジスフ２３と、命令デコー
ダ２４どを合む。命令ＲＯＭ２１には、プログラムデー
タが格納される。
プログラムカウンタ２２は、ＤＳＰの基本クロック（図
示せず）に同期して命令ＲＯＭ２１からプログラムデー
タを順次読出すためのものである。
命令レジスタ２３は、命令ＲＯＭ２１から読出されたプ
ログラムデータを一時的に記憶プるものである。命令レ
ジスタ２３の出力は命令デコーダ２４に与えられる。ま
た、命令レジスタ２３の一部のビット出力はデータバス
４に与えられる。命令デコーダ２４は命令レジスタ２３
から受取ったプログラムデータを解読して種々のマイク
ロ命令を出力するものである。このマイクロ命令は、記
憶部１．演算部３等に与えられ、それらの内部回路の動
作をちり御する。
演算部３は、乗算器３１と、演算論理回路（以下、ＡＬ
Ｕと称す）３２と、アキュムレータ（以下、ＡＣＣと称
す）３３とを含む。乗算器３１の一方入力および他方入
力はデータバス４と接続される。また、乗算器３１の一
方入力はＲＡＭ１１と直接結線され、他方入力はＲＯＭ
１２と直接結線される。ＡｍＵ３２の一方入力はデータ
バス４と接続されるとともに、乗算器３１と直接結線さ
れる。ＡｍＵ３２の他方入力にはＡＣＣ３３の出力が与
えられる。ＡｍＵ３２の出力はＡＣＣ３３に与えられる
。このＡＣＣ３３はデータバス４と接続される。
上述のような構成において、乗算器３１はＲＡＭ１１か
ら読出された値とＲＯＭ１２から読出された定数とを乗
算し、ＡＬＬＩ３２に与える。ＡｍＵ３２は乗￥Ｉｉ器
３１の乗算結果と、ＡＣＣ３３に蓄えられているそれま
での乗算結果の累積値とを加粋し、その加算結果をＡＣ
Ｃ３３に蓄える。このＡＣＣ３３に蓄えられた累積値は
、データバス４を介して出力される。
以上のように、ＤＳＰは乗算処Ｊ？行なうだめの専用ハ
ード回路として乗算器３１を設けているので、従来のマ
イクロコンピュータのようにＡｍＵ３２で加算演算の繰
返しとして乗算を行なう場合に比べて乗璋処理を高速に
行なうことができる。
また、乗算器３１とＲＡＭ　＋　１．ＲＯＭＩ　２とが
直接結線されているので、１命令で乗算器３１にデータ
・をセットすることができる。さらに、乗算器３１とＡ
ｍＵ３２が直接、結線されているので、１命令でＡｍＵ
３２に乗算結果をセットすることができる。このように
、積和演算のデータバスはデータバス４と完全に分離し
て行なわれるので、積和演算とデータ転送が同時に行な
え、積和演算の処理を高速に行なうことができる。
［発明が解決しようとする問題点〕 上記のような従来のＤＳＰでは、乗算すべきデータをＲ
ＡＭＩＩに記憶させるようにしているので、当該データ
を遅延させる処理（このような処理はたとえばディジタ
ルフィルタ等でしばしば生じる）を実行するために数命
令を必要とするという問題があった。たとえば、１サン
プル分だけデータを遅延させる処理について説明すると
、以下のような命令を必要とする。
■　ＲＡＭ１１のアドレスをｎ番地にセットする。
■　ＲＡ〜１１１におけるｎ番地の内容を第１のテンポ
ラリ−レジスタ（図示せず）に格納する。
同時に、ＲＡＭ１１のアドレスをインクリメントする。
■　ＲＡＭ１１における（ｎ＋１＞番地の内容を第２の
デンボラリーレジスタ（図示せず）に格納する。
■　第１のテンポラリ−レジスタの内容をＲＡＭ１１に
おける（ｎ＋１）番地に書込む。
上）ホのごとく、従来のＤＳＰでは、ＲＡＭ１１に格納
されたデータを一旦テンポラリーレジスタに退避させ、
ＲＡＭ１１のアドレスをインクリメントした後テンポラ
リ−レジスタに退避されたデータを再びＲＡＭ１１に自
込む必要があるので、１サンプル遅延を実行するために
、数命令を必要とする。ぞして、以上の処理を、１サン
プル遅延を行なりぼる対ごとなるｔべてのデータに対し
て行なう必要があった。
この発明は上記のような問題点を解消するためになされ
たもので、乗算すべきデータの遅延処理を極めて少ない
数の命令（たとえば１命令）で行なえるようなディジタ
ルシグナルプロセッサを提供することを目的とする。
［問題点を解決するための手段］ この発明にかかるディジタルシグナルプロセッサは、記
憶部に設けられる第１および第２の記憶手段のうち少な
くともいずれか一方をシフトレジスタで構成するように
したものである。
［作用］ この発明においては、記憶部に設けられる第１および第
２の記憶手段のうち少なくともいずれか一方がシフトレ
ジスタで構成されることにより、乗口すべきデータをシ
フト動作だけで遅延することができ、極めて少ない命令
数で遅延処理が実行できる。
［実施例］ 第１図はこの発明の一実施例を示す概略ブロック図であ
る。なお、この実施１Ｉ１４は以下の点を除いて第３図
の従来間と同様であり、相当する部分には同一の参照番
号を付し、適宜その説明を省略する。図において、この
実施間では第３図のＲＡＭ１１に代えてシフトレジスタ
１３が設けられる。
このシフトレジスタ１３は、入力されるデータをたとえ
ば１サンプル分遅延させて出力するように構成されてい
る。それ以外の構成は、第３図の従来例と同様である。
次に、上記実施例の動作を説明する。遅延処理を必要と
するデータは、シフトレジスタ１３に入力されろ。シフ
トレジスタ１３は、入力されたデータをシフトすること
により１サンプル分遅延するー。したがって、この実施
例のＤＳＰでは、ｆ！騨すべさｆ−りを遅延する場合は
、シフ［・レジスタ１３をシフトさせる１命令だけでデ
ータの遅延処理を実行できる。ずなわら、第３！ｉ２１
のようにＲＡＭｌｌに格納されたデータを一旦退避させ
て再書込するような処理が不要となるので、命令数の削
減が達成できるのである。これによって、データの遅延
処理が効率良く行なえ、高速なディジタル信号処理が実
現できる。
なお、上記実施例では、乗算の対象となるデータ（ただ
し、ＲＯＭ１２に格納された定数データを除く）がすべ
て１サンプル遅延処理を要する場合（たとえば、ディジ
タルフィルタの計算等）を説明したが、遅延処理を必要
としないデータも多く存在する場合は、第２図に示すよ
うに記憶部１にシフトレジスタ１３とともにＲＡＭ１１
も設けるようにすればよい。この第２図の実施例におい
ては、遅延処理を必要とするデータはシフトレジスタ１
３に入力され、遅延処理を必要としないデータはＲＡＭ
１１に格納される。乗算器３１はシフトレジスタ１３お
よびＲＡＭ１１のいずれとも直接結線されており、適宜
いずれかの出力を選択して入力する。
なお、上記各実施例では、乗算すべきデータを１サンプ
ル分遅延する場合について説明したが、この発明はこれ
に限定されることはなく、乗算すべきデータをＷＩ数サ
ンプル分遅延させることもできる。この場合、たとえば
シフ１〜レジスタ１３の段数を遅延量に対応して壜やせ
ばよい。
［発明の効果］ 以上のように、この発明によれば、乗算すべきデータの
遅延処理をシフトレジスタで行なうようにしたので、極
めて少ない命令数（たとえば１命令）で遅延処理が行な
える。そのため、ディジタル信号処理の高速化を図るこ
とかできる。
【図面の簡単な説明】
第１図はこの発明の一実に例を示す概略ブロック図であ
る。第２図はこの発明の他の実施例を示す概略ブロック
図である。第３図は従来のＤＳＰの一例を示す概略ブロ
ック図である。 図において、１は記憶部、１１はＲＡＭ、１２はＲＯＭ
、１３はシフトレジスタ、２は制御部、２１は命令ＲＯ
Ｍ、２２はプログラムカウンタ、２３は命令レジスタ、
２４は命令デコーダ、３は演算部、３１は乗算器、３２
はＡＬＵ、３３はＡＣＣを示す。 代理人　　　　大　　岩　　増　　雄 手続補正書（自発） ６１年　７　　２２゜ 昭和　　　　　月　　日 １、事件の表示　　　特願昭６０−２３８８３１号２、
発明の名称 ディジタ〃シグナμプロセッサ ３、補正をする者 ５、補正の対象 明細書の特許請求の範囲の欄１発明の詳細な説明の欄お
よび図面 ６、補正の内容 （１）　特許請求の範囲を別紙のとおり。 〈２）　明細書第４頁第１８行および第１９行のＦマイ
クロ命令」を「制御信号」に訂正する。 （３）　明細書第４頁第２０行の「部１．演算部３等」
を１一部１．ＩＩＪ御部２．演算部３等Ｊに訂正する。 （４）　明細書第６頁第３行の「ハード回路」を「ハー
ドウェア回路」に訂正する。 （５）明細書第９頁第１０行の「させて出力する」を「
できる」に訂正する。 〈６ン　明ＩＩ！１Ｉｌｌ第１０頁第２０行ないし第１
１頁第５行の［なお・・・増やせばよい。」を削除する
。 く７〉　図面の第１図を別紙添付の第゛１図のとおり訂
正する。 く８）　図面の第２図を別紙添付の第２図の通り訂正す
る。 （９）　図面の第３図を別紙添付の第３図の通り訂正す
る。 以上 ２、特許請求の範囲 （１）　記憶部と、制御部と、演算部と、これらの記憶
部、制御部、演算部間のデータ伝送路となるデータバス
とを備えるディジタル信号処理専用のディジタルシグナ
ルプロセッサであって、前記記憶部は、 乗算すべき一方のデータを記憶する第１の記憶手段と、 乗算すべき他方のデータを記憶する第２の記憶手段とを
含み、 前記第１および第２の記憶手段は、少なくともいずれか
一方がシフトレジスタで構成されており、前記制御部は
、 プログラムデータを格納するプログラムメモリと、 前記プログラムメモリに格納されたプログラムデータを
順次読出すための読出手段と、前記プログラムメモリか
ら読出されたプログラムデータに基づいて、種々の制御
信号を出力する手段とを含み、 前記演算部は、 前記第１および第２の記憶手段と直接結線され、当該筒
１の記憶手段から出力されるデータと当該筒２の記憶手
段から出力されるデータとを乗算する乗算器と、 前記乗算器と直接結線される演算論理回路と、前記演算
論理回路の出力を一時的に保持し、かつその出力が前記
データバスに与えられるアキュムレータとを含む、ディ
ジタルシグナルプロセッサ。 （２）　前記第１および第２の記憶手段は、いずれか一
方がシフトレジスタで構成され、いずれか他方が固定デ
ータを記憶するＲＯＭで構成されている、特許請求の範
４１項記載のディジタルシグナルプロセッサ。 （３）　前記第１および第２の記憶手段は、いずれか一
方がシフトレジスタとＲＡＭとで構成され、いずれか他
方が固定データを記憶するＲＯＭで構成されている、特
許請求の範囲第１項記載のディジタルシグナルプロセッ
サ。

Claims (3)

    【特許請求の範囲】
  1. （１）記憶部と、制御部と、演算部と、これらの記憶部
    、制御部、演算部間のデータ伝送路となるデータバスと
    を備えるディジタル信号処理専用のディジタルシグナル
    プロセッサであつて、前記記憶部は、 乗算すべき一方のデータを記憶する第１の記憶手段と、 乗算すべき他方のデータを記憶する第２の記憶手段とを
    含み、 前記第１および第２の記憶手段は、少なくともいずれか
    一方がシフトレジスタで構成されており、前記制御部は
    、 プログラムデータを格納するプログラムメモリと、 前記プログラムメモリに格納されたプログラムデータを
    順次読出すための読出手段と、 前記プログラムメモリから読出されたプログラムデータ
    に基づいて、種々のマイクロ命令を出力する手段とを含
    み、 前記演算部は、 前記第１および第２の記憶手段と直接結線され、当該第
    １の記憶手段から出力されるデータと当該第２の記憶手
    段から出力されるデータとを乗算する乗算器と、 前記乗算器と直接結線される演算論理回路と、前記演算
    論理回路の出力を一時的に保持し、かつその出力が前記
    データバスに与えられるアキュムレータとを含む、ディ
    ジタルシグナルプロセッサ。
  2. （２）前記第１および第２の記憶手段は、いずれか一方
    がシフトレジスタで構成され、いずれか他方が固定デー
    タを記憶するＲＯＭで構成されている、特許請求の範囲
    第１項記載のディジタルシグナルプロセッサ。
  3. （３）前記第１および第２の記憶手段は、いずれか一方
    がシフトレジスタとＲＡＭとで構成され、いずれか他方
    が固定データを記憶するＲＯＭで構成されている、特許
    請求の範囲第１項記載のディジタルシグナルプロセッサ
    。
JP60238831A 1985-10-23 1985-10-23 デイジタルシグナルプロセツサ Pending JPS6297062A (ja)

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