JP2001092658A - データ処理回路及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプロセッサとデジタルシグナルプロ
セッサの機能を一つのＬＳＩに搭載するにあたり、物理
的な規模の増大を極力抑え、かつデジタルシグナルプロ
セッサとしての演算性能を落とさないデータ処理装置を
提供する。 【解決手段】 データパス上に、パイプラインレジスタ
と並行に設けられ、データの経路として、該バイパスを
通過する場合と該パイプラインレジスタに至る場合とを
得ることができるバイパス１０７、１０８、１０９、１
１０、１１２と、該バイパスの出力とパイプラインレジ
スタの出力とを選択出力するためのセレクタ１３、１
４、１５、１６、２３を設ける。また、命令実行回路Ａ
３とは別にアドレス生成回路１７を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パイプライン処理
を行うデータ処理装置に関するものであり、特に、プロ
セッサによる信号処理技術及びプロセッサによる制御技
術に係り、高速な信号処理と複雑な制御の双方を必要と
する通信端末、マルチメディア機器等に適用する技術に
関するものである。

【０００２】

【従来の技術】従来において、マイクロプロセッサと共
にデジタルシグナルプロセッサを一つのＬＳＩに搭載し
たプロセッサについて記載されたものの例としては特開
平９−２２３７９号や、日立ＳｕｐｅｒＨ ＲＩＳＣ
ｅｎｇｉｎｅ ＳＨ−ＤＳＰプログラミングマニュアル
及び日経エレクトロニクスＮｏ．６６６の第１４７頁か
ら第１６１頁に記載のものがある（従来技術１）。これ
によれば、ＣＰＵコアにデジタル信号処理回路を追加
し、命令フェッチ回路やアドレス生成回路を共有して物
理的な規模の増大を抑え、またＡＬＵ演算、乗算、及び
２つのロードまたはストアの並行処理を可能としてデジ
タル信号処理を高速化している。

【０００３】また、プロセッサのパイプラインを可変に
するデータ処理装置について記載されたものの例として
は、特開平９−３１９５７８号、及び特開平１１−１５
６５８号がある（従来技術２）。これによれば、命令実
行回路は、パイプライン段数がｎ段とｎより大きいｍ段
とに可変であり、ｎ段又はｍ段の何れかの段数で命令を
パイプライン処理する。パイプライン制御回路は、命令
実行手段のパイプライン段数を切り替える。この構成に
よれば、ｍ段パイプライン処理では、動作クロックの上
限を向上させることができ高い処理性能を向上させるこ
とができる。また、低速クロックで足りる用途では、分
岐インタロックによるペナルティが少ないｎ段パイプラ
イン処理を利用することができる。

【０００４】

【発明が解決しようとする課題】しかし、前記従来技術
１では、ＤＳＰデータ転送命令、及びＤＳＰ演算命令
は、ＩＦ（命令フェッチ）、ＩＤ（命令デコード）、Ｅ
Ｘ（命令実行）、ＭＡ（メモリアクセス）、ＷＢ／ＤＳ
Ｐ（ライトバックまたはＤＳＰライトバック／ＤＳＰ）
の５段パイプラインで処理され、ＤＳＰ演算命令はＷＢ
／ＤＳＰステージで実行されるため、デジタル信号処理
が高速に行われなくなる場合がある。例えば、ＤＳＰ演
算と、メモリストアの並行処理を繰り返し行う場合を考
える。ここで、メモリストアの対象とするデータは、直
前の並行処理における演算の結果であるとする。この場
合、例えば、図４に示すような場合では、ＷＢ／ＤＳＰ
ステージで得られた演算結果（命令１）を次の並行処理
のＭＡステージでストア（命令２）しようとしても、ま
だ演算結果が得られていないために競合が発生してスト
ールサイクルが発生し、処理効率が低下するという問題
がある。

【０００５】また、上記従来技術１においては、マイク
ロプロセッサとデジタルシグナルプロセッサの演算器の
物理的な共有は行われておらず、物理的な規模の増大に
つながっているという問題がある。

【０００６】マイクロプロセッサとデジタルシグナルプ
ロセッサのパイプラインの動作は本来大きく異なるた
め、これらを一つのＬＳＩに搭載してデジタル信号処理
を高速化するためには、マイクロプロセッサとしての命
令とデジタルシグナルプロセッサとしての命令で、パイ
プラインの動作を切り替える必要があると考えた。

【０００７】また、前記従来技術２では、パイプライン
段数を可変にしているが、クロックの周波数の上限を向
上させ、しかも用途に応じて高速クロックを使用すると
きも低速クロック使用するときも好適な処理能力を発揮
するコストパフォーマンスのよいデータ処理装置を提供
することを目的としており、マイクロプロセッサとデジ
タルシグナルプロセッサのパイプライン動作を切り替え
て実現するものではない。

【０００８】そこで、本発明は上述の各種課題を解決し
ようとするものであり、マイクロプロセッサとデジタル
シグナルプロセッサの機能を一つのＬＳＩに搭載するに
あたり、物理的な規模の増大を極力抑え、かつデジタル
シグナルプロセッサとしての演算性能を落とさないデー
タ処理装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明は上記問題点を解
決するために創作されたものであって、第１には、パイ
プライン処理を行うデータ処理回路であって、データパ
ス上に設けられた１又は複数のバイパス手段であって、
データの経路として、該バイパスを通過する場合と該パ
イプラインレジスタに至る場合とを得ることができるバ
イパス手段を有し、マイクロプロセッサのパイプライン
動作とデジタルシグナルプロセッサのパイプライン動作
との切替え動作を可能とすることを特徴とする。

【００１０】この第１の構成のデータ処理回路によれ
ば、データパスにパイプラインレジスタと並行に設けら
れたバイパス手段を設けることにより、デジタルシグナ
ルプロセッサのパイプライン動作を実現することがで
き、マイクロプロセッサとデジタルプロセッサの機能を
１つのＬＳＩ上に搭載する上で、回路の重複を防止で
き、回路規模の縮小を図ることが可能となる。また、高
速なデジタル信号処理を行うためにデジタルシグナルプ
ロセッサとして動作する場合、演算性能を損なうことが
ない。

【００１１】また、第２には、上記第１の構成におい
て、上記データ処理回路が、上記バイパス手段からの出
力と、上記パイプラインレジスタの出力とを選択出力す
る選択手段を有することを特徴とする。

【００１２】また、第３には、上記第１又は第２の構成
において、マイクロプロセッサのパイプライン動作に切
り替えた場合と、デジタルシグナルプロセッサのパイプ
ライン動作に切り替えた場合とで、パイプラインレジス
タに与えられるクロック周波数を切り替えることを特徴
とする。

【００１３】また、第４には、データ処理装置であっ
て、上記第１又は第２又は第３の構成のデータ処理回路
と、上記データ処理回路へのアドレス情報を生成するた
めのアドレス生成回路であって、上記デジタルシグナル
プロセッサのパイプライン動作に切り替えた場合のアド
レス生成を行い、演算命令の演算とアドレス計算とを同
時に実行可能とするアドレス生成回路と、を有すること
を特徴とする。

【００１４】

【発明の実施の形態】本発明の実施の形態としての実施
例を図面を利用して説明する。本発明に基づくデータ処
理装置Ａは、図１に示されるように、命令フェッチ回路
Ａ１と、命令解読／パイプライン制御回路Ａ２と、命令
実行回路Ａ３と、データメモリ２５と、アドレス生成回
路１７とを有している。

【００１５】ここで、上記命令フェッチ回路Ａ１は、図
１に示すように、プログラムカウンタと、命令メモリ
と、命令レジスタとを有し、プログラムカウンタで示さ
れるアドレスに基づき、命令メモリを読み出し、命令レ
ジスタに格納するようになっている。

【００１６】また、上記命令解読／パイプライン制御回
路Ａ２は、命令レジスタの内容を解読してレジスタファ
イルの読出しアドレスを生成したり、演算器を制御する
演算器制御信号を生成したりする。

【００１７】また、上記命令実行回路Ａ３は、レジスタ
ファイル１と、パイプラインレジスタ２、パイプライン
レジスタ３、パイプラインレジスタ６、パイプラインレ
ジスタ７、パイプラインレジスタ２２と、セレクタ４、
セレクタ８、セレクタ９、セレクタ１２、セレクタ１
３、セレクタ１４、セレクタ１５、セレクタ１６、セレ
クタ２３と、演算器５とを有している。この命令実行回
路Ａ３は、上記データ処理回路として機能する。

【００１８】また、レジスタファイル１の出力端とセレ
クタ１３の入力端の間には、パイプラインレジスタ２と
並行に、バイパス１０７が設けられ、また、レジスタフ
ァイル１の出力端とセレクタ４の入力端末の間には、パ
イプラインレジスタ３と並行に、バイパス１０８が設け
られている。また、演算器５の出力端とセレクタ１５の
入力端の間には、パイプラインレジスタ６及びパイプラ
インレジスタ１０と並行に、バイパス１０９が設けら
れ、また、データメモリ２５に接続されている読出しデ
ータバス１０４とセレクタ１６の入力端の間には、パイ
プラインレジスタ１１と並行に、バイパス１１０が設け
られ、また、セレクタ４の出力端とセレクタ２３の入力
端の間には、パイプラインレジスタ２２と並行に、バイ
パス１１２が設けられている。上記バイパス１０７、バ
イパス１０８、バイパス１０９、バイパス１１０、バイ
パス１１２は上記バイパス手段として機能し、また、セ
レクタ４、セレクタ１３、セレクタ１４、セレクタ１
５、セレクタ１６、セレクタ２３は上記選択出力手段と
して機能する。

【００１９】また、データメモリ２５は、上記命令実行
回路Ａ３と接続されている。つまり、アドレスバス１０
３を介してセレクタ１４と接続され、また、書込みデー
タバス１１１を介してセレクタ２３と接続され、さら
に、読出しデータバス１０４を介してセレクタ８、セレ
クタ９と接続されている。

【００２０】また、アドレス生成回路１７は、アドレス
レジスタ１８、アドレスレジスタ１９と、セレクタ２０
と、アドレス計算回路２１を有している。このアドレス
生成回路１７の出力は、セレクタ１４に入力されてい
る。

【００２１】ここで、従来におけるデータ処理装置Ｂ
は、図３に示すように構成され、命令フェッチ回路Ｂ１
と、命令解読／パイプライン制御回路Ｂ２と、命令実行
回路Ｂ３とを有している。そして、命令実行回路につい
て比較すると、本実施例の命令実行回路Ａ３は、従来か
らの命令実行回路Ｂ３に、セレクタ１３、セレクタ１
４、セレクタ１５、セレクタ１６、セレクタ２３と、バ
イパス１０７、バイパス１０８、バイパス１０９、バイ
パス１１０、バイパス１１２を加えたものであり、さら
に、本実施例のデータ処理装置Ａは、アドレス生成回路
１７を別途有している点が図３に示す構成と異なる。

【００２２】ここで、上記各バイパスは、データの経路
としてバイパスを通過する場合とパイプラインレジスタ
に入力される場合とが得られるように、パイプラインレ
ジスタと並行に設けられ、また、各バイパスの出力先に
は、パイプラインレジスタの出力と選択出力できるよう
に、セレクタが設けられている。つまり、バイパス１０
８、１１０のようにすでに従来の構成でセレクタが設け
られている場合は必要ないが、そうでない場合には、セ
レクタが設けられている。

【００２３】上記構成のデータ処理装置Ａの動作につい
て説明する。まず、このデータ処理装置Ａがデジタルシ
グナルプロセッサとして３段パイプライン動作をする場
合について説明する。この３段パイプライン動作は、フ
ェッチ（Ｆ）、デコード（Ｄ）、実行（Ｅ）の３段で行
われる。

【００２４】まず、フェッチ（Ｆ）では、命令フェッチ
回路Ａ１において、プログラムカウンタで示されるアド
レスに基づき、命令メモリが読み出され、読み出された
データが命令レジスタに格納される。

【００２５】次に、デコード（Ｄ）では、命令解読／パ
イプライン制御回路Ａ２において、命令レジスタに格納
されたデータを解読して、レジスタファイル１の読出し
アドレスを最大で２つ、レジスタファイル１の書込みア
ドレスを最大で２つ、さらには、演算器制御信号等の制
御信号を生成する。

【００２６】次に、実行（Ｅ）では、デコード（Ｄ）で
生成されたレジスタファイル１の読出しアドレス、レジ
スタファイル１の書込みアドレス、演算器制御信号等の
制御信号が、命令解読／パイプライン制御回路Ａ２によ
り同時に出力され、（１）レジスタファイル１からの最
大２つのデータの読出し、（２）演算器５による演算、
（３）データメモリ２５からの読出し又はデータメモリ
２５への書込み、（４）アドレス計算回路２１によるア
ドレス計算、（５）レジスタファイル１への演算結果の
格納、（６）レジスタファイル１へのメモリ読出しデー
タの格納、（７）アドレスレジスタ１８、１９へのアド
レス計算結果の格納が行われる。

【００２７】なお、上記の（１）〜（７）の各処理は、
実行ステージにおいて全て行われるとは限らず、その一
部のみが行われる場合もある。例えば、上記（１）、
（２）、（５）の処理のみが行われる場合や、上記
（３）、（６）の処理のみが行われる場合や、上記
（４）、（７）の処理のみが行われる場合もある。

【００２８】ここで、デジタルシグナルプロセッサとし
ての動作を実現するために、データの経路としては以下
のような経路によって処理が行われる。

【００２９】つまり、上記の（１）レジスタファイル１
からの２つのオペランドの読出し、（２）演算器５によ
る演算、（５）レジスタファイル１への演算結果の格納
の処理に際しては、レジスタファイル１から読み出した
オペランドの１つは、パイプラインレジスタ２を介する
ことなく、バイパス１０７を通って直接演算器５に入力
される。また、レジスタファイル１から読み出した他の
１つのオペランドも同様に、バイパス１０８とセレクタ
４を通して演算器５に入力される。そして、演算器５か
ら出力される演算結果は、パイプラインレジスタ６、パ
イプラインレジスタ１０を介することなく、バイパス１
０９とセレクタ１５を通してレジスタファイル１に格納
される。

【００３０】また、上記の「（３）データメモリ２５か
らの読出し又はデータメモリ２５への書込み」における
データメモリ２５からの読出し及び上記（６）レジスタ
ファイル１へのメモリ読出しデータの格納に際しては、
データメモリ２５から読み出したデータは、データバス
１０４に乗り、パイプラインレジスタ１１を介すること
なく、バイパス１１０とセレクタ１６を介してレジスタ
ファイル１に格納される。

【００３１】また、「（３）データメモリ２５からの読
出し又はデータメモリ２５への書込み」におけるデータ
メモリ２５への書込みに際しては、レジスタファイルか
ら読み出したデータがバイパス１０８、セレクタ４、バ
イパス１１２、セレクタ２３を通って書込みデータバス
１１１に出力されることになる。

【００３２】また、上記の（４）アドレス計算回路２１
によるアドレス計算、（７）アドレスレジスタ１８、１
９へのアドレス計算結果の格納においては、デジタルシ
グナルプロセッサとしての動作では、演算とアドレス計
算を同一サイクル内に行う必要があるため、メモリアド
レスについては、レジスタファイル１のレジスタによる
指定を行わずに、アドレスレジスタ１８、１９を使用
し、また、アドレス計算では演算器５を使用せずに、ア
ドレス生成回路１７に設けられたアドレス計算回路２１
を使用する。アドレス生成回路１７が生成したアドレス
は、セレクタ１４によって選択され、アドレスバス１０
３に出力される。該アドレスは、「（３）データメモリ
２５からの読出し又はデータメモリ２５への書込み」に
おけるデータメモリ２５からの読出しにおいて、読出し
アドレスとなり、また、「（３）データメモリ２５から
の読出し又はデータメモリ２５への書込み」におけるデ
ータメモリ２５への書込みにおいて、書込みアドレスと
なる。

【００３３】次に、デジタルシグナルプロセッサとして
の動作タイミングとデータの流れを例示する。まず、例
示プログラムを以下に示す。

【００３４】命令１：Ａ０＝０； つまり、アドレスレ
ジスタＡ０に０を代入する。ここで、アドレスレジスタ
Ａ０とは、アドレスレジスタ１８が対応する。

【００３５】命令２：Ｒ０＝０； ここでは、レジスタ
ファイル１におけるレジスタＲ０（図１参照）に０を代
入する。これは、例えば、命令解読／パイプライン制御
回路Ａ２から行われる。

【００３６】命令３：Ｒ１＝［Ａ０＋＋］； ここで
は、アドレスレジスタＡ０で示されるメモリ（データメ
モリ２５）内の内容をレジスタファイル１におけるレジ
スタＲ１（図１参照）に転送する。また、アドレスレジ
スタＡ０（アドレスレジスタ１８）の内容をインクリメ
ントする。

【００３７】命令４：ｒｐｔ７； 次の１つの命令（こ
こでは、命令５）を指定回数（ここでは、７回）繰り返
し実行する。

【００３８】命令５：Ｒ０＋＝Ｒ１；Ｒ１＝［Ａ０＋
＋］； レジスタファイル１におけるレジスタＲ０の内
容に、レジスタファイルにおけるレジスタＲ１の内容を
加算する。この加算は演算器５により行われる。そし
て、この加算結果がバイパス１０９、セレクタ１５、バ
ス１０５を介して上記レジスタＲ０に代入される。ま
た、アドレスレジスタＡ０で示されるメモリ（データメ
モリ２５）内の内容を上記レジスタＲ１に転送する。さ
らに、アドレスレジスタＡ０の内容をインクリメントす
る。

【００３９】命令６：Ｒ０＋＝Ｒ１； 上記レジスタＲ
０の内容に、レジスタＲ１の内容を加算する。この加算
は演算器５により行われる。そして、この加算結果がレ
ジスタＲ０に代入される。

【００４０】ここで、上記命令５の１回目の実行におけ
る実行ステージに入るまでは、レジスタＲ０、Ｒ１、ア
ドレスレジスタＡ０の内容は、以下のようになってい
る。つまり、レジスタＲ０の内容は上記命令２で代入し
た０である。また、レジスタＲ１の内容は命令３でロー
ドした、メモリ（データメモリ２５）の０番地の内容と
等しい。アドレスレジスタＡ０の内容は、命令１で０を
代入した後、命令３でインクリメントしているため１と
なっている。

【００４１】上記命令５の１回目の処理における実行ス
テージ以降のパイプライン動作を示すと図２のようにな
る。命令５の１回目の処理における実行ステージのタイ
ミングは、図２におけるタイミング１となる。この実行
ステージでは、上記のように、（１）レジスタファイル
１からの２つのデータの読出し、（２）演算器５による
演算、（３）データメモリ２５からの読出し又はデータ
メモリ２５への書込み、（４）アドレス計算回路２１に
よるアドレス計算、（５）レジスタファイル１への演算
結果の格納、（６）レジスタファイル１へのメモリ読出
しデータの格納、（７）アドレスレジスタ１８、１９へ
のアドレス計算結果の格納が行われる。各処理について
さらに詳しく説明すると、以下のようになる。

【００４２】すなわち、上記（１）レジスタファイル１
からの２つのデータの読出しにおいては、レジスタファ
イル１からレジスタＲ０、Ｒ１の内容が読み出される。
なお、図２のタイミング１、命令５の１回目の処理にお
ける実行ステージにおいては、Ｒ０の内容は０であり、
Ｒ１の内容はメモリ（データメモリ２５）における０番
地の内容と等しい。

【００４３】また、上記（２）演算器５による演算にお
いては、レジスタＲ０の内容を、バイパス１０７とセレ
クタ１３を通して演算器５に入力する。また、レジスタ
Ｒ１の内容を、バイパス１０８とセレクタ４を通して演
算器５に入力する。演算器５においては、入力されたデ
ータの加算を行う。図２のタイミング１の際には、演算
器５の出力は、０とメモリ（データメモリ２５）の０番
地の内容の和、すなわち、メモリ（データメモリ２５）
の０番地の内容に等しくなる。

【００４４】また、上記（３）データメモリ２５からの
読出し又はデータメモリ２５への書込みにおけるデータ
メモリ２５からの読出しに際しては、アドレスレジスタ
Ａ０の内容がセレクタ２０とセレクタ１４で選択され
て、アドレスレジスタ１０３に乗せられる。図２のタイ
ミング１の際には、アドレスレジスタＡ０の内容は１で
あり、また、このアドレスレジスタＡ０で示されるメモ
リ（データメモリ２５）の内容が読み出されて読出しデ
ータバス１０４に乗せられる。

【００４５】また、上記（４）アドレス計算回路２１に
よるアドレス計算においては、アドレスレジスタＡ０の
内容がセレクタ２０によって選択されてアドレス計算回
路２１に入力される。アドレス計算回路２１は、入力に
１を加算してアドレスレジスタ１８、１９に出力する。

【００４６】また、上記（５）レジスタファイル１への
演算結果の格納においては、演算器５の出力をバイパス
１０９とセレクタ１５を通してレジスタファイル１のレ
ジスタＲ０に格納する。図２においてこの処理を行うタ
イミングは、タイミング１からタイミング２に移る時で
ある。

【００４７】また、上記（６）レジスタファイル１への
メモリ読出しデータの格納においては、読出しデータバ
ス１０４に乗った読出しデータを、バイパス１１０とセ
レクタ１６を通してレジスタＲ１に格納する。図２にお
いてこの処理を行うタイミングは、タイミング１からタ
イミング２に移る時である。

【００４８】また、上記（７）アドレスレジスタ１８、
１９へのアドレス計算結果の格納においては、アドレス
計算回路２１の出力を、アドレスレジスタＡ０に格納す
る。図２においてこの処理を行うタイミングは、タイミ
ング１からタイミング２に移る時である。

【００４９】なお、命令５の２回目以降の処理における
実行ステージは、図２のタイミング２以降に発生し、メ
モリデータ１ワード当たりの処理が１クロックサイクル
ごとに行われる。

【００５０】次に、本実施例のデータ処理装置Ａは、上
記のように、従来の５段パイプライン動作を行うマイク
ロプロセッサの構成にバイパスやセレクタを追加した構
成であることからマイクロプロセッサとしてのパイプラ
イン動作を実現できることは明らかである。本実施例の
データ処理装置Ａの５段パイプライン動作を説明すると
以下のようになる。

【００５１】命令フェッチ（ＩＦ）では、命令フェッチ
回路Ａ１において、プログラムカウンタで示されるアド
レスに基づき、命令メモリが読み出され、読み出された
データが命令レジスタに格納される。

【００５２】次に、命令デコード（ＩＤ）では、命令解
読／パイプライン制御回路Ａ２において、命令レジスタ
を解読してレジスタファイルの読出しアドレス２つを生
成する。この読出しアドレスに基づき、レジスタファイ
ル１を読み出して、パイプラインレジスタ２、３に格納
する。また、命令解読／パイプライン制御回路Ａ２にお
いて、命令レジスタを解読して、演算器制御信号等の制
御信号を生成する。なお、この制御信号は、命令解読／
パイプライン制御回路Ａ２内で必要なサイクルだけ遅延
された後に、命令実行回路Ａ３に入力されて演算器５等
の制御を行う。

【００５３】次に、命令実行（ＥＸ）の場合の動作につ
いて説明する。以下では、演算命令、ロード命令、スト
ア命令の３つの場合に分けて説明する。まず、演算命令
の場合には、パイプラインレジスタ２内のデータがセレ
クタ１３を通して演算器５に入力され、また、パイプラ
インレジスタ３内のデータがセレクタ４を通して演算器
５に入力されて、演算器５における演算結果がパイプラ
インレジスタ６に格納される。

【００５４】また、ロード命令の場合には、パイプライ
ンレジスタ２のデータがセレクタ１３を通してパイプラ
インレジスタ７に格納される。このパイプラインレジス
タ７の値がメモリ読出しアドレスとなる。

【００５５】また、ストア命令の場合には、パイプライ
ンレジスタ２内のデータがセレクタ１３を通してパイプ
ラインレジスタ７に格納され、また、パイプラインレジ
スタ３内のデータがセレクタ４を通してパイプラインレ
ジスタ２２に格納される。このパイプラインレジスタ７
の値がメモリ書込みアドレスとなり、また、パイプライ
ンレジスタ２２の値がメモリ書込みデータとなる。

【００５６】なお、ロード命令又はストア命令におい
て、ポインタとして使用したレジスタのポストインクリ
メント等を行う場合には、さらに、パイプラインレジス
タ２のデータをセレクタ１３を通して演算器５に入力
し、インクリメント等の演算を行って、パイプラインレ
ジスタ６に格納する。

【００５７】次に、メモリアクセス（ＭＡ）の場合の動
作について説明する。以下では、演算命令、ロード命
令、ストア命令の３つの場合に分けて説明する。まず、
演算命令の場合には、パイプラインレジスタ６のデータ
をセレクタ８を通してパイプラインレジスタ１０に格納
する。

【００５８】また、ロード命令の場合には、パイプライ
ンレジスタ７のデータを、セレクタ１４を通してアドレ
スバス１０３に出力する。そして、アドレスバス１０３
のアドレスに基づき、データメモリ２５の読出しを行
い、読出しデータが読出しデータバス１０４に出力さ
れ、セレクタ９を通してパイプラインレジスタ１１に格
納される。

【００５９】また、ストア命令の場合には、パイプライ
ンレジスタ７のデータを、セレクタ１４を通してアドレ
スバス１０３に出力し、パイプラインレジスタ２２のデ
ータを、セレクタ２３を通して書込みデータバス１１１
に出力する。アドレスバス１０３のアドレスと書込みデ
ータバス１１１のデータに基づき、データメモリ２５の
書込みを行う。

【００６０】なお、ロード命令又はストア命令におい
て、ポインタとして使用したレジスタのポストインクリ
メント等を行う場合には、さらに、パイプラインレジス
タ６のデータをセレクタ８を通してパイプラインレジス
タ１０に格納する。

【００６１】次に、ライトバック（ＷＢ）の場合の動作
について説明する。以下では、演算命令、ロード命令、
ストア命令の場合について説明する。まず、演算命令の
場合には、パイプラインレジスタ１０のデータを、セレ
クタ１５を通してレジスタファイル１に書き込む。ま
た、ロード命令の場合には、パイプラインレジスタ１１
のデータを、セレクタ１６を通してレジスタファイル１
に書き込む。

【００６２】なお、ロード命令又はストア命令におい
て、ポインタとして使用したレジスタのポストインクリ
メント等を行う場合には、さらに、パイプラインレジス
タ１０のデータをセレクタ１５を通してレジスタファイ
ル１に書き込む。

【００６３】上記の３段パイプライン動作と５段パイプ
ライン動作を切り替えることにより、ＲＩＳＣアーキテ
クチャのマイクロプロセッサのパイプライン動作と、デ
ジタルシグナルプロセッサのパイプライン動作とを切り
替えて動作させることが可能となる。なお、マイクロプ
ロセッサのパイプライン動作に切り替えた場合と、デジ
タルシグナルプロセッサのパイプライン動作に切り替え
た場合とで、パイプラインレジスタに与えられるクロッ
ク周波数を切り替えるようにするのが好ましい。つま
り、マイクロプロセッサのパイプライン動作に切り替え
た場合のクロック周波数を、デジタルシグナルプロセッ
サのパイプライン動作に切り替えた場合のクロック周波
数よりも高くする。

【００６４】以上のように、本実施例のデータ処理装置
Ａ、特に、命令実行回路Ａ３によれば、マイクロプロセ
ッサのデータパスにバイパス手段を設けることにより、
デジタルシグナルプロセッサのパイプライン動作を実現
することができ、マイクロプロセッサとデジタルプロセ
ッサの機能を１つのＬＳＩ上に搭載する上で、回路の重
複を防止でき、回路規模の縮小を図ることが可能とな
る。また、従来の場合（上記従来技術１）に、ＤＳＰ演
算直後にその演算結果をメモリにストアしようとする
と、競合が発生してストールサイクルが生じて処理効率
が低下するという問題を回避することが可能となるた
め、高速なデジタル信号処理を行うためにデジタルシグ
ナルプロセッサとして動作する場合、演算性能を損なう
ことがない。

【００６５】

【発明の効果】本発明に基づくデータ処理回路及びこれ
を有するデータ処理装置によれば、データパスにパイプ
ラインレジスタと並行に設けられたバイパス手段を設け
ることにより、デジタルシグナルプロセッサのパイプラ
イン動作を実現することができ、マイクロプロセッサと
デジタルプロセッサの機能を１つのＬＳＩ上に搭載する
上で、回路の重複を防止でき、回路規模の縮小を図るこ
とが可能となる。また、高速なデジタル信号処理を行う
ためにデジタルシグナルプロセッサとして動作する場
合、演算性能を損なうことがない。

【図面の簡単な説明】

【図１】本発明の実施例に基づくデータ処理装置の構成
を示すブロック図である。

【図２】従来の本発明の実施例に基づくデータ処理装置
の動作を示すタイムチャートである。

【図３】従来におけるデータ処理装置の構成を示すブロ
ック図である。

【図４】従来における構成の場合のストールサイクルに
ついて説明する説明図である。

【符号の説明】

Ａ データ処理装置 Ａ１ 命令フェッチ回路 Ａ２ 命令解読／パイプライン制御回路 Ａ３ 命令実行回路 １ レジスタファイル ２、３、６、７、１０、１１、２２ パイプラインレジ
スタ ４、８、９、１２、１３、１４、１５、１６、２０、２
３ セレクタ ５ 演算器 １７ アドレス生成回路 １８、１９ アドレスレジスタ ２１ アドレス計算回路 ２５ データメモリ １０７、１０８、１０９、１１０、１１２ バイパス

Claims (4)

【特許請求の範囲】
1. 【請求項１】 パイプラインレジスタを有してパイプラ
   イン処理を行うデータ処理回路であって、 データパス上に設けられた１又は複数のバイパス手段で
   あって、データの経路として、該バイパスを通過する場
   合と該パイプラインレジスタに至る場合とを得ることが
   できるバイパス手段を有し、マイクロプロセッサのパイ
   プライン動作とデジタルシグナルプロセッサのパイプラ
   イン動作との切替え動作を可能とすることを特徴とする
   データ処理回路。
2. 【請求項２】 上記データ処理回路が、上記バイパス手
   段からの出力と、上記パイプラインレジスタの出力とを
   選択出力する選択手段を有することを特徴とする請求項
   １に記載のデータ処理回路。
3. 【請求項３】 マイクロプロセッサのパイプライン動作
   に切り替えた場合と、デジタルシグナルプロセッサのパ
   イプライン動作に切り替えた場合とで、パイプラインレ
   ジスタに与えられるクロック周波数を切り替えることを
   特徴とする請求項１又は２に記載のデータ処理回路。
4. 【請求項４】 データ処理装置であって、 上記請求項１又は２又は３に記載のデータ処理回路と、 上記データ処理回路へのアドレス情報を生成するための
   アドレス生成回路であって、上記デジタルシグナルプロ
   セッサのパイプライン動作に切り替えた場合のアドレス
   生成を行い、演算命令の演算とアドレス計算とを同時に
   実行可能とするアドレス生成回路と、を有することを特
   徴とするデータ処理装置。