JP3526773B2

JP3526773B2 - マルチプロセッサ装置およびその制御方法

Info

Publication number: JP3526773B2
Application number: JP05201699A
Authority: JP
Inventors: 雅之山▲崎▼; 勝彦上田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-02-26
Filing date: 1999-02-26
Publication date: 2004-05-17
Anticipated expiration: 2019-02-26
Also published as: US6785799B1; JP2000250869A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、命令をパイプライ
ン処理する情報処理装置におけるマルチプロセッサの制
御方法およびその装置に関する。

【０００２】

【従来の技術】マイクロコンピュータを高性能化する手
法の一つとして、従来から複数のプロセッサを同一の半
導体チップに搭載して処理を並列実行させる方法があ
る。この方法によれば、例えば１つのプロセッサでは所
望のアプリケーションを実行するための処理能力が足り
ない場合に、複数個のプロセッサに分割処理させること
によりこのアプリケーションを実行させることができ
る。この方法を適用した他の例としては、複数のプロセ
ッサがメモリを共有するメモリ共有型マルチプロセッサ
がある。メモリ共有型マルチプロセッサにおいては、複
数のプロセッサの間で命令やデータを共有することがで
きる。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
メモリ共有型マルチプロセッサには命令やデータを共有
することができるという利点がある反面、各プロセッサ
が同時に共有メモリにアクセスした場合にコンフリクト
が発生するという欠点が存在する。コンフリクトが発生
した場合にはメモリアクセスの調停が必要になり、各プ
ロセッサのメモリへのアクセスが待たされる。

【０００４】また、各プロセッサがメモリにアクセスす
る順序は、装置が実行するアプリケーションが処理する
データの内容に依存する。アプリケーションが処理する
データが一定でない場合には、プロセッサのメモリへの
アクセス順序を予測することは不可能である。そのた
め、メモリアクセスの調停によって各プロセッサのメモ
リへのアクセスが待たされる時間を予測することができ
ず、アプリケーションの実行時間を見積もることが困難
であった。

【０００５】このように、従来のメモリ共有型マルチプ
ロセッサにおいては、コンフリクト発生時のメモリアク
セスの調停のためにアプリケーションの実行時間を予測
できないという問題があった。そのため、従来のメモリ
共有型マルチプロセッサは、リアルタイム処理が要求さ
れる通信用ＤＳＰ（デジタルシグナルプロセッサ）等に
適用することが困難であった。

【０００６】本発明は、以下の（１）、（２）を目的と
する。

【０００７】（１）メモリ共有型マルチプロセッサにお
いて、コンフリクト発生時のメモリアクセスの調停の必
要をなくすことにより、メモリアクセスの調停のための
回路を不要にすること。

【０００８】（２）アプリケーションの実行時間の予測
が容易なメモリ共有型マルチプロセッサを提供するこ
と。

【０００９】

【課題を解決するための手段】本発明のマルチプロセッ
サ装置は、Ｎ個のプロセッサと、Ｍ個のバンクと、アド
レス選択部とを備え、前記Ｎ個のプロセッサのそれぞれ
は、Ｎ個の命令フェッチステージを有するパイプライン
で命令を処理するパイプラインプロセッサであり、前記
Ｎ個のプロセッサのそれぞれには、前記Ｎ個のプロセッ
サのうちの複数のプロセッサが前記Ｍ個のバンクのうち
の１つに同時にアクセスすることがないように、前記Ｎ
個の命令フェッチステージのうちどの命令フェッチステ
ージにおいて命令をフェッチするかが割り当てられてお
り、前記Ｍ個のバンクのそれぞれには、複数の命令が格
納されており、前記アドレス選択部は、前記Ｎ個のプロ
セッサから出力されたアドレスを受け取り、前記Ｍ個の
バンクのうち前記アドレスによって特定されたバンク
に、前記特定されたバンクに格納されている前記複数の
命令のうちフェッチすべき命令の番地を示すバンクアド
レスを出力し、前記特定されたバンクは、前記特定され
たバンクに格納されている前記複数の命令のうち前記バ
ンクアドレスによって示された番地の命令を出力し、前
記Ｎ個のプロセッサのうちの１つは、前記特定されたバ
ンクから出力された前記命令を前記Ｎ個の命令フェッチ
ステージのうち割り当てられた１つの命令フェッチステ
ージにおいてフェッチし、Ｎは２以上の整数であり、Ｍ
はＮ以上の整数であり、これにより上記目的が達成され
る。前記Ｎ個のプロセッサが分岐命令を処理する場合
に、前記命令をフェッチする前記命令フェッチステージ
を変更してもよい。前記Ｎ個のプロセッサは、前記命令
と、バンク選択信号と、フェッチステージ選択信号と、
ＮＯＰ選択信号とが入力され、命令コードを出力する命
令レジスタ部と、前記命令コードが入力され、分岐命令
信号と、分岐アドレスとを出力するデコーダ部と、前記
分岐命令信号と、前記分岐アドレスと、命令ポインタ信
号とが入力され、前記フェッチステージ選択信号と、前
記ＮＯＰ選択信号と、アドレス分岐信号とを出力する制
御部と、前記フェッチステージ選択信号と、前記アドレ
ス分岐信号と、前記分岐アドレスとが入力され、前記バ
ンク選択信号と、前記命令ポインタ信号と、前記アドレ
スとを出力する命令ポインタ部とをそれぞれ備えていて
もよい。前記Ｎ個のプロセッサのそれぞれは、前記Ｎ個
の命令フェッチステージのうちに命令のフェッチを行わ
ない命令フェッチステージを有していてもよい。本発明
のマルチプロセッサ装置の制御方法は、Ｎ個のプロセッ
サとＭ個のバンクとアドレス選択部とを備えたマルチプ
ロセッサ装置の制御方法であって、前記Ｎ個のプロセッ
サのそれぞれは、Ｎ個の命令フェッチステージを有する
パイプラインで命令を処理するパイプラインプロセッサ
であり、前記Ｎ個のプロセッサのそれぞれには、前記Ｎ
個のプロセッサのうちの複数のプロセッサが前記Ｍ個の
バンクのうちの１つに同時にアクセスすることがないよ
うに、前記Ｎ個の命令フェッチステージのうちどの命令
フェッチステージにおいて命令をフェッチするかが割り
当てられており、前記Ｍ個のバンクのそれぞれには、複
数の命令が格納されており、前記制御方法は、前記アド
レス選択部が、前記Ｎ個のプロセッサから出力されたア
ドレスを受け取り、前記Ｍ個のバンクのうち前記アドレ
スによって特定されたバンクに、前記特定されたバンク
に格納されている前記複数の命令のうちフェッチすべき
命令の番地を示すバンクアドレスを出力するステップ
と、前記特定されたバンクが、前記特定されたバンクに
格納されている前記複数の命令のうち前記バンクアドレ
スによって示された番地の命令を出力するステップと、
前記Ｎ個のプロセッサのうちの１つが、前記特定された
バンクから出力された前記命令を前記Ｎ個の命令フェッ
チステージのうち割り当てられた１つの命令フェッチス
テージにおいてフェッチするステップとを包含し、Ｎは
２以上の整数であり、ＭはＮ以上の整数であり、これに
より上記目的が達成される。前記Ｎ個のプロセッサのう
ちの１つが分岐命令を処理する場合に、前記命令をフェ
ッチする前記命令フェッチステージを変更してもよい。
前記Ｎ個のプロセッサのそれぞれは、前記Ｎ個の命令フ
ェッチステージのうちに命令のフェッチを行わない命令
フェッチステージを有していてもよい。

【００１０】

【００１１】

【００１２】

【００１３】

【００１４】

【発明の実施の形態】はじめに、本発明の原理について
説明する。

【００１５】図１は、本発明のマルチプロセッサ装置１
００の構成を示す。マルチプロセッサ装置１００は、第
１のプロセッサ１から第Ｎのプロセッサ３までのＮ個の
プロセッサと、命令メモリ４とを備える。命令メモリ４
は、第１のバンク５から第Ｍのバンク７までのＭ個のバ
ンクと、アドレス選択回路８とを備える。ここで、Ｎは
２以上の整数であり、ＭはＮ以上の整数である。

【００１６】第１のプロセッサ１から第Ｎのプロセッサ
３までのＮ個のプロセッサは、命令をパイプライン処理
するパイプラインプロセッサである。各プロセッサは、
Ｎ個の命令フェッチステージを含むパイプステージを有
する。Ｎ個のプロセッサのパイプライン構造の詳細につ
いては後述する。

【００１７】第１のバンク５から第Ｍのバンク７までの
Ｍ個のバンクには、それぞれ複数の命令が格納されてい
る。Ｍ個のバンクにそれぞれ格納された複数の命令は、
全体でマルチプロセッサ装置によって実行されるアプリ
ケーションプログラムを構成している。命令が格納され
る形式には、例えば、１番地の命令が第１のバンク５に
格納され、２番地の命令が第２のバンク６に格納され、
・・・Ｍ番地の命令が第Ｍのバンク７に格納され、（Ｍ
＋１）番地の命令が第１のバンク５に格納される、・・
・というようなインターリーブ形式等が使用される。以
下の説明においては、アプリケーションプログラムを構
成する命令は上記のインターリーブ形式でＭ個のバンク
に格納されているものとする。しかし、Ｍ個のバンクへ
の命令の格納形式には、インターリーブ形式以外の任意
の形式が使用され得る。

【００１８】第１のプロセッサ１には、第１の命令１４
から第Ｍの命令１６までのＭ個の命令が入力される。第
１のプロセッサ１は、入力されたＭ個の命令のうちの１
つを選択してフェッチする。第１のプロセッサ１は、フ
ェッチした命令の処理結果として、第１のアドレス１１
を出力する。同様に、第２のプロセッサ２には、第１の
命令１４から第Ｍの命令１６までのＭ個の命令が入力さ
れ、第２のプロセッサ２は、第２のアドレス１２を出力
する。

【００１９】このように、Ｎ個のプロセッサには、第１
の命令１４から第Ｍの命令１６までのＭ個の命令が入力
される。Ｎ個のプロセッサは、第１のアドレス１１から
第Ｎのアドレス１３までのＮ個のアドレスをそれぞれ出
力する。

【００２０】命令メモリ４は、命令格納手段である。命
令メモリ４のアドレス選択回路８には、第１のアドレス
１１から第Ｎのアドレス１３までのＮ個のアドレスが入
力される。アドレス選択回路８は、アドレス選択手段で
あり、入力されたアドレスの最下位ビットから、アドレ
スに対応するバンクを特定する。アドレスに対応するバ
ンクを特定するための最下位ビットの数は、バンクの個
数Ｍに依存した１以上の数である。

【００２１】アドレス選択回路８は、アドレスの最下位
ビットから特定したバンクに対し、アドレスの最下位ビ
ットを除いたものを、バンクアドレスとして出力する。
アドレス選択回路８は、Ｍ個のバンクに対して、第１の
バンクアドレス１７から第Ｍのバンクアドレス１９まで
のＭ個のバンクアドレスを出力する。

【００２２】第１のバンク５には、第１のバンクアドレ
ス１７が入力される。第１のバンク５は、第１のバンク
アドレス１７上に格納された第１の命令１４を出力す
る。第２のバンク６には、第２のバンクアドレス１８が
入力される。第２のバンク６は、第２のバンクアドレス
１８上に格納された第２の命令１５を出力する。以下同
様に、第Ｍのバンク７には、第Ｍのバンクアドレス１９
が入力される。第Ｍのバンク７は、第Ｍのバンクアドレ
ス１９上に格納された第Ｍの命令１６を出力する。

【００２３】図２は、本発明のマルチプロセッサ装置１
００が備えるプロセッサのパイプライン構造を示す。本
発明におけるプロセッサは、Ｆ（１）、Ｆ（２）、・・
・、Ｆ（Ｎ）、ＤＣ、ＥＸの各パイプステージを有す
る。これらのパイプステージのうち、Ｆ（１）〜Ｆ
（Ｎ）のＮ個のステージは、命令フェッチステージであ
る。このように、マルチプロセッサ装置１００が備える
各プロセッサは、プロセッサの個数分の命令フェッチス
テージを有する。Ｆ（１）は第１の命令フェッチステー
ジであり、Ｆ（２）は第２の命令フェッチステージであ
り、Ｆ（Ｎ）は第Ｎの命令フェッチステージである。Ｄ
Ｃはデコードステージであり、ＥＸは実行ステージであ
る。

【００２４】マルチプロセッサ装置１００が備えるＮ個
のプロセッサのそれぞれには、複数のプロセッサが１つ
のバンクに同時にアクセスすることのない様にＮ個の命
令フェッチステージのうちのいずれかが割り当てられ
る。各プロセッサは、割り当てられた命令フェッチステ
ージに、命令メモリ４が備えるＭ個のバンクにアクセス
する。

【００２５】以下、図面を参照して、本発明の実施の形
態について説明する。なお、以下の実施形態の説明にお
いては、便宜上Ｍ＝Ｎであるものとする。また、第１の
バンクアドレス１７から第Ｍのバンクアドレス１９まで
の各バンクアドレスは、第１のアドレス１１から第Ｎの
アドレス１３までの各アドレスの最下位ビットを除いた
ものであるが、便宜上、第１のアドレス１１から第Ｎの
アドレス１３までの各アドレスと同じ表現を使用する。

【００２６】（実施形態１）まず、本発明の実施形態１
のマルチプロセッサの制御方法およびその装置について
説明する。実施形態１においては、Ｎ＝３であるものと
する。

【００２７】（命令の逐次処理）図３は、本発明の実施
形態１におけるプロセッサの逐次処理時のタイミングチ
ャートである。図３を参照して、Ｎ＝３の場合につい
て、命令を逐次処理する場合のプロセッサの動作を説明
する。

【００２８】

【表１】

【００２９】表１は各プロセッサへの命令フェッチステ
ージの初期割り当てのパターンを示す。Ｎ＝３の場合の
命令フェッチステージの初期割り当てとしては、その１
〜その６の６つのパターンが可能である。本実施形態に
おいては、命令フェッチステージの初期割り当てがその
１のパターンであるものとして説明する。すなわち、第
１のプロセッサ１には、第１の命令フェッチステージＦ
（１）を割り当て、第２のプロセッサ２には、第２の命
令フェッチステージＦ（２）を割り当て、第３のプロセ
ッサ３には、第３の命令フェッチステージＦ（３）を割
り当てるものとする。

【００３０】＜１サイクル目＞第１のプロセッサ１が、
第１のバンク５から命令をフェッチする。具体的には、
マルチプロセッサ装置１００は下記のように動作する。

【００３１】第１のプロセッサ１は、第１の命令アドレ
ス１１をアドレス選択回路８に出力する。アドレス選択
回路８は、第１の命令アドレス１１を第１のバンクアド
レス１７に出力する。第１のバンク５は、入力された第
１のバンクアドレス１７の示す番地の命令を第１の命令
１４として第１のプロセッサ１に出力する。これによ
り、第１のプロセッサ１は第１の命令１４をフェッチす
る。

【００３２】＜２サイクル目＞第１のプロセッサ１が第
２のバンク６から命令をフェッチし、第２のプロセッサ
２が第１のバンク５から命令をフェッチする。具体的に
は、マルチプロセッサ装置１００は下記のように動作す
る。

【００３３】第１のプロセッサ１は、第１の命令アドレ
ス１１をアドレス選択回路８に出力する。アドレス選択
回路８は、第１の命令アドレス１１を第２のバンクアド
レス１８に出力する。第２のバンク６は、入力された第
２のバンクアドレス１８の示す番地の命令を第２の命令
１５として第１のプロセッサ１に出力する。これによ
り、第１のプロセッサ１は第２の命令１５をフェッチす
る。

【００３４】第２のプロセッサ２は、第２の命令アドレ
ス１２をアドレス選択回路８に出力する。アドレス選択
回路８は、第２の命令アドレス１２を第１のバンクアド
レス１７に出力する。第１のバンク５は、入力された第
１のバンクアドレス１７の示す番地の命令を第１の命令
１４として第２のプロセッサ２に出力する。これによ
り、第２のプロセッサ２は第１の命令１４をフェッチす
る。

【００３５】＜３サイクル目＞第１のプロセッサ１が第
３のバンク７から命令をフェッチし、第２のプロセッサ
２が第２のバンク６から命令をフェッチし、第３のプロ
セッサ３が第１のバンク５から命令をフェッチする。具
体的には、マルチプロセッサ装置１００は下記のように
動作する。

【００３６】第１のプロセッサ１は、第１の命令アドレ
ス１１をアドレス選択回路８に出力する。アドレス選択
回路８は、第１の命令アドレス１１を第３のバンクアド
レス１９に出力する。第３のバンク７は、入力された第
３のバンクアドレス１９の示す番地の命令を第３の命令
１６として第１のプロセッサ１に出力する。これによ
り、第１のプロセッサ１は第３の命令１６をフェッチす
る。

【００３７】第２のプロセッサ２は、第２の命令アドレ
ス１２をアドレス選択回路８に出力する。アドレス選択
回路８は、第２の命令アドレス１２を第２のバンクアド
レス１８に出力する。第２のバンク６は、入力された第
２のバンクアドレス１８の示す番地の命令を第２の命令
１５として第２のプロセッサ２に出力する。これによ
り、第２のプロセッサ２は第２の命令１５をフェッチす
る。

【００３８】第３のプロセッサ３は、第３の命令アドレ
ス１３をアドレス選択回路８に出力する。アドレス選択
回路８は、第３の命令アドレス１３を第１のバンクアド
レス１７に出力する。第１のバンク５は、入力された第
１のバンクアドレス１７の示す番地の命令を第１の命令
１４として第３のプロセッサ３に出力する。これによ
り、第３のプロセッサ３は第１の命令１４をフェッチす
る。

【００３９】＜４サイクル目＞第１のプロセッサ１が第
１のバンク５から命令をフェッチし、第２のプロセッサ
２が第３のバンク７から命令をフェッチし、第３のプロ
セッサ３が第２のバンク６から命令をフェッチする。マ
ルチプロセッサ装置１００の動作のうち、第１のプロセ
ッサ１が第１のバンク５から命令をフェッチする動作
は、１サイクル目の動作と同様であるため説明を省略す
る。第２のプロセッサ２及び第３のプロセッサ３の動作
は下記の通りである。

【００４０】第２のプロセッサ２は、第２の命令アドレ
ス１２をアドレス選択回路８に出力する。アドレス選択
回路８は、第２の命令アドレス１２を第３のバンクアド
レス１９に出力する。第３のバンク７は、入力された第
３のバンクアドレス１９の示す番地の命令を第３の命令
１６として第２のプロセッサ２に出力する。これによ
り、第２のプロセッサ２は第３の命令１６をフェッチす
る。

【００４１】第３のプロセッサ３は、第３の命令アドレ
ス１３をアドレス選択回路８に出力する。アドレス選択
回路８は、第３の命令アドレス１３を第２のバンクアド
レス１８に出力する。第２のバンク６は、入力された第
２のバンクアドレス１８の示す番地の命令を第２の命令
１５として第３のプロセッサ３に出力する。これによ
り、第３のプロセッサ３は第２の命令１５をフェッチす
る。

【００４２】＜５サイクル目＞第１のプロセッサ１が第
２のバンク６から命令をフェッチし、第２のプロセッサ
２が第１のバンク５から命令をフェッチし、第３のプロ
セッサ３が第３のバンク７から命令をフェッチする。マ
ルチプロセッサ装置１００の動作のうち、第１のプロセ
ッサ１が第２のバンク６から命令をフェッチする動作
と、第２のプロセッサ２が第１のバンク５から命令をフ
ェッチする動作とは、２サイクル目の動作と同様である
ため説明を省略する。第３のプロセッサ３の動作は下記
の通りである。

【００４３】第３のプロセッサ３は、第３の命令アドレ
ス１３をアドレス選択回路８に出力する。アドレス選択
回路８は、第３の命令アドレス１３を第３のバンクアド
レス１９に出力する。第３のバンク７は、入力された第
３のバンクアドレス１９の示す番地の命令を第３の命令
１６として第３のプロセッサ３に出力する。これによ
り、第３のプロセッサ３は第３の命令１６をフェッチす
る。

【００４４】以上のように、第１のプロセッサ１は、第
１の命令フェッチステージＦ（１）を使用し、第２のプ
ロセッサ２は、第２の命令フェッチステージＦ（２）を
使用し、第３のプロセッサ３は、第３の命令フェッチス
テージＦ（３）を使用して、命令メモリ４の各バンクか
ら命令をフェッチするように制御される。その結果、各
プロセッサの各バンクへのアクセスは排他的に実行され
る。

【００４５】（命令の分岐処理）図４は、本発明の実施
形態１におけるプロセッサの分岐処理時のタイミングチ
ャートである。図４を参照して、命令を分岐処理する場
合についてプロセッサの動作を説明する。なお、（命令
の逐次処理）と同様にＮ＝３とし、第１のプロセッサ１
には、第１の命令フェッチステージＦ（１）を割り当
て、第２のプロセッサ２には、第２の命令フェッチステ
ージＦ（２）を割り当て、第３のプロセッサ３には、第
３の命令フェッチステージＦ（３）を割り当てるものと
する。また、２サイクル目において第１のプロセッサが
分岐命令をフェッチし、７サイクル目において分岐先の
命令フェッチを再開するものとする。

【００４６】＜１サイクル目＞（命令の逐次処理）と同
様に、第１のプロセッサ１が第１のバンク５から命令を
フェッチする。

【００４７】＜２サイクル目＞（命令の逐次処理）と同
様に、第１のプロセッサ１が第２のバンク６から命令を
フェッチし、第２のプロセッサ２が第１のバンク５から
命令をフェッチする。

【００４８】＜３サイクル目＞第１のプロセッサ１は、
命令フェッチを待機する。第２のプロセッサ２は、（命
令の逐次処理）と同様に第２のバンク６から命令をフェ
ッチする。第３のプロセッサ３は、（命令の逐次処理）
と同様に第１のバンク５から命令をフェッチする。

【００４９】＜４サイクル目＞第１のプロセッサ１は、
命令フェッチを待機する。第２のプロセッサ２は、（命
令の逐次処理）と同様に第３のバンク７から命令をフェ
ッチする。第３のプロセッサ３は、（命令の逐次処理）
と同様に第２のバンク６から命令をフェッチする。

【００５０】＜５サイクル目＞第１のプロセッサ１は、
命令フェッチを待機する。第２のプロセッサ２は、（命
令の逐次処理）と同様に第１のバンク５から命令をフェ
ッチする。第３のプロセッサ３は、（命令の逐次処理）
と同様に第３のバンク７から命令をフェッチする。

【００５１】＜６サイクル目＞第１のプロセッサ１は、
命令フェッチを待機する。第２のプロセッサ２は、３サ
イクル目と同様に第２のバンク６から命令をフェッチす
る。第３のプロセッサ３は、３サイクル目と同様に第１
のバンク５から命令をフェッチする。

【００５２】＜７サイクル目＞第１のプロセッサ１は、
分岐先の命令フェッチを再開するが、第３のバンク７へ
のアクセスが第２のプロセッサ２と競合するため、命令
フェッチを待機する。第２のプロセッサ２は、４サイク
ル目と同様に第３のバンク７から命令をフェッチする。
第３のプロセッサ３は、４サイクル目と同様に第２のバ
ンク６から命令をフェッチする。

【００５３】＜８サイクル目＞第１のプロセッサ１は、
第３のバンク７へのアクセスが第３のプロセッサ３と競
合するため、命令フェッチを待機する。第２のプロセッ
サ２は、５サイクル目と同様に第１のバンク５から命令
をフェッチする。第３のプロセッサ３は、５サイクル目
と同様に第３のバンク７から命令をフェッチする。

【００５４】＜９サイクル目＞第１のプロセッサ１は、
（命令の逐次処理）の３サイクル目と同様に第３のバン
ク７から命令をフェッチする。第２のプロセッサ２は、
３サイクル目と同様に第２のバンク６から命令をフェッ
チする。第３のプロセッサ３は、３サイクル目と同様に
第１のバンク５から命令をフェッチする。

【００５５】以上のように、第１のプロセッサ１は、使
用する命令フェッチステージを分岐先の命令フェッチ時
に第１の命令フェッチステージＦ（１）から第３の命令
フェッチステージＦ（３）に変更するように制御され
る。その結果、各プロセッサの各バンクへのアクセスは
排他的に実行される。

【００５６】図５は、実施形態１におけるプロセッサの
命令フェッチステージの変更方法を示す。プロセッサ１
〜３内のバンク切り替え信号をＢＡＮＫＳ０、ＢＡＮＫ
Ｓ１とすると、フェッチステージＦ（１）〜Ｆ（３）の
切り替えは図６に示されるように行われる。すなわち、
ＢＡＮＫＳ０＝０かつＢＡＮＫＳ１＝０のとき、フェッ
チステージの変更は行われない。ＢＡＮＫＳ０＝０かつ
ＢＡＮＫＳ１＝１のとき、Ｆ（１）→Ｆ（２）、Ｆ
（２）→Ｆ（３）、Ｆ（３）→Ｆ（１）の変更がそれぞ
れ行われる。ＢＡＮＫＳ０＝１かつＢＡＮＫＳ１＝０の
とき、Ｆ（１）→Ｆ（３）、Ｆ（２）→Ｆ（１）、Ｆ
（３）→Ｆ（２）の変更がそれぞれ行われる。

【００５７】分岐直前のアドレスをＩＰ［１５：０］、
分岐先のアドレスをＪＩＰ［１５：０］としたとき、Ｂ
ＡＮＫＳ０、ＢＡＮＫＳ１の値は例えば以下のソースコ
ードによって定められる。 if ( IP[1:0] == JIP[1:0] ) then BANKS0 = 1; BANKS1 = 0; else if (IP[1:0]-1 == JIP[1:0] ) BANKS0 = 0; BANKS1 = 1; else BANKS0 = 0; BANKS1 = 0; 本実施形態によれば、マルチプロセッサ装置１００の各
プロセッサが複数の命令フェッチステージを有し、命令
のフェッチに異なる命令フェッチステージを使用するこ
とにより、第１のバンク５と第２のバンク６と第３のバ
ンク７を排他的にアクセスするように制御される。ま
た、プロセッサが分岐命令をフェッチした場合に、使用
する命令フェッチステージを分岐先の命令フェッチ時に
変更することにより、各バンクへのアクセスが排他的に
実行されるように制御される。その結果、命令メモリの
共有を図ると共に、メモリのコンフリクトが発生しない
ようにすることができる。

【００５８】（実施形態２）次に、本発明の実施形態２
のマルチプロセッサの制御方法およびその装置につい
て、図面を参照しながら説明する。

【００５９】図６は、本発明の実施形態２のマルチプロ
セッサ装置１００が備える命令メモリ４の構成を示す。
図６において、命令メモリ４は、第１のバンク５と、第
２のバンク６と、アドレス選択回路８とを備える。図６
は、図１においてＮ＝２である場合の命令メモリ４の構
成を示している。

【００６０】図７は本発明の実施形態２のマルチプロセ
ッサ装置１００が備えるプロセッサ１、２の構成図であ
る。マルチプロセッサ装置１００が備えるプロセッサ１
とプロセッサ２とは、同様の構成を有している。図７に
おいて、プロセッサ１、２は、命令レジスタ部１０１
と、デコーダ部１０２と、命令ポインタ部１０３と、制
御部１０４とを備える。

【００６１】命令レジスタ部１０１には、第１の命令１
４と、第２の命令１５と、ＮＯＰ選択信号１１４と、フ
ェッチステージ選択信号１１５と、バンク選択信号１１
８とが入力される。命令レジスタ部１０１は、入力され
た各信号に応じて、命令コード１１１を出力する。

【００６２】デコーダ部１０２には、命令コード１１１
が入力される。デコーダ部１０２は、命令コード１１１
に応じて、分岐命令信号１１２と分岐アドレス１１３と
を出力する。

【００６３】命令ポインタ部１０３には、分岐アドレス
１１３と、フェッチステージ選択信号１１５と、アドレ
ス分岐信号１１６とが入力される。命令ポインタ部１０
３は、入力された各信号に応じて、命令ポインタ信号１
１７と、バンク選択信号１１８と、第１のアドレス１１
または第２のアドレス１２とを出力する。

【００６４】図８は、本発明の実施形態２におけるプロ
セッサ１、２が備える命令レジスタ部１０１の構成を示
す。図８において、命令レジスタ部１０１は、第１の命
令選択器２０１と、第１の命令レジスタ２０２と、第２
の命令選択器２０３と、第２の命令レジスタ２０４と、
第３の命令選択器２０５とを備える。

【００６５】第１の命令選択器２０１には、第１の命令
１４と、第２の命令１５と、バンク選択信号１１８とが
入力される。第１の命令レジスタ２０２には、第１の命
令選択器２０１の出力が入力される。第２の命令選択器
２０３には、第１の命令選択器２０１の出力と、第１の
命令レジスタ２０２の出力と、フェッチステージ選択信
号１１５とが入力される。第２の命令レジスタ２０４に
は、第２の命令選択器２０３の出力が入力される。第３
の命令選択器２０５には、第２の命令レジスタ２０４
と、ＮＯＰコード２１１と、ＮＯＰ選択信号１１４とが
入力される。第３の命令選択器２０５は、入力された各
信号に応じて命令コード１１１を出力する。

【００６６】図９は、本発明の実施形態２のプロセッサ
１、２が備える命令ポインタ部１０３の構成を示す。図
９において、命令ポインタ部１０３は、第１のアドレス
選択器３０１と、第１の命令ポインタ３０２と、加算器
３０３と、第２の命令ポインタ３０４と、第２のアドレ
ス選択器３０５とを備える。

【００６７】第１のアドレス選択器３０１には、分岐ア
ドレス１１３と、加算器３０３の出力と、アドレス分岐
信号１１６とが入力される。第１の命令ポインタ３０２
には、第１のアドレス選択器３０１の出力が入力され
る。第１の命令ポインタ３０２は、第１のアドレス選択
器３０１の出力の最下位ビットを、命令ポインタ信号１
１７として出力する。加算器３０３には、第１の命令ポ
インタ３０２の出力が入力される。第２の命令ポインタ
３０４には、第１の命令ポインタ３０２の出力が入力さ
れる。第２のアドレス選択器３０５には、第１の命令ポ
インタ３０２の出力と、第２の命令ポインタ３０４の出
力と、フェッチステージ選択信号１１５とが入力され
る。第２のアドレス選択器３０５は、第１のアドレス１
１または第２のアドレス１２と、第１のアドレス１１ま
たは第２のアドレス１２の最下位ビットをバンク選択信
号１１８として出力する。

【００６８】図１０は、本発明の実施形態２におけるア
ドレス選択回路８の構成を示す。図１０において、アド
レス選択回路８は、第１のプロセッサ選択器４０１と、
第２のプロセッサ選択器４０２と、フリップフロップ４
０３と、インバータ４０４とを備える。

【００６９】第１のプロセッサ選択器４０１には、第１
のアドレス１１と、第２のアドレス１２と、プロセッサ
選択信号４１１とが入力される。第１のプロセッサ選択
器４０１は、入力された各信号に応じて第１のバンクア
ドレス１７を出力する。第２のプロセッサ選択器４０２
には、第１のアドレス１１と、第２のアドレス１２と、
プロセッサ選択信号４１１とが入力される。第２のプロ
セッサ選択器４０２は、入力された各信号に応じて第２
のバンクアドレス１８を出力する。フリップフロップ４
０３は、Ｄ型フリップフロップである。フリップフロッ
プ４０３は、入力されるインバータ４０４の出力と、リ
セット信号５２１とに応じて、プロセッサ選択信号４１
１を出力する。インバータ４０４は、入力されたプロセ
ッサ選択信号４１１を反転させる。

【００７０】図１１は本発明の実施形態２におけるプロ
セッサ１、２が備える制御部１０４の構成を示す。図１
１において、制御部１０４は、フリップフロップ５０
１、５０７、５０８、５１０と、排他的論理和ゲート５
０２と、論理積ゲート５０３、５０４、５０５、５０９
と、論理和ゲート５０６と、インバータ５１１、５１２
とを備える。

【００７１】フリップフロップ５０１、５０７、５０
８、５１０は、それぞれ、Ｄ型フリップフロップであ
る。論理積ゲート５０３、５０４、５０５、５０９は、
それぞれ、複数の入力信号の論理積を出力する。インバ
ータ５１１、５１２は、それぞれ、入力信号の位相を反
転して出力する。

【００７２】フリップフロップ５０１は、入力された分
岐命令信号１１２に応じて、アドレス分岐信号１１６を
出力する。排他的論理和ゲート５０２は、分岐アドレス
１１３と命令ポインタ信号１１７との排他的論理和を出
力する。論理積ゲート５０３は、リセット信号５２１と
数値５２２との論理積を出力する。数値５２２は、プロ
セッサ毎に「１」または「０」に定められている。論理
積ゲート５０４は、アドレス分岐信号１１６と、排他的
論理和５０２の出力と、インバータ５１１の出力との論
理積を出力する。論理積５０５は、フェッチステージ選
択信号１１５と、インバータ５１２の出力と、インバー
タ５１１の出力との論理積を出力する。論理和ゲート５
０６は、論理積ゲート５０３の出力と、論理積ゲート５
０４の出力と、論理積ゲート５０５の出力との論理和を
出力する。フリップフロップ５０７は、入力された論理
和ゲート５０６の出力に応じて、フェッチステージ選択
信号１１５を出力する。フリップフロップ５０８は、入
力されたアドレス分岐信号１１６に応じた信号を論理積
ゲート５０９に出力する。論理積ゲート５０９は、アド
レス分岐信号１１６と、分岐命令信号１１２と、フリッ
プフロップ５０８の出力との論理積を出力する。フリッ
プフロップ５１０は、入力された論理積ゲート５０９の
出力に応じて、ＮＯＰ選択信号１１４を出力する。イン
バータ５１１は、入力されたリセット信号５２１を反転
して出力する。インバータ５１２は、入力されたアドレ
ス分岐信号１１６を反転して出力する。

【００７３】以下、図１２と図１３とを参照して、以上
のように構成されたマルチプロセッサ装置１００の動作
を説明する。以下の説明においては、第１のバンク５に
偶数番地の命令が格納され、第２のバンク６に奇数番地
の命令が格納されているものとする。また、以下の説明
においては、便宜上、第１のバンクアドレス１７および
第２のバンクアドレス１８は、第１のアドレス１１また
は第２のアドレス１２の最下位ビットを除いたものでは
なく、第１のアドレス１１または第２のアドレス１２と
同じ数値であるものとする。

【００７４】（命令の逐次処理）図１２は、本発明の実
施形態２におけるプロセッサの逐次処理時のタイミング
チャートである。図１２を参照して、プロセッサが命令
を逐次処理する場合の動作を説明する。ここで、パイプ
ラインは、第１の命令フェッチステージＦ（１）、第２
の命令フェッチステージＦ（２）、デコードステージＤ
Ｃ、実行ステージＥＸの４段パイプラインであるものと
する。また、第１のプロセッサ１には第１の命令フェッ
チステージＦ（１）を割り当て、第２のプロセッサ２に
は第２の命令フェッチステージＦ（２）を割り当てるも
のとする。さらに、第１のプロセッサ１の場合は数値５
２２を「１」とし、第２のプロセッサ２の場合は数値５
２２を「０」とする。

【００７５】＜０サイクル目＞０サイクル目に、プロセ
ッサ１、２に入力されるリセット信号５２１の値は
「１」となるものとする。

【００７６】第１のプロセッサ１の制御部１０４におい
て、数値５２２は「１」であるから、リセット信号５２
１の値が「１」になることにより、論理積ゲート５０３
の出力値は「１」となる。これにより、論理和ゲート５
０６の出力値が「１」となり、フリップフロップ５０７
の出力するフェッチステージ選択信号１１５の値も
「１」となる。

【００７７】一方、第２のプロセッサ２の制御部１０４
において、数値５２２は「０」であるから、リセット信
号５２１の値が「１」になっても、論理積ゲート５０３
の出力値は「０」である。そのため、論理和ゲート５０
６の出力値が「０」となり、フリップフロップ５０７の
出力するフェッチステージ選択信号１１５の値も「０」
となる。

【００７８】＜１サイクル目＞第１のプロセッサ１の命
令ポインタ１０３において、第１の命令ポインタ３０２
の値は「０」であり、第２の命令ポインタ３０４の値は
「不定」である。フェッチステージ選択信号１１５の値
は「１」であるから、第２のアドレス選択器３０５は第
１の命令ポインタ３０２の値を第１のアドレス１１とし
て出力する。その結果、第１のアドレス１１として値
「０」が出力される。

【００７９】第２のプロセッサ２の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「１０」で
あり、第２の命令ポインタ３０４の値は「不定」であ
る。フェッチステージ選択信号１１５の値は「０」であ
るから、第２のアドレス選択器３０５は第２の命令ポイ
ンタ３０４の値を第２のアドレス１２として出力する。
その結果、第２のアドレス１２として値「不定」が出力
される。

【００８０】命令メモリ４のアドレス選択回路８におい
て、プロセッサ選択信号４１１の値は「０」である。第
１のプロセッサ選択器４０１は、プロセッサ選択信号４
１１の値が「０」であるので、第１のアドレス１１を第
１のバンクアドレス１７として出力する。その結果、第
１のバンクアドレス１７の値は「０」となる。よって、
第１のバンク５は、第１の命令１４として「０」番地の
命令を出力する。

【００８１】一方、第２のプロセッサ選択器４０２は、
プロセッサ選択信号４１１の値が「０」であるので、第
２のアドレス１２を第２のバンクアドレス１８として出
力する。その結果、第２のバンクアドレス１８の値は
「不定」となる。よって、第２のバンク６は、第２の命
令１５として「不定」番地の命令を出力する。

【００８２】＜２サイクル目＞第１のプロセッサ１の命
令ポインタ１０３において、第１の命令ポインタ３０２
の値は「１」であり、第２の命令ポインタ３０４の値は
「０」である。フェッチステージ選択信号１１５の値は
「１」であるから、第２のアドレス選択器３０５は第１
の命令ポインタ３０２の値を第１のアドレス１１として
出力する。その結果、第１のアドレス１１として値
「１」が出力される。１サイクル目の第１の命令１４は
「０」番地の命令であるから、第１のプロセッサ１の第
１の命令レジスタ２０２は「０」番地の命令をフェッチ
する。

【００８３】第２のプロセッサ２の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「１１」で
あり、第２の命令ポインタ３０４の値は「１０」であ
る。フェッチステージ選択信号１１５の値は「０」であ
るから、第２のアドレス選択器３０５は第２の命令ポイ
ンタ３０４の値を第２のアドレス１２として出力する。
その結果、第２のアドレス１２として値「１０」が出力
される。

【００８４】命令メモリ４のアドレス選択回路８におい
て、プロセッサ選択信号４１１の値は「１」である。第
１のプロセッサ選択器４０１は、プロセッサ選択信号４
１１の値が「１」であるので、第２のアドレス１２を第
１のバンクアドレス１７として出力する。その結果、第
１のバンクアドレス１７の値は「１０」となる。よっ
て、第１のバンク５は、第１の命令１４として「１０」
番地の命令を出力する。

【００８５】一方、第２のプロセッサ選択器４０２は、
プロセッサ選択信号４１１の値が「１」であるので、第
１のアドレス１１を第２のバンクアドレス１８として出
力する。その結果、第２のバンクアドレス１８の値は
「１」となる。よって、第２のバンク６は、第２の命令
１５として「１」番地の命令を出力する。

【００８６】＜３サイクル目＞第１のプロセッサ１の命
令ポインタ１０３において、第１の命令ポインタ３０２
の値は「２」であり、第２の命令ポインタ３０４の値は
「１」である。フェッチステージ選択信号１１５の値は
「１」であるから、第２のアドレス選択器３０５は第１
の命令ポインタ３０２の値を第１のアドレス１１として
出力する。その結果、第１のアドレス１１として値
「２」が出力される。２サイクル目の第１の命令１４は
「１」番地の命令であるから、第１のプロセッサ１の第
１の命令レジスタ２０２は「１」番地の命令をフェッチ
する。フェッチステージ選択信号１１５の値は「１」で
あるから、第２の命令選択器２０３は第１の命令レジス
タ２０２の値を出力する。第１の命令レジスタ２０２は
１サイクル目に「０」番地の命令をフェッチしているか
ら、第２の命令レジスタ２０４は「０」番地の命令をフ
ェッチする。ＮＯＰ選択信号１１４の値は「０」である
から、第３の命令選択器２０５は第２の命令レジスタ２
０４の値を命令コード１１１として出力する。その結
果、命令コード１１１の内容は、「０」番地の命令とな
る。

【００８７】第２のプロセッサ２の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「１２」で
あり、第２の命令ポインタ３０４の値は「１１」であ
る。フェッチステージ選択信号１１５の値は「０」であ
るから、第２のアドレス選択器３０５は第２の命令ポイ
ンタ３０４の値を第２のアドレス１２として出力する。
その結果、第２のアドレス１２として値「１１」が出力
される。２サイクル目の第２の命令１５は「１０」番地
の命令であるから、第１のプロセッサ１の第１の命令レ
ジスタ２０２は「１０」番地の命令をフェッチする。フ
ェッチステージ選択信号１１５の値は「０」であるか
ら、第２の命令選択器２０３は第１の命令選択器２０１
の値を出力する。２サイクル目の第２の命令１５は「１
０」番地の命令であるから、第２の命令レジスタ２０４
は「１０」番地の命令をフェッチする。ＮＯＰ選択信号
１１４の値は「０」であるから、第３の命令選択器２０
５は第２の命令レジスタ２０４の値を命令コード１１１
として出力する。その結果、命令コード１１１の内容
は、「１０」番地の命令となる。

【００８８】命令メモリ４のアドレス選択回路８におい
て、プロセッサ選択信号４１１の値は「０」である。そ
のため、第１のアドレス１１の値「２」が第１のバンク
アドレス１７として出力される。また、第２のアドレス
１２の値「１１」が第２のバンクアドレス１８として出
力される。よって、第１のバンク５は、第１の命令１４
として「２」番地の命令を出力する。また、第２のバン
ク６は、第２の命令１５として「１１」番地の命令を出
力する。

【００８９】＜４サイクル目＞第１のプロセッサ１の命
令ポインタ１０３において、第１の命令ポインタ３０２
の値は「３」であり、第２の命令ポインタ３０４の値は
「２」である。フェッチステージ選択信号１１５の値は
「１」であるから、第１の命令ポインタ３０２の値
「３」が第１のアドレス１１として出力される。第１の
命令レジスタ２０２は、３サイクル目の第１の命令１４
である「２」番地の命令をフェッチする。フェッチステ
ージ選択信号１１５の値は「１」であるから、第２の命
令レジスタ２０４は、第１の命令レジスタ２０２が出力
する「１」番地の命令をフェッチする。ＮＯＰ選択信号
１１４の値は「０」であるから、命令コード１１１の内
容は、第２の命令レジスタ２０４が出力する「１」番地
の命令となる。

【００９０】第２のプロセッサ２の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「１３」で
あり、第２の命令ポインタ３０４の値は「１２」であ
る。フェッチステージ選択信号１１５の値は「０」であ
るから、第１の命令ポインタ３０２の値「１３」が第２
のアドレス１２として出力される。第１の命令レジスタ
２０２は、３サイクル目の第２の命令１５である「１
１」番地の命令をフェッチする。フェッチステージ選択
信号１１５の値は「０」であるから、第２の命令レジス
タ２０４は、第１の命令選択器２０１が出力する「１
１」番地の命令をフェッチする。ＮＯＰ選択信号１１４
の値は「０」であるから、命令コード１１１の内容は、
第２の命令レジスタ２０４が出力する「１１」番地の命
令となる。

【００９１】命令メモリ４のアドレス選択回路８におい
て、プロセッサ選択信号４１１の値は「１」である。そ
のため、第２のアドレス１２の値「１２」が第１のバン
クアドレス１７として出力される。また、第１のアドレ
ス１１の値「３」が第２のバンクアドレス１８として出
力される。よって、第１のバンク５は、第１の命令１４
として「１２」番地の命令を出力する。また、第２のバ
ンク６は、第２の命令１５として「３」番地の命令を出
力する。

【００９２】＜５サイクル目＞第１のプロセッサ１の命
令ポインタ１０３において、第１の命令ポインタ３０２
の値は「４」であり、第２の命令ポインタ３０４の値は
「３」である。フェッチステージ選択信号１１５の値は
「１」であるから、第１の命令ポインタ３０２の値
「４」が第１のアドレス１１として出力される。第１の
命令レジスタ２０２は、４サイクル目の第１の命令１４
である「３」番地の命令をフェッチする。フェッチステ
ージ選択信号１１５の値は「１」であるから、第２の命
令レジスタ２０４は、第１の命令レジスタ２０２が出力
する「２」番地の命令をフェッチする。ＮＯＰ選択信号
１１４の値は「０」であるから、命令コード１１１の内
容は、第２の命令レジスタ２０４が出力する「２」番地
の命令となる。

【００９３】第２のプロセッサ２の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「１４」で
あり、第２の命令ポインタ３０４の値は「１３」であ
る。フェッチステージ選択信号１１５の値は「０」であ
るから、第２の命令ポインタ３０４の値「１３」が第２
のアドレス１２として出力される。第１の命令レジスタ
２０２は、４サイクル目の第２の命令１５である「１
２」番地の命令をフェッチする。フェッチステージ選択
信号１１５の値は「０」であるから、第２の命令レジス
タ２０４は、第１の命令選択器２０１が出力する「１
２」番地の命令をフェッチする。ＮＯＰ選択信号１１４
の値は「０」であるから、命令コード１１１の内容は、
第２の命令レジスタ２０４が出力する「１２」番地の命
令となる。

【００９４】命令メモリ４のアドレス選択回路８におい
て、プロセッサ選択信号４１１の値は「０」である。そ
のため、第１のアドレス１１の値「４」が第１のバンク
アドレス１７として出力される。また、第２のアドレス
１２の値「１３」が第２のバンクアドレス１８として出
力される。よって、第１のバンク５は、第１の命令１４
として「４」番地の命令を出力する。また、第２のバン
ク６は、第２の命令１５として「１３」番地の命令を出
力する。

【００９５】＜６サイクル目以降＞マルチプロセッサ装
置１００は、１〜５サイクル目と同様に処理を実施す
る。

【００９６】以上のように、第１のプロセッサ１は、第
１の命令フェッチステージＦ（１）を使用し、第２のプ
ロセッサ２は、第２の命令フェッチステージＦ（２）を
使用し、第１のバンク５と第２のバンク６を排他的にア
クセスするように制御する。

【００９７】（命令の分岐処理）図１３は、本発明の実
施形態２におけるプロセッサの分岐処理時のタイミング
チャートである。図１３を参照して、プロセッサが命令
を分岐処理する場合の動作を説明する。なお、パイプラ
インは（命令の逐次処理）と同様の４段パイプラインで
ある。また、第１のプロセッサ１の場合は数値５２２を
「１」とし、第２のプロセッサ２の場合は数値５２２を
「０」とする。さらに、「１」番地の命令を「８」番地
への分岐を指示する分岐命令とし、実行ステージＥＸで
分岐処理するものとする。

【００９８】＜０〜４サイクル目＞マルチプロセッサ装
置１００は、（命令の逐次処理）の場合と同様に動作す
る。

【００９９】＜５サイクル目＞第２のプロセッサ２およ
び命令メモリ４のアドレス選択回路８は、（命令の逐次
処理）の場合と同様に動作する。

【０１００】第１のプロセッサ１において、「１」番地
の分岐命令が実行されることにより、分岐命令信号１１
２の値は「１」となる。これにより、ＮＯＰ選択信号１
１４の値が「１」となり、アドレス分岐信号１１６の値
も「１」となる。

【０１０１】第１のプロセッサ１の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「４」であ
り、第２の命令ポインタ３０４の値は「３」である。フ
ェッチステージ選択信号１１５の値は「１」であるか
ら、第１の命令ポインタ３０２の値「４」が第１のアド
レス１１として出力される。第１の命令レジスタ２０２
は、４サイクル目の第１の命令１４である「３」番地の
命令をフェッチする。フェッチステージ選択信号１１５
の値は「１」であるから、第２の命令レジスタ２０４
は、第１の命令レジスタ２０２が出力する「２」番地の
命令をフェッチする。ＮＯＰ選択信号１１４の値は
「１」であるから、命令コード１１１の内容は、ＮＯＰ
コード２１１（ＮＯＰ命令）となる。

【０１０２】＜６サイクル目＞第１のプロセッサ１にお
いて、「１」番地の分岐命令が実行されることにより、
分岐アドレス１１３の値は「８」となっている。分岐ア
ドレス１１３の最下位ビットが「０」であり、命令ポイ
ンタ信号１１７の値が「０」であり、アドレス分岐信号
１１６の値が「１」であることにより、フェッチステー
ジ選択信号１１５の値は「０」となる。一方、ＮＯＰ選
択信号１１４の値は「１」となり、アドレス分岐信号１
１６の値は「０」となる。

【０１０３】第１のプロセッサ１の命令ポインタ１０３
において、アドレス分岐信号１１６の値は「１」である
から、第１のアドレス選択器３０１は分岐アドレス１１
３を出力する。その結果、第１の命令ポインタ３０２の
値は「８」となり、一方、第２の命令ポインタ３０４の
値は「４」である。フェッチステージ選択信号１１５の
値は「０」であるから、第２の命令ポインタ３０４の値
「４」が第１のアドレス１１として出力される。第１の
命令レジスタ２０２は、４サイクル目の第１の命令１４
である「３」番地の命令をフェッチする。フェッチステ
ージ選択信号１１５の値は「０」であるから、第２の命
令レジスタ２０４は、第１の命令選択器２０１が出力す
る「４」番地の命令をフェッチする。ＮＯＰ選択信号１
１４の値は「１」であるから、命令コード１１１の内容
は、ＮＯＰコード２１１（ＮＯＰ命令）となる。

【０１０４】第２のプロセッサ２の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「１５」で
あり、第２の命令ポインタ３０４の値は「１４」であ
る。フェッチステージ選択信号１１５の値は「０」であ
るから、第２の命令ポインタ３０４の値「１４」が第２
のアドレス１２として出力される。第１の命令レジスタ
２０２は、５サイクル目の第２の命令１５である「１
３」番地の命令をフェッチする。フェッチステージ選択
信号１１５の値は「０」であるから、第２の命令レジス
タ２０４は、第１の命令選択器２０１が出力する「１
３」番地の命令をフェッチする。ＮＯＰ選択信号１１４
の値は「０」であるから、命令コード１１１の内容は、
第２の命令レジスタ２０４が出力する「１３」番地の命
令となる。

【０１０５】命令メモリ４のアドレス選択回路８におい
て、プロセッサ選択信号４１１の値は「１」である。そ
のため、第２のアドレス１２の値「１４」が第１のバン
クアドレス１７として出力される。また、第１のアドレ
ス１１の値「４」が第２のバンクアドレス１８として出
力される。よって、第１のバンク５は、第１の命令１４
として「１４」番地の命令を出力する。また、第２のバ
ンク６は、第２の命令１５として「４」番地の命令を出
力する。

【０１０６】＜７サイクル目＞第１のプロセッサ１の命
令ポインタ１０３において、第１の命令ポインタ３０２
の値は「９」であり、一方、第２の命令ポインタ３０４
の値は「８」である。フェッチステージ選択信号１１５
の値は「０」であるから、第２の命令ポインタ３０４の
値「８」が第１のアドレス１１として出力される。第１
の命令レジスタ２０２は、６サイクル目の第１の命令１
４である「１４」番地の命令をフェッチする。フェッチ
ステージ選択信号１１５の値は「０」であるから、第２
の命令レジスタ２０４は、第１の命令選択器２０１が出
力する「１４」番地の命令をフェッチする。ＮＯＰ選択
信号１１４の値は「１」であるから、命令コード１１１
の内容は、ＮＯＰコード２１１（ＮＯＰ命令）となる。

【０１０７】第２のプロセッサ２の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「１６」で
あり、第２の命令ポインタ３０４の値は「１５」であ
る。フェッチステージ選択信号１１５の値は「０」であ
るから、第２の命令ポインタ３０４の値「１５」が第２
のアドレス１２として出力される。第１の命令レジスタ
２０２は、６サイクル目の第２の命令１５である「１
４」番地の命令をフェッチする。フェッチステージ選択
信号１１５の値は「０」であるから、第２の命令レジス
タ２０４は、第１の命令選択器２０１が出力する「１
４」番地の命令をフェッチする。ＮＯＰ選択信号１１４
の値は「０」であるから、命令コード１１１の内容は、
第２の命令レジスタ２０４が出力する「１４」番地の命
令となる。

【０１０８】命令メモリ４のアドレス選択回路８におい
て、プロセッサ選択信号４１１の値は「０」である。そ
のため、第１のアドレス１１の値「８」が第１のバンク
アドレス１７として出力される。また、第２のアドレス
１２の値「１５」が第２のバンクアドレス１８として出
力される。よって、第１のバンク５は、第１の命令１４
として「８」番地の命令を出力する。また、第２のバン
ク６は、第２の命令１５として「１５」番地の命令を出
力する。

【０１０９】＜８サイクル目＞第１のプロセッサ１の命
令ポインタ１０３において、第１の命令ポインタ３０２
の値は「１０」であり、一方、第２の命令ポインタ３０
４の値は「９」である。フェッチステージ選択信号１１
５の値は「０」であるから、第２の命令ポインタ３０４
の値「９」が第１のアドレス１１として出力される。第
１の命令レジスタ２０２は、７サイクル目の第１の命令
１４である「９」番地の命令をフェッチする。フェッチ
ステージ選択信号１１５の値は「０」であるから、第２
の命令レジスタ２０４は、第１の命令選択器２０１が出
力する「８」番地の命令をフェッチする。ＮＯＰ選択信
号１１４の値は「０」であるから、命令コード１１１の
内容は、第２の命令レジスタ２０４が出力する「８」番
地の命令となる。

【０１１０】第２のプロセッサ２の命令ポインタ１０３
において、第１の命令ポインタ３０２の値は「１７」で
あり、第２の命令ポインタ３０４の値は「１６」であ
る。フェッチステージ選択信号１１５の値は「０」であ
るから、第２の命令ポインタ３０４の値「１６」が第２
のアドレス１２として出力される。第１の命令レジスタ
２０２は、７サイクル目の第２の命令１５である「１
５」番地の命令をフェッチする。フェッチステージ選択
信号１１５の値は「０」であるから、第２の命令レジス
タ２０４は、第１の命令選択器２０１が出力する「１
５」番地の命令をフェッチする。ＮＯＰ選択信号１１４
の値は「０」であるから、命令コード１１１の内容は、
第２の命令レジスタ２０４が出力する「１５」番地の命
令となる。

【０１１１】命令メモリ４のアドレス選択回路８におい
て、プロセッサ選択信号４１１の値は「１」である。そ
のため、第２のアドレス１２の値「１６」が第１のバン
クアドレス１７として出力される。また、第１のアドレ
ス１１の値「９」が第２のバンクアドレス１８として出
力される。よって、第１のバンク５は、第１の命令１４
として「１６」番地の命令を出力する。また、第２のバ
ンク６は、第２の命令１５として「９」番地の命令を出
力する。

【０１１２】＜９サイクル目以降＞マルチプロセッサ装
置１００は、１〜８サイクル目と同様に処理を実施す
る。

【０１１３】以上のように、マルチプロセッサ装置１０
０は、分岐先の命令フェッチ時に、第１のプロセッサ１
の命令フェッチステージを第１の命令フェッチステージ
Ｆ（１）から第２の命令フェッチステージＦ（２）に変
更するように制御する。

【０１１４】図１４は、実施形態２におけるプロセッサ
の命令フェッチステージの変更方法を示す。プロセッサ
１、２内のバンク選択信号１１８をＢＡＮＫＳとする
と、フェッチステージＦ（１）、Ｆ（２）の切り替えは
図１４に示されるように行われる。すなわち、ＢＡＮＫ
Ｓ＝０のとき、フェッチステージの変更は行われない。
ＢＡＮＫＳ＝１のとき、Ｆ（１）→Ｆ（２）又はＦ
（２）→Ｆ（１）のフェッチステージの変更が行われ
る。

【０１１５】分岐直前のアドレスをＩＰ［１５：０］、
分岐先のアドレスをＪＩＰ［１５：０］としたとき、Ｂ
ＡＮＫＳの値は例えば以下のソースコードによって定め
られる。 if ( IP[0] == JIP[0] ) then BANKS = 1; else BANKS = 0; 以上のように本実施形態によれば、アドレス選択回路８
と第１のバンク５と第２のバンク６で構成された命令メ
モリ４と、命令レジスタ部１０１と命令ポインタ部１０
３と制御部１０４とデコーダ部１０２で構成され、第１
の命令フェッチステージＦ（１）と第２の命令フェッチ
ステージＦ（２）の２個を有するパイプライン構成の第
１のプロセッサ１および第２のプロセッサ２を備え、第
１のプロセッサ１は、第１の命令フェッチステージＦ
（１）を使用し、第２のプロセッサ２は、第２の命令フ
ェッチステージＦ（２）を使用し、第１のバンク５と第
２のバンク６を排他的にアクセスするように制御し、分
岐先の命令フェッチ時に、第１のプロセッサ１の命令フ
ェッチステージを第１の命令フェッチステージＦ（１）
から第２の命令フェッチステージＦ（２）に変更するよ
うに制御する事で、命令メモリの共有を図ると共に、メ
モリのコンフリクトが発生しないようにする事ができ
る。

【０１１６】なお、実施形態１および実施形態２におい
て、命令フェッチステージ以外をデコードステージと実
行ステージとして説明したが、命令フェッチステージ以
外は任意の構造でもよいことは明らかである。また、分
岐処理のステージを実行ステージとして説明したが、任
意のステージにしてもよいことは明らかである。また、
第１のプロセッサ１が分岐処理するものとして説明した
が、その他のプロセッサが分岐処理する場合にも同様に
制御ができる事は明らかである。

【０１１７】

【発明の効果】本発明によれば、メモリ共有型マルチプ
ロセッサにおいて、コンフリクト発生時のメモリアクセ
スの調停が不要となる。これにより、メモリアクセスの
調停のための回路が不要となり、メモリアクセスの調停
による待ち時間が発生しなくなる。

【０１１８】本発明のマルチプロセッサ装置において
は、メモリアクセスの調停のための待ち時間が発生しな
いため、アプリケーションの実行時間の予測が可能であ
る。そのため、マルチプロセッサであることを意識せず
に、シングルプロセッサと同様にアプリケーションシス
テムの開発をすることができる。本発明のマルチプロセ
ッサ装置はアプリケーションの実行時間の予測が可能で
あるため、リアルタイム処理が要求される通信用ＤＳＰ
等に適用することが容易である。

【０１１９】また、本発明によれば、プロセッサが分岐
命令を処理する場合に、プロセッサが命令をフェッチす
る命令フェッチステージを変更することにより、分岐命
令の処理後もメモリアクセスのコンフリクトが発生しな
いようにすることが可能である。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサ装置の構成を示す図
である。

【図２】本発明のマルチプロセッサ装置が備えるプロセ
ッサのパイプライン構造を示す図である。

【図３】本発明の実施形態１におけるプロセッサの逐次
処理時のタイミングチャートである。

【図４】本発明の実施形態１におけるプロセッサの分岐
処理時のタイミングチャートである。

【図５】本発明の実施形態１におけるプロセッサの命令
フェッチステージの変更方法を示す図である。

【図６】本発明の実施形態２における命令メモリの構成
を示す図である。

【図７】本発明の実施形態２におけるプロセッサの構成
を示す図である。

【図８】本発明の実施形態２におけるプロセッサが備え
る命令レジスタ部の構成を示す図である。

【図９】本発明の実施形態２におけるプロセッサが備え
る命令ポインタ部の構成を示す図である。

【図１０】本発明の実施形態２におけるアドレス選択回
路の構成を示す図である。

【図１１】本発明の実施形態２におけるプロセッサが備
える制御部の構成を示す図である。

【図１２】本発明の実施形態２におけるプロセッサの逐
次処理時のタイミングチャートである。

【図１３】本発明の実施形態２におけるプロセッサの分
岐処理時のタイミングチャートである。

【図１４】本発明の実施形態２におけるプロセッサの命
令フェッチステージの変更方法を示す図である。

【符号の説明】

１第１のプロセッサ２第２のプロセッサ３第Ｎのプロセッサ４命令メモリ５第１のバンク６第２のバンク７第Ｍのバンク８アドレス選択回路１１第１のアドレス１２第２のアドレス１３第Ｎのアドレス１４第１の命令１５第２の命令１６第Ｎの命令１７第１のバンクアドレス１８第２のバンクアドレス１９第Ｍのバンクアドレス１０１命令レジスタ部１０２デコーダ部１０３命令ポインタ部１０４制御部１１１命令コード１１２分岐命令信号１１３分岐アドレス１１４ＮＯＰ選択信号１１５フェッチステージ選択信号１１６アドレス分岐信号１１７命令ポインタ信号１１８バンク選択信号２０１第１の命令選択器２０２第１の命令レジスタ２０３第２の命令選択器２０４第２の命令レジスタ２０５第３の命令選択器２１１ＮＯＰコード３０１第１のアドレス選択器３０２第１の命令ポインタ３０３加算器３０４第２の命令ポインタ３０５第２のアドレス選択器４０１第１のプロセッサ選択器４０２第２のプロセッサ選択器４０３、５０１、５０７、５０８、５１０フリップフ
ロップ４０４、５１１、５１２インバータ４１１プロセッサ選択信号５０２排他的論理和ゲート５０３、５０４、５０５、５０９論理積ゲート５０６論理和ゲート５２１リセット信号５２２数値「１」または「２」

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 15/80 G06F 15/16 - 15/177

Claims

(57)【特許請求の範囲】

【請求項１】Ｎ個のプロセッサと、Ｍ個のバンクと、アドレス選択部とを備え、前記Ｎ個のプロセッサのそれぞれは、Ｎ個の命令フェッ
チステージを有するパイプラインで命令を処理するパイ
プラインプロセッサであり、前記Ｎ個のプロセッサのそれぞれには、前記Ｎ個のプロ
セッサのうちの複数のプロセッサが前記Ｍ個のバンクの
うちの１つに同時にアクセスすることがないように、前
記Ｎ個の命令フェッチステージのうちどの命令フェッチ
ステージにおいて命令をフェッチするかが割り当てられ
ており、前記Ｍ個のバンクのそれぞれには、複数の命令が格納さ
れており、前記アドレス選択部は、前記Ｎ個のプロセッサから出力
されたアドレスを受け取り、前記Ｍ個のバンクのうち前
記アドレスによって特定されたバンクに、前記特定され
たバンクに格納されている前記複数の命令のうちフェッ
チすべき命令の番地を示すバンクアドレスを出力し、前記特定されたバンクは、前記特定されたバンクに格納
されている前記複数の命令のうち前記バンクアドレスに
よって示された番地の命令を出力し、前記Ｎ個のプロセッサのうちの１つは、前記特定された
バンクから出力された前記命令を前記Ｎ個の命令フェッ
チステージのうち割り当てられた１つの命令フェッチス
テージにおいてフェッチし、Ｎは２以上の整数であり、ＭはＮ以上の整数である、マ
ルチプロセッサ装置。
【請求項２】前記Ｎ個のプロセッサが分岐命令を処理
する場合に、前記命令をフェッチする前記命令フェッチ
ステージを変更する、請求項１に記載のマルチプロセッ
サ装置。
【請求項３】前記Ｎ個のプロセッサは、前記命令と、バンク選択信号と、フェッチステージ選択
信号と、ＮＯＰ選択信号とが入力され、命令コードを出
力する命令レジスタ部と、前記命令コードが入力され、分岐命令信号と、分岐アド
レスとを出力するデコーダ部と、前記分岐命令信号と、前記分岐アドレスと、命令ポイン
タ信号とが入力され、前記フェッチステージ選択信号
と、前記ＮＯＰ選択信号と、アドレス分岐信号とを出力
する制御部と、前記フェッチステージ選択信号と、前記アドレス分岐信
号と、前記分岐アドレスとが入力され、前記バンク選択
信号と、前記命令ポインタ信号と、前記アドレスとを出
力する命令ポインタ部と、をそれぞれ備えている、請求項２に記載のマルチプロセ
ッサ装置。
【請求項４】前記Ｎ個のプロセッサのそれぞれは、前
記Ｎ個の命令フェッチステージのうちに命令のフェッチ
を行わない命令フェッチステージを有している、請求項
１に記載のマルチプロセッサ装置。
【請求項５】Ｎ個のプロセッサとＭ個のバンクとアド
レス選択部とを備えたマルチプロセッサ装置の制御方法
であって、前記Ｎ個のプロセッサのそれぞれは、Ｎ個の命令フェッ
チステージを有するパイプラインで命令を処理するパイ
プラインプロセッサであり、前記Ｎ個のプロセッサのそれぞれには、前記Ｎ個のプロ
セッサのうちの複数のプロセッサが前記Ｍ個のバンクの
うちの１つに同時にアクセスすることがないように、前
記Ｎ個の命令フェッチステージのうちどの命令フェッチ
ステージにおいて命令をフェッチするかが割り当てられ
ており、前記Ｍ個のバンクのそれぞれには、複数の命令が格納さ
れており、前記制御方法は、前記アドレス選択部が、前記Ｎ個のプロセッサから出力
されたアドレスを受け取り、前記Ｍ個のバンクのうち前
記アドレスによって特定されたバンクに、前記特定され
たバンクに格納されている前記複数の命令のうちフェッ
チすべき命令の番地を示すバンクアドレスを出力するス
テップと、前記特定されたバンクが、前記特定されたバンクに格納
されている前記複数の命令のうち前記バンクアドレスに
よって示された番地の命令を出力するステップと、前記Ｎ個のプロセッサのうちの１つが、前記特定された
バンクから出力された前記命令を前記Ｎ個の命令フェッ
チステージのうち割り当てられた１つの命令フェッチス
テージにおいてフェッチするステップとを包含し、Ｎは２以上の整数であり、ＭはＮ以上の整数である、制
御方法。
【請求項６】前記Ｎ個のプロセッサのうちの１つが分
岐命令を処理する場合に、前記命令をフェッチする前記
命令フェッチステージを変更する、請求項５に記載の制
御方法。
【請求項７】前記Ｎ個のプロセッサのそれぞれは、前
記Ｎ個の命令フェッチステージのうちに命令のフェッチ
を行わない命令フェッチステージを有している、請求項
５に記載の制御方法。