JP2003345589A

JP2003345589A - 情報処理装置

Info

Publication number: JP2003345589A
Application number: JP2002148554A
Authority: JP
Inventors: Akihiro Sawamura; 明寛澤村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-05-23
Filing date: 2002-05-23
Publication date: 2003-12-05

Abstract

(57)【要約】【課題】複数の命令パイプラインを用いて複数の命令
を並列実行する情報処理装置において、命令パイプライ
ン数より少ない数の演算器を用いて並列処理が行えるよ
うにする。【解決手段】演算系の命令を処理する複数のパイプラ
イン１６、１７における演算ステージで演算器１８３を
共有する。演算器１８３は、演算ステージにおける演算
処理をシーケンシャルな複数個の部分ステージに分割し
たときの各部分ステージに対応する部分演算器１８１、
１８２と、この部分演算器間に設けられた中間ステージ
用の保持手段１８４とで構成され、命令パイプラインの
動作クロックの倍の速度のクロックで動作し、部分ステ
ージの長さに相当する時間毎に異なる命令パイプライン
の命令の処理を開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数の命令パイプラ
インを用いて複数の命令を並列処理する情報処理装置に
関する。

【０００２】

【従来の技術】プロセッサで個々の命令を実行する際に
行う並列処理は、時間並列処理と空間並列処理に分類さ
れる。時間並列処理は、命令パイプライン処理とも呼ば
れ、命令の処理を少なくとも読み出し、解読、実行の複
数のステージに分け、各々のステージを担当する個別の
ハードウェアユニットによって命令実行の各ステージを
オーバーラップして実行する方式である。通常、各ステ
ージの長さは１クロックサイクルであり、理想的な状態
においては１クロックサイクル毎に１命令の実行を開始
することができる。これに対して空間並列処理は、命令
パイプラインを複数用いることで、同時に実行可能な命
令数を増やした方式である。代表的なものにスーパスカ
ラ方式、ＶＬＩＷ(Very Long Instruction Word)方式が
ある。本発明はこの空間並列処理を採用した情報処理装
置の改良に関する。なお、空間並列処理に関しては、平
成１２年９月１５日に丸善株式会社より発行された「コ
ンピュータアーキテクチャ」のpp261-331,第６章[命令
レベル並列処理]に詳しい解説がある。また、特許第２
９３３５６０号には「多重パイプラインを有する情報処
理装置」と題するスーパスカラ方式の情報処理装置が記
載されている。

【０００３】図４にスーパスカラ方式を採用した従来の
情報処理装置の構成例を示す。図４を参照すると、従来
の情報処理装置は、命令バッファ１０と、Ｄステージデ
ータ保持回路１１と、命令追い越しバッファ１２と、Ｉ
ステージデータ保持回路１３と、レジスタファイル１４
と、３つのパイプライン１５、１６、１７とから構成さ
れている。ここで、Ｄステージは命令解読ステージを、
Ｉステージは命令発行ステージをそれぞれ意味する。な
お、Ｄステージの前段には命令フェッチステージがあ
り、Ｉステージの後段には演算（実行）ステージ、ライ
トバックステージがある。

【０００４】パイプライン１５は、メモリアクセス系の
命令を処理するパイプラインであり、メモリアクセス系
命令のアドレス演算に使用されるオペランドデータを保
持するためのレジスタ(EY)１５１およびレジスタ(EZ)１
５２と、アドレスアダー１５３と、演算結果を保持する
レジスタ１５４と、キャッシュメモリ１５５と、キャッ
シュメモリ１５５から読み出されたデータを保持するレ
ジスタ１５６とを含んで構成され、レジスタ１５１、１
５２はレジスタファイル１４の出力に、レジスタ１５６
はレジスタファイル１４の入力にそれぞれ接続されてい
る。

【０００５】パイプライン１６、１７は、演算系の命令
を処理するパイプラインである。パイプライン１６は、
演算系命令の算術演算等に使用されるオペランドデータ
を保持するレジスタ(AY0)１６１およびレジスタ(AZ0)１
６２と、演算器１６３と、演算結果を保持するレジスタ
(W0)１６４とを含んで構成され、レジスタ１６１、１６
２はレジスタファイル１４の出力に、レジスタ１６４は
レジスタファイル１４の入力にそれぞれ接続されてい
る。パイプライン１７もパイプライン１６と同じ構成で
あり、演算系命令の算術演算等に使用されるオペランド
データを保持するレジスタ(AY1)１７１およびレジスタ
(AZ1)１７２と、演算器１７３と、演算結果を保持する
レジスタ(W1)１７４とを含んで構成され、レジスタ１７
１、１７２はレジスタファイル１４の出力に、レジスタ
１７４はレジスタファイル１４の入力にそれぞれ接続さ
れている。

【０００６】この従来の情報処理装置は、メモリアクセ
ス系の命令を処理するパイプラインを１個、演算系の命
令を処理するパイプラインを２個備えているため、メモ
リアクセス系命令１個と、演算系命令２個とを同時に発
行して並列して処理することができる。演算系の命令２
個の組み合わせには特に制限はない。

【０００７】図５に示したような２個の演算系命令から
なる命令列を図４の情報処理装置で実行した場合の動作
タイミングチャートを図６に示す。図６の一番上に記載
した波形は命令パイプラインの動作クロックであり、T
0,T1,T2,…のそれぞれが１クロックサイクルを示し、命
令パイプラインの１ステージの時間に相当する。また、
末尾のrはクロックが立ち上がっている前半部分を、fは
クロックが立ち下がっている後半部分をそれぞれ示す。

【０００８】図６を参照すると、演算命令１と演算命令
２が、時刻T0rに命令バッファ１０から取り出されて、
それぞれDステージAとDステージB(Dステージデータ保持
回路１１）に格納される。両命令は先行する命令と競合
関係がなければ命令追い越しバッファ１２を経由し、そ
のままIステージAとIステージB(Iステージデータ保持回
路１３）に進む（時刻T1r）。Iステージデータ保持回路
１３に有効な命令が到達すると、レジスタファイル１４
よりIステージ上の命令に対応したオペランドデータが
読み出される。その結果、IステージAの命令１に対応す
るオペランドデータS1,S2はパイプライン１６のレジス
タAY0/AZ0に、IステージBの命令２に対応するオペラン
ドデータS6,S7はパイプライン１７のレジスタAY1/AZ1に
それぞれ格納される（時刻T2r）。

【０００９】パイプライン１６の演算器１６３は、レジ
スタAY0/AZ0のデータS1,S2を時刻T2rで取り込み、演算
を行って得られた演算結果を時刻T3rでレジスタW0に格
納する。このレジスタW0のデータは、時刻T4rでレジス
タファイル１４内のS0エントリに確定する。同様にパイ
プライン１７の演算器１７３は、レジスタAY1/AZ1のデ
ータS6,S7を時刻T2rで取り込み、その演算結果を時刻T3
rでレジスタW1に格納する。このレジスタW1のデータも
時刻T4rで、レジスタファイル１４内のS5エントリに確
定する。

【００１０】

【発明が解決しようとする課題】上述したようなスーパ
スカラ方式に代表される空間並列処理によれば、複数の
命令パイプラインを用いることで、単一の命令パイプラ
インを用いる場合に比べて理想的にはパイプライン数倍
の性能向上を図ることが可能である。しかし、演算器を
はじめとする各種ハードウェアが増大し、プロセッサの
ダイサイズ（チップサイズ）の増大による製造コストの
上昇を招く。特に、図４に示したように演算系命令のパ
イプラインを複数装備する場合、演算器１６３、１７３
にかなりのハードウェア量が必要であるため、特にこの
問題の影響が大きい。

【００１１】そこで本発明の目的は、演算系命令の複数
の命令パイプライン間で演算器を共有することで、命令
パイプライン数より少ない数の演算器を用いて並列処理
が行えるようにすることにある。

【００１２】

【課題を解決するための手段】本発明の情報処理装置
は、複数の命令パイプラインを用いて複数の命令を並列
実行する情報処理装置において、演算命令系の複数のパ
イプラインにおける演算ステージで共用される演算器を
備え、該演算器は、前記演算ステージにおける演算処理
をシーケンシャルな複数個の部分ステージに分割して前
記演算ステージのクロックサイクル期間内でパイプライ
ン処理する構成を有することを特徴とする。より具体的
には、前記パイプラインの各ステージの長さをＴ時間、
部分ステージの個数をｍ個とするとき、前記部分ステー
ジの各々の長さがＴ／ｍ時間となるように、前記演算器
は命令パイプラインの動作クロックよりも速いクロック
で動作する。また、前記演算器は、各部分ステージに対
応する部分演算器と、部分演算器間に設けられ、前段の
部分演算器の部分演算結果を保持する中間ステージ用の
保持手段とを備える。なお、前記複数の命令パイプライ
ンは同じプロセッサ上の命令パイプラインであってもよ
いし、マルチプロセッサシステムを構成するそれぞれ異
なるプロセッサ上の命令パイプラインであってもよい。

【００１３】

【作用】本発明の情報処理装置にあっては、演算ステー
ジにおける演算処理がシーケンシャルなｍ個の部分ステ
ージに分割されて演算ステージのクロックサイクル期間
内でパイプライン処理されるため、部分ステージの長さ
に相当する時間毎に演算器に異なる命令パイプラインの
命令の処理を開始させることができ、演算器のスループ
ットがｍ倍に増大する。従って、最大ｍ個の命令パイプ
ラインの演算ステージで１つの演算器を共用することが
できる。

【００１４】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。

【００１５】図１を参照すると、本発明の第１の実施の
形態にかかる情報処理装置は、命令バッファ１０と、Ｄ
ステージデータ保持回路１１と、命令追い越しバッファ
１２と、Ｉステージデータ保持回路１３と、レジスタフ
ァイル１４と、３つのパイプライン１５、１６、１７と
から構成され、スーパスカラ方式によって複数の命令を
並列に処理する。ここで、Ｄステージは命令解読ステー
ジを、Ｉステージは命令発行ステージをそれぞれ意味す
る。なお、Ｄステージの前段には命令フェッチステージ
があり、Ｉステージの後段には演算（実行）ステージ、
ライトバックステージがある。

【００１６】パイプライン１５は、メモリアクセス系の
命令を処理するパイプラインであり、メモリアクセス系
命令のアドレス演算に使用されるオペランドデータを保
持するためのレジスタ(EY)１５１およびレジスタ(EZ)１
５２と、アドレスアダー１５３と、演算結果を保持する
レジスタ１５４と、キャッシュメモリ１５５と、キャッ
シュメモリ１５５から読み出されたデータを保持するレ
ジスタ１５６とを含んで構成され、レジスタ１５１、１
５２はレジスタファイル１４の出力に、レジスタ１５６
はレジスタファイル１４の入力にそれぞれ接続されてい
る。

【００１７】パイプライン１６、１７は、演算系の命令
を処理するパイプラインであり、図４に示した従来の情
報処理装置におけるものと異なり、演算ステージで使用
する演算器として演算器１８３を２つのパイプラインで
共用している。

【００１８】演算器１８３は、演算ステージにおける演
算処理をシーケンシャルな２個の部分ステージに分割し
て、演算ステージのクロックサイクル期間内でパイプラ
イン処理する。例えば、動作クロックの周波数が５０MH
z、つまり命令パイプラインの各ステージの長さが２０
ナノ秒である場合、部分ステージの各々の長さはその半
分の１０ナノ秒になっている。このような演算器１８３
は、各部分ステージに対応する部分演算器１８１、１８
２と、部分演算器１８１と部分演算器１８２との間に設
けられた中間ステージＸ用の保持手段１８４とで構成さ
れ、これらは前記動作クロックの倍の速度のクロック
（前述の例では１００MHz）で動作する。保持手段１８
４は、前段の部分演算器１８１の部分演算結果を保持し
て後段の部分演算器１８２に伝達するF/Fやラッチ等で
構成される。なお、このように演算器の演算ステージを
複数の部分ステージに分割してパイプライン処理する構
成自体は例えば特開平9-319578号公報に記載されている
が、同公報には演算器を複数のパイプラインで共用する
構成は記載も示唆もない。

【００１９】本実施の形態では、演算器１８３をパイプ
ライン１６、１７で共用するため、さらに、パイプライ
ン１６で処理する演算系命令の算術演算等に使用される
オペランドデータを保持するレジスタ(AY0)１６１およ
びレジスタ(AZ0)１６２と、パイプライン１７で処理す
る演算系命令の算術演算等に使用されるオペランドデー
タを保持するレジスタ(AY1)１７１およびレジスタ(AZ1)
１７２とを選択して演算器１８３の部分演算器１８１に
入力するセレクタ１８５、１８６が設けられている。ま
た、パイプライン１６の演算ステージで得られた演算結
果を保持するレジスタ(W0)１６４、パイプライン１７の
演算ステージで得られた演算結果を保持するレジスタ(W
1)１７４とは共に部分演算器１８２の出力に接続されて
いる。

【００２０】本実施の形態の情報処理装置は、メモリア
クセス系の命令を処理するパイプラインを１個、演算系
の命令を処理するパイプラインを２個備えているため、
メモリアクセス系命令１個と、演算系命令２個とを同時
に発行して並列して処理することができる。また演算系
の命令２個の組み合わせには特に制限はない。

【００２１】次に本実施の形態の情報処理装置の概略動
作を説明する。

【００２２】図１において、命令バッファ１０からは複
数の命令が同時に読み出されてDステージデータ保持回
路１１を経由した後、命令追い越しバッファ１２に格納
される。命令追い越しバッファ１２中の各命令は、オペ
ランドの依存関係やリソースの競合関係の解消した命令
のうちから同時に複数の命令が選択されて、Iステージ
データ保持回路１３に転送される。本実施の形態では、
メモリアクセス系命令１個と、演算系命令２個とが同時
に選択され得る。

【００２３】次に、Iステージデータに対応したオペラ
ンドデータがレジスタファイル１４から読み出され、そ
れぞれ、レジスタEY/EZ、レジスタAY0/AZ0、レジスタAY
1/AZ1に格納される。レジスタEY/EZはメモリアクセス系
命令のアドレス演算に使用されるもので、アドレスアダ
ー１５３に入力される。アドレスアダー１５３の演算結
果はレジスタ１５４を通じてキャッシュメモリ１５５に
入力され、キャッシュメモリ１５５から読み出されたデ
ータがレジスタ１５６を通じてレジスタファイル１４に
出力される。

【００２４】他方、レジスタAY0/AZ0 は演算系命令のう
ちの一方の入力オペランドであり、レジスタAY1/AZ1は
演算系命令の他方の入力オペランドである。図４に示し
た従来の情報処理装置においては、レジスタAY0/AZ0と
レジスタAY1/AZ1はそれぞれ別個の演算器に入力される
が、本実施の形態においてはいずれも同一の演算器１８
３で処理される。

【００２５】演算器１８３は、上記に説明した命令バッ
ファ１０からレジスタAY0/AZ0、AY1/AZ1までのパイプラ
インのクロックとはちょうど２倍の速度のクロックで動
作する。演算器１８３は、命令パイプラインのクロック
がHiレベルのときにレジスタAY0/AZ0のデータをセレク
タ１８５、１８６を通じて取り込んで部分演算器１８１
によって部分演算を開始し、命令パイプラインのクロッ
クがLowレベルのときにレジスタAY1/AZ1のデータをセレ
クタ１８５、１８６を通じて取り込んで部分演算器１８
１による部分演算を開始すると同時に、保持手段１８４
に保持されたレジスタAY0/AZ0のデータを用いた部分演
算器１８１の部分演算結果を取り込んで部分演算器１８
２による残りの部分演算を開始する。そして、部分演算
器１８１によるレジスタAY1/AZ1のデータを用いた部分
演算が終り、その結果が保持手段１８４に保持される
と、引き続きその結果を取り込んで部分演算器１８２に
よる残りの部分演算が開始される。すなわち、パイプラ
イン１６は演算ステージの前半部分に自パイプラインの
命令を演算器１８３に投入でき、パイプライン１７は演
算ステージの後半部分に自パイプラインの命令を演算器
１８３に投入できる。

【００２６】演算器１８３の出力は、クロックの立ち上
がりで入力オペランドAY0/AZ0に対応する演算結果が部
分演算器１８２からレジスタW0に格納された後、レジス
タファイル１４に書き込まれ、一方、クロックの立ち下
がりで入力オペランドAY1/AZ1に対応する演算結果が部
分演算器１８２からレジスタW1に格納された後、レジス
タファイル１４に書き込まれる。

【００２７】次に、図５に示したような２個の演算系命
令からなる命令列を図１の情報処理装置で実行した場合
の動作タイミングチャートを示す図２を参照して、本実
施の形態のより具体的な動作を説明する。なお、図２の
一番上に記載した波形は命令パイプラインの動作クロッ
クであり、T0,T1,T2,…のそれぞれが１クロックサイク
ルを示し、命令パイプラインの１ステージの時間に相当
する。また、末尾のrはクロックが立ち上がっている前
半部分を、fはクロックが立ち下がっている後半部分を
それぞれ示す。

【００２８】図２を参照すると、演算命令１と演算命令
２が、時刻T0rに命令バッファ１０から取り出されて、
それぞれDステージAとDステージB(Dステージデータ保持
回路１１）に格納される。両命令は先行する命令と競合
関係がなければ命令追い越しバッファ１２を経由し、そ
のままIステージAとIステージB(Iステージデータ保持回
路１３）に進む（時刻T1r）。Iステージデータ保持回路
１３に有効な命令が到達すると、レジスタファイル１４
よりIステージ上の命令に対応したオペランドデータが
読み出される。その結果、IステージAの命令１に対応す
るオペランドデータS1,S2はパイプライン１６のレジス
タAY0/AZ0に、IステージBの命令２に対応するオペラン
ドデータS6,S7はパイプライン１７のレジスタAY1/AZ1に
それぞれ格納される（時刻T2r）。

【００２９】パイプライン１６、１７で共用される演算
器１８３は、ここまで説明した命令パイプラインの動作
クロックの倍のクロックで動作している。

【００３０】演算器１８３は、命令１に対応するレジス
タAY0/AZ0のデータS1,S2をセレクタ１８５、１８６を通
じて時刻T2rで部分演算器１８１に取り込んで部分演算
を開始し、時刻T2fで、命令１に対する部分演算器１８
１の部分演算結果を演算器１８３の中間ステージＸであ
る保持手段１８４に格納すると同時に部分演算器１８２
に取り込んで残りの部分演算を開始する。そして、部分
演算器１８２で得られた結果、つまり演算器１８３の演
算結果を時刻T3rでレジスタW0に格納する。このレジス
タW0のデータは、時刻T4rでレジスタファイル１４内のS
0エントリに確定する。

【００３１】他方、命令２については、レジスタAY1/AZ
1のデータS6,S7をセレクタ１８５、１８６で選択して時
刻T2fで部分演算器１８１に取り込んで部分演算を開始
し、時刻T3rで、命令２に対する部分演算器１８１の部
分演算結果を保持手段１８４に格納すると同時に部分演
算器１８２に取り込んで残りの部分演算を開始する。そ
して、部分演算器１８２で得られた結果、つまり演算器
１８３の演算結果を時刻T3fでレジスタW1に格納する。
このレジスタW1のデータは、時刻T4rでレジスタファイ
ル１４内のS5エントリに確定する。

【００３２】図２と図６を比較すると、本実施の形態で
は、レジスタW1にデータが格納されるタイミングが半ク
ロックだけ遅延しているが、レジスタファイルのエント
リS5が確定するタイミング等は同じであり、命令パイプ
ラインが乱れるようなことはない。

【００３３】このように本実施の形態は、命令バッフ
ァ、命令追い越しバッファ、レジスタファイル、演算器
などを備え、複数の命令を同時に発行する命令発行論理
を持つ情報処理装置において、演算器が命令発行論理に
比べ高速のクロックで動作することにより、命令発行論
理が発行選択した命令を、選択した命令数よりも少ない
演算器で実行することができる。

【００３４】

【発明の他の実施の形態】第１の実施の形態では、スー
パスカラ方式の情報処理装置に本発明を適用したが、同
時に複数の命令を処理する方式であればＶＬＩＷ方式な
ど他の方式の情報処理装置に対しても本発明は適用可能
である。

【００３５】また、第１の実施の形態では、複数の命令
パイプラインが同じプロセッサ上の命令パイプラインで
あったが、１つのLSI上に複数のプロセッサを搭載する
マルチプロセッサに対して本発明を適用することで、マ
ルチプロセッサシステムを構成するそれぞれ異なるプロ
セッサ上の命令パイプライン間で演算器を共用すること
も可能である。その一例を図３に示す。図３を参照する
と、プロセッサＡおよびプロセッサＢが同一のLSI上に
搭載されたマルチプロセッサシステムにおいて、プロセ
ッサＡ側の演算系の命令を処理するパイプライン１６と
プロセッサＢ側の演算系の命令を処理するパイプライン
１７とで演算器１８３を共有している。なお、プロセッ
サＡおよびＢはメモリアクセス系の命令を処理するパイ
プラインを有しているが、図示は省略している。

【００３６】

【発明の効果】以上説明したように本発明の情報処理装
置によれば、命令パイプライン数より少ない数の演算器
を用いて並列処理が行え、情報処理装置のハードウェア
量を削減することができる。その理由は、演算ステージ
における演算処理がシーケンシャルなｍ個の部分ステー
ジに分割されて演算ステージのクロックサイクル期間内
でパイプライン処理されるため、演算器のスループット
がｍ倍に増加し、演算系命令の複数の命令パイプライン
間で演算器を共有することができるからである。また、
一般に演算器などのデータパスにおいては、TATを半分
にすることに比べてパイプラインを細分化することなど
でスループットを倍にすることは容易であり、その際に
は中間ステージのデータを保持するためのF/Fやラッチ
などの保持手段が必要になるが、これは演算器全体のハ
ードウェア量からすれば充分に小さいからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる情報処理装
置の要部ブロック図である。

【図２】本発明の第１の実施の形態にかかる情報処理装
置の動作タイミングチャートである。

【図３】本発明の別の実施の形態にかかる情報処理装置
の要部ブロック図である。

【図４】従来の情報処理装置の要部ブロック図である。

【図５】並列に実行する命令列の一例を示す図である。

【図６】従来の情報処理装置の動作タイミングチャート
である。

【符号の説明】

１０…命令バッファ１１…Ｄステージデータ保持回路１２…命令追い越しバッファ１３…Ｉステージデータ保持回路１４…レジスタファイル１５…メモリアクセス系の命令を処理するパイプライン１６、１７…演算系の命令を処理するパイプライン１５１、１５２…メモリアクセス系命令のアドレス演算
に使用されるオペランドデータを保持するレジスタ１５３…アドレスアダー１５４…アドレスアダーの演算結果を保持するレジスタ１５５…キャッシュメモリ１５６…キャッシュメモリから読み出されたデータを保
持するレジスタ１６１、１６２…算術演算等に使用されるオペランドデ
ータを保持するレジスタ１６３…演算器１６４…演算器の演算結果を保持するレジスタ１７１、１７２…算術演算等に使用されるオペランドデ
ータを保持するレジスタ１７３…演算器１７４…演算器の演算結果を保持するレジスタ１８１、１８２…部分演算器１８３…演算器１８４…部分演算器間に設けられた中間ステージ用の保
持手段１８５、１８６…セレクタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 7/00 Ｄ

Claims

【特許請求の範囲】

【請求項１】複数の命令パイプラインを用いて複数の
命令を並列実行する情報処理装置において、演算命令系
の複数のパイプラインにおける演算ステージで共用され
る演算器を備え、該演算器は、前記演算ステージにおけ
る演算処理をシーケンシャルな複数個の部分ステージに
分割して前記演算ステージのクロックサイクル期間内で
パイプライン処理する構成を有することを特徴とする情
報処理装置。
【請求項２】前記パイプラインの各ステージの長さを
Ｔ時間、前記部分ステージの個数をｍ個とするとき、前
記部分ステージの各々の長さがＴ／ｍ時間となるよう
に、前記演算器は命令パイプラインの動作クロックより
も速いクロックで動作するものである請求項１記載の情
報処理装置。
【請求項３】前記演算器は、各部分ステージに対応す
る部分演算器と、部分演算器間に設けられ、前段の部分
演算器の部分演算結果を保持する中間ステージ用の保持
手段とを備える請求項１または２記載の情報処理装置。
【請求項４】前記複数の命令パイプラインが同じプロ
セッサ上の命令パイプラインであることを特徴とする請
求項１乃至３の何れか１項に記載の情報処理装置。
【請求項５】前記複数の命令パイプラインのそれぞれ
がマルチプロセッサシステムを構成するそれぞれ異なる
プロセッサ上の命令パイプラインであることを特徴とす
る請求項１乃至３の何れか１項に記載の情報処理装置。